KR20110041301A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20110041301A
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
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Abstract

반도체 패키지는 기판, 제1 반도체 칩, 제2 반도체 칩, 도전 와이어들 및 적어도 하나의 더미 와이어부를 포함한다. 상기 제1 반도체 칩은 상기 기판 상에 배치된다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 배치되며, 상기 제2 반도체 칩의 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치된다. 상기 도전 와이어들은 상기 제1 및 제2 반도체 칩들을 상기 기판에 전기적으로 연결시킨다. 상기 더미 와이어부는 상기 제1 반도체 칩의 일측부로부터 돌출하는 상기 제2 반도체 칩의 오버행 부분의 하부에 배치되어 상기 오버행 부분을 지지한다. 따라서, 상기 더미 와이어부는 오버행 구조로 적층된 반도체 칩의 구조적 안정성을 제공할 수 있다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{Semiconductor package and method of manufacturing the semiconductor package}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 오버행(overhang) 구조를 갖도록 적층된 반도체 칩들을 구비하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근에는 하나의 반도체 패키지 안에 여래 개의 반도체 칩들을 탑재한 멀티 칩 패키지(multi chip package)의 사용이 점점 증가되고 있다. 특히, 최근 수요가 급증하고 있는 PDA, 핸드폰(cellular phone) 등과 같은 휴대용 정보통신제품들의 경우, 여러 기능을 동시에 수행하는 복합형 제품에 대한 요구가 점점 커지고 있다.
따라서, 멀티 칩 패키지를 제조하는 데 있어서, 정해진 패키지 규격 안에 서로 다른 기능을 담당하는 반도체 칩들을 얼마나 많이 탑재할 수 있느냐가 중요한 관심사 중의 하나이다. 이에 따라, 복수의 반도체 칩들을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 적층 칩 패키지가 개발되어 있다. 이와 같은 적층 칩 패키지는 하나의 반도체 칩이 탑재된 단일 칩 패키지를 복수 개 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
그러나, 적층 칩 패키지는 칩 적층 구조로 인하여 패키지의 두께가 커지는 문제가 있다. 패키지의 두께를 감소시키기 위하여 반도체 칩의 두께는 점점 더 얇아지고 있으나, 반도체 칩의 얇은 두께로 인한 또 다른 문제 또한 발생하고 있다.
적층 칩 패키지는 하나의 패키지 안에 여러 다른 크기의 반도체 칩들을 탑재하므로, 상부 영역에 적층된 반도체 칩은 그 단부가 하부에 위치하는 반도체 칩의 측부와 어긋나게 돌출되는 오버행(overhang) 부분이 발생된다. 이에 따라, 반도체 칩들을 적층한 후에 오버행 부분에서 와이어 본딩(wire bonding) 공정 또는 몰딩 공정 시에 상기 오버행 부분에서 균열이 발생되는 문제가 있다.
본 발명의 목적은 오버행 구조로 적층된 반도체 칩의 구조적 안정성을 제공할 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 기판, 제1 반도체 칩, 제2 반도체 칩, 도전 와이어들 및 적어도 하나의 더미 와이어부를 포함한다. 상기 제1 반도체 칩은 상기 기판 상에 배치된다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 배치되며, 상기 제2 반도체 칩의 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치된다. 상기 도전 와이어들은 상기 제1 및 제2 반도체 칩들을 상기 기판에 전기적으로 연결시킨다. 상기 더미 와이어부는 상기 제1 반도체 칩의 일측부로부터 돌출하는 상기 제2 반도체 칩의 오버행 부분의 하부에 배치되어 상기 오버행 부분을 지지한다.
본 발명의 일 실시예에 있어서, 상기 더미 와이어부는 상기 기판의 상부면 상에 각각 연결되는 양단부 및 상기 양단부로부터 상부로 연장되어 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 만곡부를 가질 수 있다. 상기 더미 와이어는 U자형 형상을 가질 수 있다. 상기 더미 와이어의 두께는 상기 도전 와이어의 두께보다 더 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 와이어부는 상기 기판 상에 배치되는 적어도 두개의 더미 패드들, 및 양단부가 상기 더미 패드들에 각각 접합되며 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 더미 와이어를 포함할 수 있다. 이 경우에 있어서, 상기 더미 패드는 비전도성 접착 필름을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 반도체 패키지는 상기 제2 반도체 칩 상에 배치되며 일단부가 상기 제2 반도체 칩의 일측부로부터 돌출되는 구조로 배치되는 제3 반도체 칩, 및 상기 제2 반도체 칩의 일측부로부터 돌출하는 상기 제3 반도체 칩의 오버행 부분의 하부에 배치되어 상기 제3 반도체 칩의 오버행 부분을 지지하는 적어도 하나의 보조 더미 와이어부를 더 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 보조 더미 와이어부는 상기 제1 반도체 칩 상에 배치되는 적어도 두개의 더미 패드들 및 양단부가 상기 더미 패드들에 각각 접합되며, 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 보조 더미 와이어를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 보조 더미 와이어부는 상기 기판 상에 배치되는 적어도 하나의 제1 더미 패드, 상기 제1 반도체 칩 상에 배치되는 적어도 하나의 제2 더미 패드, 및 양단부가 상기 제1 및 제2 더미 패드들에 각각 접합되며 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 보조 더미 와이어를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 제1 내지 제3 반도체 칩들은 상기 기판 상에 계단 형상들로 적층될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 기판 상에 제1 반도체 칩을 배치시킨다. 제2 반도체 칩의 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치시킨다. 상기 제1 및 제2 반도체 칩들을 도전 와이어들을 이용하여 상기 기판에 전기적으로 연결시킨다. 상기 제1 반도체 칩의 일측부로부터 돌출하는 상기 제2 반도체 칩의 오버행 부분의 하부에 적어도 하나의 더미 와이어부를 배치시켜 상기 제2 반도체 칩의 오버행 부분을 지지시킨다.
본 발명의 일 실시예에 있어서, 상기 더미 와이어부를 배치시키는 단계는 기 기판 상에 제1 및 제2 더미 패드들을 형성하는 단계 및 상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 더미 와이어를 형성하는 단계를 포함할 수 있다. 이 경우에 있어서, 상기 더미 와이어는 U자형 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 와이어를 형성하는 단계는 상기 제1 반도체 칩을 상기 기판에 전기적으로 연결시키는 단계 이후에 수행될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 및 제2 더미 패드들은 비전도성 접착 필름을 사용하여 상기 기판 상에 형성될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 반도체 패키지의 제조 방법은 제3 반도체 칩의 일단부가 상기 제2 반도체 칩의 일측부로부터 돌출되는 구조로 배치되도록 상기 제2 반도체 칩 상에 상기 제3 반도체 칩을 배치시키는 단계를 더 포함할 수 있다.
이 경우에 있어서, 상기 반도체 패키지의 제조 방법은 상기 제2 반도체 칩의 일측부로부터 돌출하는 상기 제3 반도체 칩의 오버행 부분의 하부에 적어도 하나의 보조 더미 와이어부를 배치시켜 상기 제3 반도체 칩의 오버행 부분을 지지시키는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 보조 더미 와이어부를 배치시키는 단계는 상기 제1 반도체 칩 상에 제1 및 제2 더미 패드들을 형성하는 단계, 및 상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 보조 더미 와이어를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 보조 더미 와이어부를 배치시키는 단계는 상기 기판 상에 제1 더미 패드를 형성하는 단계, 상기 제1 반도체 칩 상에 제2 더미 패드를 형성하는 단계 및 상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 보조 더미 와이어를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 제1 내지 제3 반도체 칩들은 상기 기판 상에 계단 형상들로 적층될 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 패키지는 제1 반도체 칩 및 상기 제1 반도체 칩의 일측부로부터 돌출되도록 적층되어 오버행 부분을 갖는 제2 반도체 칩을 포함한다. 또한, 상기 반도체 패키지는 상기 제2 반도체 칩의 오버행 부분의 하부에 배치되어 상기 제2 반도체 칩의 오버행 부분을 지지하는 더미 와이어부를 포함한다.
따라서, 상기 더미 와이어부는 와이어 본딩 공정 중 상기 오버행 부분의 바운싱(bouncing) 또는 몰딩 공정 중 몰딩 부재의 흐름에 의한 상기 오버행 부분의 크랙을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어" 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에" 와 "직접 ~사이에" 또는 "~에 인접하는" 과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 패키지를 나타내는 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이며, 도 3 내지 도 5는 도 1의 반도체 패키지의 일부를 나타내는 확대 사시도들이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 기판(110), 기판(110) 상에 순차적으로 적층되는 제1 및 제2 반도체 칩들(200, 300), 기판(110)과 제1 및 제2 반도체 칩들(200, 300)을 전기적으로 연결하는 다수개의 도전 와이어들 및 적 어도 하나의 더미 와이어부(400)를 포함한다.
제1 및 제2 반도체 칩들(200, 300)을 실장하기 위한 기판(110)은 제1 면(112) 및 제1 면(112)에 반대하는 제2 면(114)을 가질 수 있다. 기판(110)의 제1 면(112) 상에는 다수개의 제1 및 제2 본딩 패드들(120, 122)이 형성될 수 있다. 기판(110)의 제2 면(114) 상에는 다수개의 솔더 볼 패드들(도시되지 않음)이 형성될 수 있다. 예를 들면, 기판(110)은 인쇄회로기판(PCB)일 수 있다.
예를 들면, 제1 및 제2 반도체 칩들(200, 300)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
제1 반도체 칩(200)은 기판(110)의 제1 면(112) 상에 적층될 수 있다. 예를 들면, 제1 반도체 칩(200)은 제1 접착층(230)을 개재하여 기판(110) 상에 접착될 수 있다. 제1 접착층(230)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 적층될 수 있다. 예를 들면, 제2 반도체 칩(300)은 제2 접착층(330)을 개재하여 제1 반도체 칩(200) 상에 접착될 수 있다. 제2 접착층(330)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
본 발명의 제1 실시예에 있어서, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 오버행 부분(P)을 가질 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200)과 다른 크기를 가질 수 있다. 예를 들면, 제2 반도체 칩(300)은 제1 반도체 칩(200)보다 더 큰 크기를 가질 수 있다. 이와 달리, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 실질적으로 같은 크기를 가질 수 있다. 또한, 제1 및 제2 반도체 칩들(200, 300)은 직사각형 형상을 가질 수 있다.
제2 반도체 칩(300)의 길이 방향은 제1 반도체 칩(200)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 예를 들면, 제2 반도체 칩(300)의 길이 방향은 제1 방향과 실질적으로 평행하고, 제1 반도체 칩(200)의 길이 방향은 상기 제1 방향과 실질적으로 직교하는 제2 방향과 평행할 수 있다. 따라서, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출된 오버행 부분(P)을 갖게 된다.
본 발명의 제1 실시예에 있어서, 제1 반도체 칩(200)의 활성면 상에는 다수개의 제1 칩 패드들(210)이 형성될 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 마주보는 양측부를 따라 배열될 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 양단부의 주변부들 상에 제1 방향을 따라 배열될 수 있다.
제2 반도체 칩(300)의 활성면 상에는 다수개의 제2 칩 패드들(310)이 형성될 수 있다. 제2 칩 패드들(310)은 제2 반도체 칩(300)의 마주보는 양측부를 따라 배 열될 수 있다. 제2 칩 패드들(310)은 상기 제2 방향과 실질적으로 동일한 방향을 따라 배열될 수 있다. 이 경우에 있어서, 제2 칩 패드들(310)은 제2 반도체 칩(300)의 오버행 부분(P) 상에 배열될 수 있다.
상기 도전 와이어들은 다수개의 제1 도전 와이어들(220) 및 제2 도전 와이어들(320)을 포함할 수 있다. 제1 도전 와이어(220)는 제1 본딩 패드(120)와 제1 칩 패드(210)를 전기적으로 연결시킬 수 있다. 제2 도전 와이어(320)는 제2 본딩 패드(122)와 제2 칩 패드(310)를 전기적으로 연결시킬 수 있다. 따라서, 제1 및 제2 반도체 칩들(200, 300)은 제1 및 제2 도전 와이어들(220, 320)에 의해 기판(110)에 전기적으로 연결된다.
본 발명의 제1 실시예에 있어서, 적어도 하나의 더미 와이어부(400)는 제2 반도체 칩(300)의 오버행 부분(P)의 하부에 배치되어 오버행 부분(P)을 지지할 수 있다.
더미 와이어부(400)는 기판(110) 상에 연결되는 더미 와이어(420)를 포함할 수 있다. 더미 와이어(420)의 양단부(422, 426)는 기판(110)의 상부면 상에 접합될 수 있다. 더미 와이어(420)의 만곡부(424)는 양단부(422, 426)로부터 상부로 연장되어 제2 반도체 칩(300)의 오버행 부분(P)의 하부에 접촉할 수 있다. 예를 들면, 더미 와이어(420)의 만곡부(424)는 U자형 형상을 가지고 오버행 부분(P)을 지지할 수 있다.
본 발명의 제1 실시예에 있어서, 더미 와이어부(400)는 적어도 두개의 더미 패드들(410a, 410b) 및 적어도 하나의 더미 와이어(420)를 포함할 수 있다.
구체적으로, 제1 및 제2 더미 패드들(410a, 410b)은 기판(110)의 제1 면(112) 상에 배열될 수 있다. 제1 및 제2 더미 패드들(410a, 410b)은 제1 반도체 칩(200)의 일측부로부터 이격되고 제2 반도체 칩(300)의 오버행 부분(P)의 하부에 배열될 수 있다.
예를 들면, 도 3에 도시된 바와 같이, 제1 및 제2 더미 패드들(410a, 410b)은 상기 제2 방향을 따라 배열될 수 있다. 제1 및 제2 더미 패드들(410a, 410b)은 소정 간격(W) 만큼 서로 이격될 수 있다. 이와 다르게, 도 4에 도시된 바와 같이, 제1 및 제2 더미 패드들(410a, 410b)은 상기 제1 방향을 따라 서로 이격 배열될 수 있다.
더미 와이어(420)의 양단부(422, 424)는 제1 및 제2 더미 패드들(410a, 410b)에 각각 접합될 수 있다. 더미 와이어(420)의 만곡부(424)는 양단부(422, 424)로부터 상부로 연장되어 제2 반도체 칩(300)의 오버행 부분(P)을 지지할 수 있는 높이(H)를 갖게 된다.
제1 및 제2 더미 패드들(410a, 410b)은 기판(110) 상에서 제1 반도체 칩(200)으로부터 이격되어 임의의 원하는 위치에 배열될 수 있다. 또한, 제1 및 제2 더미 패드들(410a, 410b)에 연결된 더미 와이어(420)는 기판(110)의 상부면으로부터 제2 반도체 칩(300)의 오버행 부분(P) 간의 높이차에 따라 선택된 높이(H)를 가질 수 있다.
제1 및 제2 더미 패드들(410a, 410b) 간의 간격(W) 및 더미 와이어(420)의 두께는 제2 반도체 칩(300)의 오버행 부분(P)의 길이나 두께 등을 고려하여 선택될 수 있다.
본 발명의 제1 실시예에 있어서, 더미 와이어(420)는 상기 도전 와이어의 두께보다 더 큰 두께를 가질 수 있다. 또한, 더미 와이어(420)는 우수한 강도와 높은 열전도도를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 더미 와이어(420)는 상기 도전 와이어와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 더미 와이어(420)는 비전도성 물질을 사용하여 형성될 수 있다.
또한, 상기 더미 패드는 상기 본딩 패드와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 상기 더미 패드는 비전도성 접착 필름을 개재하여 상기 기판 상에 부착될 수 있다. 상기 비전도성 접착 필름의 예로서는 폴리이미드 필름일 수 있다.
다른 실시예에 있어서, 도 5에 도시된 바와 같이, 더미 와이어부(400)는 네 개의 더미 패드들(410a, 410b, 410c, 410d) 및 두개의 더미 와이어들(420a, 420b)을 포함할 수 있다.
구체적으로, 제1 내지 제4 더미 패드들(410a, 410b, 410c, 410d)은 기판(110)의 제1 면(112) 상에 배열될 수 있다. 제1 내지 제4 더미 패드들(410a, 410b, 410c, 410d)은 제1 반도체 칩(200)의 일측부로부터 이격되고 제2 반도체 칩(300)의 오버행 부분(P)의 하부에 배열될 수 있다. 예를 들면, 제1 및 제2 더미 패드들(410a, 410b)은 상기 제2 방향을 따라 이격 배열되고, 제3 및 제4 더미 패드들(410c, 410d)은 상기 제1 방향을 따라 이격 배열될 수 있다.
제1 더미 와이어(420a)의 양단부는 제1 및 제2 더미 패드들(410a, 410b)에 각각 접합되고, 제2 더미 와이어(420b)의 양단부는 제3 및 제4 더미 패드들(410c, 410d)에 각각 접합될 수 있다. 따라서, 제1 및 제2 더미 와이어들(420a, 420b)은 제2 반도체 칩(300)의 오버행 부분(P)을 함께 지지하게 된다.
본 발명의 제1 실시예에 있어서, 기판(110)의 제1 면(112) 상에는 밀봉 부재(450)가 상기 제1 및 제2 반도체 칩들을 덮어 상기 제1 및 제2 반도체 칩들을 외부로부터 보호할 수 있다.
기판(110)의 제2 면(114) 상에는 다수개의 솔더 볼 패드들(도시되지 않음)이 구비될 수 있다. 상기 솔더 볼 패드 상에는 솔더 볼(도시되지 않음)이 배치되고, 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈(도시되지 않음)을 구성할 수 있다.
이하에서는, 본 발명의 실시예 1에 따른 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 6 내지 도 10은 본 발명의 실시예 1에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 6을 참조하면, 반도체 칩들을 실장하기 위한 기판(110)을 마련한다. 기판(110)의 제1 면(112) 상에는 다수개의 제1 및 제2 본딩 패드들(120, 122)이 구비되어 있다.
본 발명의 제1 실시예에 있어서, 기판(110)의 제1 면(112) 상에는 다수개의 더미 패드들(410)이 형성될 수 있다. 구체적으로, 한 쌍의 제1 및 제2 더미 패드 들(410a, 410b)이 기판(110)의 제1 면(112) 상에 형성될 수 있다. 제1 및 제2 더미 패드들(410a, 410b)은 서로 이격 형성될 수 있다. 제1 및 제2 더미 패드들(410a, 410b)은 제2 본딩 패드들(122)과 인접하여 형성될 수 있다.
제1 및 제2 더미 패드들(410a, 410b)은 제1 및 제2 본딩 패드들(120, 122)과 동시에 형성될 수 있다. 이 경우에 있어서, 제1 및 제2 더미 패드들(410a, 410b)은 기판(110)의 내부 배선들과 전기적으로 연결되지 않을 수 있다.
이와 다르게, 제1 및 제2 더미 패드들(410a, 410b)은 제1 및 제2 본딩 패드들(120, 122)이 형성된 기판(110)의 제1 면(112) 상에 부착될 수 있다. 예를 들면, 제1 및 제2 더미 패드들(410a, 410b)은 비전도성 접착 필름을 개재하여 기판(110) 상에 부착될 수 있다. 예를 들면, 상기 비전도성 접착 필름은 폴리이미드(polyimide)를 포함할 수 있다. 따라서, 제1 및 제2 더미 패드들(410a, 410b)은 비전도성 접착 필름을 개재하여 기판(110) 또는 하부 구조물 상의 원하는 위치에 용이하게 부착될 수 있다.
도 7을 참조하면, 기판(110)의 제1 면(112) 상에 제1 반도체 칩(200)을 적층한다. 예를 들면, 제1 반도체 칩(200)은 제1 접착층(210)을 개재하여 기판(110) 상에 접착될 수 있다. 제1 접착층(230)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
제1 반도체 칩(200)의 활성면 상에는 다수개의 제1 칩 패드들(210)이 형성될 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 마주보는 양측부를 따라 배열될 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 양단부의 주변부들 상 에 제1 방향을 따라 배열될 수 있다.
도 8을 참조하면, 다수개의 제1 도전 와이어들(220)을 이용하여 제1 반도체 칩(200)의 제1 칩 패드(210)와 제1 본딩 패드(120)를 전기적으로 연결시킨다.
예를 들면, 와이어 본딩 장치의 캐필러리(도시되지 않음)는 금속 세선을 인출하면서, 제1 반도체 칩(200)의 제1 칩 패드(210)로부터 제1 본딩 패드(120)로 이동한다. 따라서, 제1 반도체 칩(200)은 제1 도전 와이어들(220)에 의해 기판(110)과 전기적으로 연결될 수 있다.
본 발명의 제1 실시예에 있어서, 제1 도전 와이어들(220)을 이용하여 제1 반도체 칩(200)과 기판(110)을 전기적으로 연결시키는 단계 이후에, 제1 더미 패드(410a)와 제2 더미 패드(410b)를 연결시키는 더미 와이어(420)를 형성할 수 있다. 이 경우에 있어서, 캐필러리(도시되지 않음)는 금속 세선을 인출하면서, 제1 더미 패드(410a)로부터 제2 더미 패드(410b)로 이동한다.
따라서, 더미 와이어(420)는 U자형 형상을 가지며, 기판(110)의 상부면으로부터 소정의 높이를 갖게 된다. 이에 따라, 제1 도전 와이어들(220)을 형성하는 와이어 본딩 공정에서, 제1 및 제2 더미 패드들(410a, 410b)에 연결되며, 후속하여 적층되는 제2 반도체 칩(300, 도 13 참조)의 오버행 부분을 지지하는 더미 와이어부(400, 도 13 참조)를 형성하게 된다.
이 경우에 있어서, 더미 와이어(420)는 제1 도전 와이어(220)의 두께보다 더 큰 두께를 갖도록 형성할 수 있다. 또한, 더미 와이어(420)는 우수한 강도와 높은 열전도도를 갖는 물질을 사용하여 형성될 수 있다. 이와 다르게, 더미 와이어(420) 는 상기 와이어 본딩 공정과 다른 별도의 공정을 사용하여 형성될 수 있다. 이 경우에 있어서, 더미 와이어(420)는 비전도성 물질을 사용하여 형성될 수 있다.
예를 들면, 더미 와이어(420)는 상기 도전 와이어와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 더미 와이어(420)는 비전도성 물질을 사용하여 형성될 수 있다.
도 9 및 도 10을 참조하면, 제2 반도체 칩(300)을 제1 반도체 칩(200) 상에 적층시킨다. 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 오버행 부분(P)을 가질 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200)과 다른 크기를 가질 수 있다. 예를 들면, 제2 반도체 칩(300)은 제1 반도체 칩(200)보다 더 큰 크기를 가질 수 있다. 이와 달리, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 실질적으로 같은 크기를 가질 수 있다. 또한, 제1 및 제2 반도체 칩들(200, 300)은 직사각형 형상을 가질 수 있다.
제2 반도체 칩(300)의 길이 방향은 제1 반도체 칩(200)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 예를 들면, 제2 반도체 칩(300)의 길이 방향은 제1 방향과 실질적으로 평행하고, 제1 반도체 칩(200)의 길이 방향은 상기 제1 방향과 실질적으로 직교하는 제2 방향과 평행할 수 있다. 따라서, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출된 오버행 부분(P)을 갖게 된다.
제2 반도체 칩(300)의 활성면 상에는 다수개의 제2 칩 패드들(310)이 형성될 수 있다. 제2 칩 패드들(310)은 제2 반도체 칩(300)의 마주보는 양측부를 따라 배열될 수 있다. 제2 칩 패드들(310)은 상기 제2 방향과 실질적으로 동일한 방향을 따라 배열될 수 있다. 이 경우에 있어서, 제2 칩 패드들(310)은 제2 반도체 칩(300)의 오버행 부분(P) 상에 배열될 수 있다.
본 발명의 제1 실시예에 있어서, 제2 반도체 칩(300)의 오버행 부분(P)은 더미 와이어부(400) 상에 배치되고 지지된다. 제1 및 제2 더미 패드들(410a, 410b)에 각각 연결되는 더미 와이어(420)는 상부로 연장하여 제2 반도체 칩(300)의 오버행 부분(P)을 지지할 수 있는 높이를 가질 수 있다.
이어서, 다수개의 제2 도전 와이어들(320)을 이용하여 제2 반도체 칩(300)의 제2 칩 패드(310)와 제2 본딩 패드(122)를 전기적으로 연결시킨다.
예를 들면, 와이어 본딩 장치의 캐필러리(도시되지 않음)는 금속 세선을 인출하면서, 제2 반도체 칩(300)의 제2 칩 패드(310)로부터 제2 본딩 패드(122)로 이동한다. 따라서, 제2 반도체 칩(300)은 제2 도전 와이어들(320)에 의해 기판(110)과 전기적으로 연결될 수 있다.
상기 와이어 본딩 장치의 캐필러리가 제2 칩 패드(310)로부터 제2 본딩 패드(122)로 이동할 때, 상기 캐필러리는 제2 반도체 칩(300)의 오버행 부분(P)에 충격을 가할 수 있다. 그러나, 더미 와이어부(400)는 제2 반도체 칩(300)의 오버행 부분(P)을 지지하므로, 오버행 부분(P)에서의 균열과 같은 불량이 방지될 수 있다.
이 후, 기판(110)의 제1 면(112) 상에 밀봉 부재(450)를 형성하여 반도체 패 키지(100)를 형성한다. 밀봉 부재(450)는 상기 제1 및 제2 반도체 칩들을 덮어 상기 제1 및 제2 반도체 칩들을 외부로부터 보호할 수 있다.
기판(110)의 제2 면(114) 상에는 다수개의 솔더 볼 패드들(116)이 구비될 수 있다. 솔더 볼 패드(116) 상에 솔더 볼들(900)을 배치한 후, 솔더 볼들(900)을 매개로 하여 반도체 패키지(100)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
본 발명의 실시예 1에 따른 반도체 패키지(100)는 제2 반도체 칩(300)의 오버행 부분(P)의 하부에 배치되어 제2 반도체 칩(300)의 오버행 부분(P)을 지지하는 적어도 하나의 더미 와이어부(400)를 포함한다.
따라서, 더미 와이어부(400)는 와이어 본딩 공정 중 오버행 부분(P)의 바운싱(bouncing) 또는 몰딩 공정 중 몰딩 부재의 흐름에 의한 오버행 부분(P)의 크랙을 방지할 수 있다.
실시예 2
도 11은 본 발명의 실시예 2에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지(101)는 적층된 반도체 칩의 개수 및 보조 더미 와이어부를 제외하고는 도 1의 실시예의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(101)는 기 판(110), 기판(110) 상에 순차적으로 적층되는 제1, 제2 및 제3 반도체 칩들(200, 300, 500), 기판(110)과 제1, 제2 및 제3 반도체 칩들(200, 300, 500)을 전기적으로 연결되는 다수개의 도전 와이어들, 적어도 하나의 더미 와이어부(400) 및 적어도 하나의 보조 더미 와이어부(600)를 포함한다.
제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 적층될 수 있다. 예를 들면, 제3 반도체 칩(500)은 제3 접착층(530)을 개재하여 제2 반도체 칩(300) 상에 접착될 수 있다. 제3 접착층(530)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다. 이와 다르게, 제3 반도체 칩(500) 대신에 적어도 하나의 반도체 칩을 구비하는 다른 반도체 패키지가 제2 반도체 칩(300) 상에 적층될 수 있다.
본 발명의 제2 실시예에 있어서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 오버행 부분(R)을 가질 수 있다.
제3 반도체 칩(500)은 제2 반도체 칩(300)과 다른 크기를 가질 수 있다. 예를 들면, 제3 반도체 칩(500)은 제2 반도체 칩(300)보다 더 큰 크기를 가질 수 있다. 이와 달리, 제3 반도체 칩(500)은 제2 반도체 칩(300)과 실질적으로 같은 크기를 가질 수 있다. 또한, 제2 및 제3 반도체 칩들(300, 500)은 직사각형 형상을 가질 수 있다.
제3 반도체 칩(500)의 길이 방향은 제2 반도체 칩(300)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 예를 들면, 제3 반도체 칩(500)의 길이 방향은 제2 방향과 실질적으로 평행하고, 제2 반도체 칩(300)의 길이 방향은 상기 제2 방향과 실질적으로 직교하는 제1 방향과 평행할 수 있다. 따라서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출된 오버행 부분(R)을 갖게 된다.
제3 반도체 칩(500)의 활성면 상에는 다수개의 제3 칩 패드들(510)이 형성될 수 있다. 제3 칩 패드들(510)은 제3 반도체 칩(500)의 마주보는 양측부를 따라 배열될 수 있다. 제3 칩 패드들(510)은 상기 제1 방향과 실질적으로 동일한 방향을 따라 배열될 수 있다. 이 경우에 있어서, 제3 칩 패드들(510)은 제3 반도체 칩(500)의 오버행 부분(R) 상에 배열될 수 있다.
상기 도전 와이어들은 다수개의 제1 도전 와이어들(220), 제2 도전 와이어들(320)들 및 제3 도전 와이어들(520)을 포함할 수 있다. 제1 도전 와이어(220)는 제1 본딩 패드(120)와 제1 칩 패드(210)를 전기적으로 연결시킬 수 있다. 제2 도전 와이어(320)는 제2 본딩 패드(122)와 제2 칩 패드(310)를 전기적으로 연결시킬 수 있다. 제3 도전 와이어(520)는 기판(110) 상에 형성된 제3 본딩 패드(도시되지 않음)와 제3 칩 패드(510)를 전기적으로 연결시킬 수 있다. 따라서, 제1 내지 제3 반도체 칩들(200, 300, 500)은 제1 내지 제3 도전 와이어들(220, 320, 520)에 의해 기판(110)에 전기적으로 연결된다.
본 발명의 제2 실시예에 있어서, 적어도 하나의 보조 더미 와이어부(600)는 제3 반도체 칩(500)의 오버행 부분(R)의 하부에 배치되어 오버행 부분(R)을 지지할 수 있다.
보조 더미 와이어부(600)는 적어도 두개의 더미 패드들(610) 및 적어도 하나 의 보조 더미 와이어(620)를 포함할 수 있다.
구체적으로, 더미 패드들(610)은 제1 반도체 칩(200)의 활성면 상에 배열될 수 있다. 더미 패드들(610)은 제2 반도체 칩(300)의 일측부로부터 이격되고 제3 반도체 칩(500)의 오버행 부분(R)의 하부에 배열될 수 있다. 또한, 더미 패드들(610)은 제1 반도체 칩(200)의 활성면 상에 제1 칩 패드(210)로부터 이격 배열될 수 있다.
보조 더미 와이어(620)의 양단부는 더미 패드들(610)에 각각 접합될 수 있다. 보조 더미 와이어(620)의 만곡부는 상기 양단부로부터 상부로 연장되어 제3 반도체 칩(500)의 오버행 부분(R)의 하부와 접촉하여 오버행 부분(R)을 지지하게 된다.
이하에서는, 본 발명의 실시예 2에 따른 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 12 및 도 13은 본 발명의 실시예 2에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 12를 참조하면, 도 8의 제1 반도체 칩(200)의 활성면 상에 더미 패드들(610)을 추가적으로 형성한다. 본 발명의 제2 실시예에 있어서, 더미 패드들(610)은 제1 반도체 칩(200)의 마주보는 양측부를 따라 형성될 수 있다. 더미 패드들(610)은 제1 칩 패드들(210)과 인접하여 배열될 수 있다.
예를 들면, 더미 패드들(610)은 비도전성 접착 필름을 개재하여 제1 반도체 칩(200)의 활성면 상에 부착될 수 있다. 이와 다르게, 더미 패드들(610)은 제1 칩 패드들(210)과 동시에 형성될 수 있다. 이 경우에 있어서, 더미 패드들(610)은 제1 반도체 칩(200)의 내부에 형성된 회로 소자와 전기적으로 연결되지 않을 수 있다.
이어서, 도 9에 도시된 바와 같이 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 적층한 후, 제2 도전 와이어들(320)을 이용하여 제2 반도체 칩(300)을 기판(110)에 전기적으로 연결시킨다.
도 13을 참조하면, 한 쌍의 더미 패드들(610)에 연결되는 보조 더미 와이어(620)를 형성한다.
예를 들면, 보조 더미 와이어(620)의 양단부는 제2 반도체 칩(300)의 일측부로부터 이격된 한 쌍의 더미 패드들(610)에 각각 접합되어 보조 더미 와이어부(600)를 형성할 수 있다. 보조 더미 와이어(620)의 만곡부는 상기 양단부로부터 상부로 연장되어 이후에 적층될 제3 반도체 칩(500)의 오버행 부분을 지지하기 위한 높이를 갖게 된다.
이어서, 도 11에 도시된 바와 같이, 제2 반도체 칩(300) 상에 제3 반도체 칩(500)을 적층한다. 예를 들면, 제3 반도체 칩(500)은 제3 접착층(530)을 개재하여 제2 반도체 칩(300) 상에 접착될 수 있다.
본 발명의 제2 실시예에 있어서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 오버행 부분(R)을 가질 수 있다.
이후, 제3 도전 와이어들(520)을 이용하여 제3 반도체 칩(500)을 기판(110) 에 전기적으로 연결시킨다.
본 발명의 실시예 2에 따른 반도체 패키지(101)는 적어도 하나의 보조 더미 와이어부(600)를 더 포함할 수 있다. 보조 더미 와이어부(600)의 더미 패드들(610)은 제1 반도체 칩(200) 상에 형성되고 보조 더미 와이어(620)는 더미 패드들(610)에 연결되고 상부로 연장되어 제3 반도체 칩(500)의 오버행 부분(R)을 지지하게 된다.
따라서, 보조 더미 와이어부(600)는 와이어 본딩 공정 중에 원하는 위치에 용이하게 형성될 수 있으며, 추가적으로 적층되는 반도체 칩 또는 반도체 패키지의 오버행 부분을 지지하여 구조적 안정성을 제공할 수 있다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지(102)는 적층된 반도체 칩의 개수 및 보조 더미 와이어부를 제외하고는 도 1의 실시예의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(102)는 기판(110), 기판(110) 상에 순차적으로 적층되는 제1, 제2 및 제3 반도체 칩들(200, 300, 500), 기판(110)과 제1, 제2 및 제3 반도체 칩들(200, 300, 500)을 전기적으로 연결되는 다수개의 도전 와이어들, 적어도 하나의 더미 와이어부(400) 및 적어 도 하나의 보조 더미 와이어부(700)를 포함한다.
제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 적층될 수 있다. 예를 들면, 제3 반도체 칩(500)은 제3 접착층(530)을 개재하여 제2 반도체 칩(300) 상에 접착될 수 있다. 제3 접착층(530)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
본 발명의 제2 실시예에 있어서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 오버행 부분(T)을 가질 수 있다.
예를 들면, 제1, 제2 및 제3 반도체 칩들(200, 300, 500)은 직사각형 형상을 가질 수 있다. 제3 반도체 칩(500)의 길이 방향은 제2 반도체 칩(300)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 따라서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출된 오버행 부분(T)을 갖게 된다. 이 경우에 있어서, 제3 반도체 칩(500)의 오버행 부분(T)은 하부의 제2 및 제1 반도체 칩들(300, 200)의 일측부로부터 외부로 연장될 수 있다.
본 발명의 제3 실시예에 있어서, 적어도 하나의 보조 더미 와이어부(700)는 제3 반도체 칩(500)의 오버행 부분(T)의 하부에 배치되어 오버행 부분(T)을 지지할 수 있다.
보조 더미 와이어부(700)는 제1 및 제2 더미 패드들(710a, 710b) 및 적어도 하나의 보조 더미 와이어(720)를 포함할 수 있다.
구체적으로, 제1 더미 패드(710a)는 기판(110)의 제1 면(112) 상에 배열되 고, 제2 더미 패드(710b)는 제1 반도체 칩(200)의 활성면 상에 배열될 수 있다. 제1 더미 패드(710a)는 제1 반도체 칩(200)의 일측부로부터 이격 배열될 수 있다. 제2 더미 패드(710b)는 제2 반도체 칩(300)의 일측부로부터 이격되고 제3 반도체 칩(500)의 오버행 부분(T)의 하부에 배열될 수 있다. 또한, 제1 더미 패드(710a)는 기판(110) 상의 제1 본딩 패드(120)로부터 이격 배열될 수 있다. 제2 더미 패드(710b)는 제1 반도체 칩(200)의 활성면 상에 제1 칩 패드(210)로부터 이격 배열될 수 있다.
보조 더미 와이어(720)의 양단부는 제1 및 제2 더미 패드들(710a, 710b)에 각각 접합될 수 있다. 보조 더미 와이어(720)의 만곡부는 상기 양단부로부터 상부로 연장되어 제3 반도체 칩(500)의 오버행 부분(T)의 하부와 접촉하여 오버행 부분(T)을 지지하게 된다.
이하에서는, 본 발명의 실시예 3에 따른 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 15 및 도 16은 본 발명의 실시예 3에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 15를 참조하면, 도 8의 기판(110)의 제1 면(112) 상에 제1 더미 패드(710a)를 형성하고, 제1 반도체 칩(200)의 활성면 상에 제2 더미 패드(710b)를 추가적으로 형성한다.
본 발명의 제3 실시예에 있어서, 제1 더미 패드(710a)는 제1 본딩 패드(120) 와 인접하게 형성될 수 있다. 제1 더미 패드(710a)는 제1 반도체 칩(200)의 일측부로부터 이격 배열될 수 있다. 제2 더미 패드(710b)는 제1 반도체 칩(200)의 마주보는 양측부를 따라 형성될 수 있다. 제2 더미 패드들(710b)은 제1 칩 패드들(210)과 인접하여 배열될 수 있다.
예를 들면, 제1 및 제2 더미 패드들(710a, 710b)은 비도전성 접착 필름을 개재하여 기판(110) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 이와 다르게, 제1 더미 패드(710a)는 제1 본딩 패드들(120)과 동시에 형성되고, 제2 더미 패드(710b)는 제1 칩 패드들(210)과 동시에 형성될 수 있다. 이 경우에 있어서, 제1 더미 패드(710a)는 기판(110)의 회로 배선과 전기적으로 연결되지 않을 수 있고, 제2 더미 패드(710b)는 제1 반도체 칩(200)의 내부에 형성된 회로 소자와 전기적으로 연결되지 않을 수 있다.
이어서, 도 9에 도시된 바와 같이 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 적층한 후, 제2 도전 와이어들(320)을 이용하여 제2 반도체 칩(300)을 기판(110)에 전기적으로 연결시킨다.
도 16을 참조하면, 제1 및 제2 더미 패드들(710a, 710b)에 연결되는 보조 더미 와이어(720)를 형성한다.
예를 들면, 보조 더미 와이어(720)의 양단부는 제1 및 제2 더미 패드들(710a, 710b)에 각각 접합되어 보조 더미 와이어부(700)를 형성할 수 있다. 보조 더미 와이어(720)의 만곡부는 상기 양단부로부터 상부로 연장되어 이후에 적층될 제3 반도체 칩(500)의 오버행 부분을 지지하기 위한 높이를 갖게 된다.
이어서, 도 14에 도시된 바와 같이, 제2 반도체 칩(300) 상에 제3 반도체 칩(500)을 적층한다. 예를 들면, 제3 반도체 칩(500)은 제3 접착층(530)을 개재하여 제2 반도체 칩(300) 상에 접착될 수 있다.
본 발명의 제3 실시예에 있어서, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 오버행 부분(T)을 가질 수 있다. 이 경우에 있어서, 제3 반도체 칩(500)의 오버행 부분(T)은 하부의 제2 및 제1 반도체 칩들(300, 200)의 일측부로부터 외부로 연장될 수 있다.
이후, 제3 도전 와이어들(520)을 이용하여 제3 반도체 칩(500)을 기판(110)에 전기적으로 연결시킨다.
본 발명의 실시예 3에 따른 반도체 패키지(102)는 적어도 하나의 보조 더미 와이어부(700)를 더 포함할 수 있다. 보조 더미 와이어부(700)의 제1 더미 패드(710a)는 기판(110)의 제1 면(112) 상에 형성되고 제2 더미 패드(710b)는 제1 반도체 칩(200) 상에 형성된다. 또한, 보조 더미 와이어(720)는 제1 및 제2 더미 패드들(710a, 710b)에 각각 연결되고 상부로 연장하여 제3 반도체 칩(500)의 오버행 부분(T)을 지지하게 된다.
따라서, 보조 더미 와이어부(700)는 와이어 본딩 공정 중에 원하는 위치에 용이하게 형성될 수 있으며, 추가적으로 적층되며 오버행 부분을 갖는 반도체 칩 또는 반도체 패키지의 상대적으로 긴 길이의 오버행 부분을 지지하여 구조적 안정성을 제공할 수 있다.
실시예 4
도 17은 본 발명의 실시예 4에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지(103)는 반도체 칩들의 적층 구조를 제외하고는 도 1의 실시예의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17을 참조하면, 본 발명의 제4 실시예에 따른 반도체 패키지(103)는 기판(110), 기판(110) 상에 순차적으로 적층되는 제1 및 제2 반도체 칩들(200, 300), 기판(110)과 제1 및 제2 반도체 칩들(200, 300)을 전기적으로 연결되는 다수개의 도전 와이어들 및 적어도 하나의 더미 와이어부(400)를 포함한다.
본 발명의 제4 실시예에 있어서, 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 계단 형상으로 적층되어 제1 반도체 칩(200) 상에 단차부(202)를 형성할 수 있다. 제1 반도체 칩(200) 상에 구비되는 단차부(202)에서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
또한, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 오버행 부분을 가질 수 있다. 이 경우에 있어서, 제2 반도체 칩(300)의 제2 칩 패드들(310)은 제2 반도체 칩(300)의 오버행 부분 상에 배열될 수 있다.
상기 도전 와이어들은 다수개의 제1 도전 와이어들(220) 및 제2 도전 와이어들(320)을 포함할 수 있다. 제1 도전 와이어(220)는 제1 본딩 패드(120)와 제1 칩 패드(210)를 전기적으로 연결시킬 수 있다. 제2 도전 와이어(320)는 제2 본딩 패드(122)와 제2 칩 패드(310)를 전기적으로 연결시킬 수 있다. 따라서, 제1 및 제2 반도체 칩들(200, 300)은 제1 및 제2 도전 와이어들(220, 320)에 의해 기판(110)에 전기적으로 연결된다.
본 발명의 제4 실시예에 있어서, 적어도 하나의 더미 와이어부(400)는 제2 반도체 칩(300)의 오버행 부분의 하부에 배치되어 상기 오버행 부분을 지지할 수 있다. 더미 와이어부(400)는 적어도 두개의 더미 패드들(410) 및 적어도 하나의 더미 와이어(420)를 포함할 수 있다.
구체적으로, 두개의 더미 패드들(410)은 기판(110)의 제1 면(112) 상에 배열될 수 있다. 더미 패드들(410)은 제1 반도체 칩(200)의 일측부로부터 이격되고 제2 반도체 칩(300)의 상기 오버행 부분의 하부에 배열될 수 있다.
더미 와이어(420)의 양단부는 두개의 더미 패드들(410)에 각각 접합될 수 있다. 더미 와이어(420)의 만곡부는 상기 양단부로부터 상부로 연장되어 제2 반도체 칩(300)의 상기 오버행 부분을 지지하게 된다.
이하에서는, 본 발명의 실시예 4에 따른 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 18 및 도 19는 본 발명의 실시예 4에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 18을 참조하면, 제1 및 제2 본딩 패드들(120, 122)을 갖는 기판(110) 상에 제1 반도체 칩(200)을 적층한다. 본 발명의 제4 실시예에 있어서, 제1 본딩 패드들(120)은 기판(110)의 제1 측부를 따라 배열될 수 있다. 제2 본딩 패드들(122)은 기판(110)의 제1 측부와 마주하는 제2 측부를 따라 배열될 수 있다.
이어서, 기판(110)의 제1 면(112) 상에 더미 패드들(410)을 추가적으로 형성한다. 본 발명의 제4 실시예에 있어서, 더미 패드들(410)은 제2 본딩 패드(122)와 인접하게 형성될 수 있다. 더미 패드들(410)은 제1 반도체 칩(200)의 일측부로부터 이격 배치될 수 있다.
예를 들면, 더미 패드들(410)은 비도전성 접착 필름을 개재하여 기판(110)의 제1 면(112) 상에 부착될 수 있다. 이와 다르게, 더미 패드들(410)은 제1 및 제2 본딩 패드들(120, 122)과 동시에 형성될 수 있다. 이 경우에 있어서, 더미 패드들(410)은 기판(110)의 회로 배선과 전기적으로 연결되지 않을 수 있다.
도 19를 참조하면, 제1 도전 와이어들(220)을 이용하여 제1 반도체 칩(200)을 기판(110)에 전기적으로 연결시킨다. 이어서, 더미 패드들(410)에 연결되는 더미 와이어(420)를 형성한다.
본 발명의 제4 실시예에 있어서, 제1 칩 패드들(210)은 제1 반도체 칩(200)의 일측부를 따라 배열될 수 있다. 제1 도전 와이어들(220)은 제1 칩 패드들(210) 과 제1 본딩 패드들(120)을 전기적으로 연결시킨다.
또한, 더미 와이어(420)의 양단부는 한 쌍의 더미 패드들(410)에 각각 접합되어 더미 와이어부(400)를 형성할 수 있다. 더미 와이어(420)의 만곡부는 상기 양단부로부터 상부로 연장되어 이후에 적층될 제2 반도체 칩(300)의 오버행 부분을 지지하기 위한 높이를 갖게 된다.
이어서, 도 17에 도시된 바와 같이, 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 적층한다. 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 계단 형상으로 적층되어 제1 반도체 칩(200) 상에 단차부(202)를 형성할 수 있다. 제1 반도체 칩(200) 상에 구비되는 단차부(202)에서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
또한, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 오버행 부분을 가질 수 있다. 이 경우에 있어서, 제2 반도체 칩(300)의 제2 칩 패드들(310)은 제2 반도체 칩(300)의 오버행 부분 상에 배열될 수 있다.
이후, 제2 도전 와이어들(320)을 이용하여 제2 반도체 칩(300)을 기판(110)에 전기적으로 연결시킨다. 제2 도전 와이어들(320)은 제2 칩 패드들(310)과 제2 본딩 패드들(120)을 전기적으로 연결시킨다.
본 발명의 실시예 4에 따른 반도체 패키지(103)는 계단 형상의 적층된 반도체 칩의 오버행 부분을 지지하기 위한 적어도 하나의 더미 와이어부(400)를 포함할 수 있다.
따라서, 더미 와이어부(400)는 와이어 본딩 공정 중 상기 오버행 부분의 바운싱 또는 몰딩 공정 중 몰딩 부재의 흐름에 의한 오버행 부분의 크랙을 방지할 수 있다.
실시예 5
도 20은 본 발명의 실시예 5에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지(104)는 반도체 칩들의 적층 구조를 제외하고는 도 1의 실시예의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 본 발명의 제5 실시예에 따른 반도체 패키지(104)는 리드 프레임(800), 기판(110) 상에 순차적으로 적층되는 제1, 제2 및 제3 반도체 칩들(200, 300, 500), 리드 프레임(800)과 제1, 제2 및 제3 반도체 칩들(200, 300, 500)을 전기적으로 연결되는 다수개의 도전 와이어들, 제1 더미 와이어(430) 및 제2 더미 와이어(440)를 포함한다.
본 발명의 제5 실시예에 있어서, 제1, 제2 및 제3 반도체 칩들(200, 300, 500)은 계단 형상들로 리드 프레임(800)의 스테이지부(802) 상에 적층될 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 계단 형상으로 적층되어 제1 반도체 칩(200) 상에 제1 단차부(202)를 형성할 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩(300) 상에 계단 형상으로 적층되어 제2 반도체 칩(300) 상에 제2 단차부(302)를 형성할 수 있다.
제1 반도체 칩(200) 상에 구비되는 제1 단차부(202)에서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
제2 반도체 칩(300) 상에 구비되는 제2 단차부(302)에서, 제2 반도체 칩(300)의 제2 칩 패드들(310)들은 제3 반도체 칩(500)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제2 반도체 칩(300)의 제2 칩 패드들(310)은 제3 반도체 칩(300)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
또한, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 제1 오버행 부분을 가질 수 있다.
더욱이, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 제2 오버행 부분을 가질 수 있다.
상기 도전 와이어들은 다수개의 제1 도전 와이어들(220), 제2 도전 와이어들(320) 및 제3 도전 와이어들(520)을 포함할 수 있다. 제1 도전 와이어(220)는 제 1 칩 패드(210)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다. 제2 도전 와이어(320)는 제2 칩 패드(310)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다. 제3 도전 와이어(520)는 제3 칩 패드(510)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다. 따라서, 제1, 제2 및 제3 반도체 칩들(200, 300, 500)은 제1, 제2 및 제3 도전 와이어들(220, 320. 520)에 의해 리드 프레임(800)에 전기적으로 연결된다.
밀봉 부재(850)는 상기 제1 내지 제3 반도체 칩들을 덮도록 구비되고, 리드 프레임(800)의 외측 리드부(806)는 밀봉 부재(850)로부터 외부로 연장하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈(도시되지 않음)을 구성할 수 있다.
본 발명의 제5 실시예에 있어서, 적어도 하나의 제1 더미 와이어(430)는 제2 반도체 칩(300)의 오버행 부분의 하부에 배치되어 제2 반도체 칩(300)의 상기 오버행 부분을 지지할 수 있다. 적어도 하나의 제2 더미 와이어(430)는 제3 반도체 칩(500)의 오버행 부분의 하부에 배치되어 제3 반도체 칩(500)의 상기 오버행 부분을 지지할 수 있다.
제1 더미 와이어(430)의 양단부는 리드 프레임(800)의 스테이지부(802)에 각각 접합될 수 있다. 제1 더미 와이어(430)의 만곡부는 상기 양단부로부터 상부로 연장되어 제2 반도체 칩(300)의 상기 오버행 부분을 지지하게 된다.
제2 더미 와이어(440)의 양단부는 리드 프레임(800)의 스테이지부(802)에 각각 접합될 수 있다. 제2 더미 와이어(440)의 만곡부는 상기 양단부로부터 상부로 연장되어 제3 반도체 칩(500)의 상기 오버행 부분을 지지하게 된다.
이하에서는, 본 발명의 실시예 5에 따른 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 및 도 22는 본 발명의 실시예 5에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 21을 참조하면, 리드 프레임(800)의 스테이지부(802) 상에 제1 반도체 칩(200)을 적층한다. 본 발명의 제5 실시예에 있어서, 제1 칩 패드들(210)들은 제1 반도체 칩(200)의 일측부를 따라 배치될 수 있다.
이어서, 제1 도전 와이어들(220)을 이용하여 제1 반도체 칩(200)을 리드 프레임(800)에 전기적으로 연결시킨다. 제1 도전 와이어(220)는 제1 칩 패드(210)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다.
이후, 리드 프레임(800)의 스테이지부(802) 상에 제1 및 제2 더미 와이어들(430, 440)을 형성한다. 본 발명의 제5 실시예에 있어서, 제1 및 제2 더미 와이어들(430, 440)은 제1 반도체 칩(200)의 일측부로부터 이격 배치될 수 있다.
제1 더미 와이어(430)의 양단부는 리드 프레임(800)의 스테이지부(802)에 각각 접합될 수 있다. 제1 더미 와이어(430)의 만곡부는 상기 양단부로부터 상부로 연장되어 이후에 적층될 제2 반도체 칩의 제1 오버행 부분을 지지할 수 있는 제1 높이를 가질 수 있다.
제2 더미 와이어(440)의 양단부는 리드 프레임(800)의 스테이지부(802)에 각각 접합될 수 있다. 제2 더미 와이어(440)의 만곡부는 상기 양단부로부터 상부로 연장되어 이후에 적층될 제3 반도체 칩의 제2 오버행 부분을 지지할 수 있는 제2 높이를 가질 수 있다. 이 경우에 있어서, 제2 더미 와이어(440)의 제2 높이는 제1 더미 와이어(430)의 제1 높이보다 더 클 수 있다.
도 22를 참조하면, 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 적층한다. 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 계단 형상으로 적층되어 제1 반도체 칩(200) 상에 제1 단차부(202)를 형성할 수 있다. 제1 반도체 칩(200) 상에 구비되는 제1 단차부(202)에서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제1 반도체 칩(200)의 제1 칩 패드들(210)은 제2 반도체 칩(300)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
또한, 제2 반도체 칩(300)의 일단부는 제1 반도체 칩(200)의 일측부로부터 돌출되는 구조로 배치되어, 제2 반도체 칩(300)은 제1 반도체 칩(200)의 일측부로부터 돌출되는 오버행 부분을 가질 수 있다.
이후, 제2 도전 와이어들(320)을 이용하여 제2 반도체 칩(300)을 리드 프레임(800)에 전기적으로 연결시킨다. 제2 도전 와이어(320)는 제2 칩 패드(310)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다.
본 발명의 제5 실시예에 있어서, 적어도 하나의 제1 더미 와이어(430)는 제2 반도체 칩(300)의 오버행 부분의 하부에 배치되어 제2 반도체 칩(300)의 제1 오버행 부분을 지지할 수 있다.
이어서, 도 20에 도시된 바와 같이, 제2 반도체 칩(300) 상에 제3 반도체 칩(500)을 적층한다. 제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 계단 형상으로 적층되어 제2 반도체 칩(300) 상에 제2 단차부(302)를 형성할 수 있다. 제2 반도체 칩(300) 상에 구비되는 제2 단차부(302)에서, 제2 반도체 칩(300)의 제2 칩 패드들(310)은 제3 반도체 칩(500)의 일측부로부터 노출될 수 있다. 이 경우에 있어서, 제2 반도체 칩(300)의 제2 칩 패드들(310)은 제3 반도체 칩(500)의 일측부로부터 노출되는 주변부를 따라 배열될 수 있다.
또한, 제3 반도체 칩(500)의 일단부는 제2 반도체 칩(300)의 일측부로부터 돌출되는 구조로 배치되어, 제3 반도체 칩(500)은 제2 반도체 칩(300)의 일측부로부터 돌출되는 제2 오버행 부분을 가질 수 있다.
이후, 제3 도전 와이어들(520)을 이용하여 제3 반도체 칩(500)을 리드 프레임(800)에 전기적으로 연결시킨다. 제3 도전 와이어(520)는 제3 칩 패드(510)와 리드 프레임(800)의 본딩 패드부(804)를 전기적으로 연결시킬 수 있다.
본 발명의 제5 실시예에 있어서, 적어도 하나의 제2 더미 와이어(530)는 제3 반도체 칩(500)의 제2 오버행 부분의 하부에 배치되어 제3 반도체 칩(500)의 제3 오버행 부분을 지지할 수 있다.
본 발명의 실시예 5에 따른 반도체 패키지(104)는 계단 형상의 적층된 다수개의 반도체 칩들의 오버행 부분들을 지지하기 위한 다수개의 더미 와이어들(420, 430)을 포함할 수 있다.
또한, 더미 와이어들(420, 430)은 서로 다른 높이들을 갖는 오버행 부분들을 각각 지지함으로써, 와이어 본딩 공정 중 상기 오버행 부분의 바운싱 또는 몰딩 공 정 중 몰딩 부재의 흐름에 의한 오버행 부분의 크랙을 방지할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지는 제1 반도체 칩 및 상기 제1 반도체 칩의 일측부로부터 돌출되도록 적층되어 오버행 부분을 갖는 제2 반도체 칩을 포함한다. 또한, 상기 반도체 패키지는 상기 제2 반도체 칩의 오버행 부분의 하부에 배치되어 상기 제2 반도체 칩의 오버행 부분을 지지하는 더미 와이어부를 포함한다.
따라서, 상기 더미 와이어부는 와이어 본딩 공정 중 상기 오버행 부분의 바운싱(bouncing) 또는 몰딩 공정 중 몰딩 부재의 흐름에 의한 상기 오버행 부분의 크랙을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이다.
도 3 내지 도 5는 도 1의 반도체 패키지의 일부를 나타내는 확대 사시도들이다.
도 6 내지 도 10은 본 발명의 실시예 1에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 11은 본 발명의 실시예 2에 따른 반도체 패키지를 나타내는 단면도이다.
도 12 및 도 13은 본 발명의 실시예 2에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 14는 본 발명의 실시예 3에 따른 반도체 패키지를 나타내는 단면도이다.
도 15 및 도 16은 본 발명의 실시예 3에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 17은 본 발명의 실시예 4에 따른 반도체 패키지를 나타내는 단면도이다.
도 18 및 도 19는 본 발명의 실시예 4에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 20은 본 발명의 실시예 5에 따른 반도체 패키지를 나타내는 단면도이다.
도 21 및 도 22는 본 발명의 실시예 5에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 101, 102, 103, 104 : 반도체 패키지
110 : 기판 120 : 제1 본딩 패드
122 : 제2 본딩 패드 200 : 제1 반도체 칩
210 : 제1 칩 패드 220 : 제1 도전 와이어
230 : 제1 접착층 300 : 제2 반도체 칩
310 : 제2 칩 패드 320 : 제2 도전 와이어
330 : 제2 접착층 400 : 더미 와이어부
410, 410a, 410b, 410c, 410d, 610, 610a, 610b, 710a, 710b : 더미 패드
420, 430, 440 : 더미 와이어 422, 426 : 양단부
424 : 만곡부 450, 850 : 밀봉 부재
500 : 제3 반도체 칩 510 : 제3 칩 패드
520 : 제3 도전 와이어 530 : 제3 접착층
600, 700 : 보조 더미 와이어부 620, 720 : 보조 더미 와이어
800 : 리드 프레임 900 : 솔더 볼

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치되는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들을 상기 기판에 전기적으로 연결시키는 도전 와이어들; 및
    상기 제1 반도체 칩의 일측부로부터 돌출하는 상기 제2 반도체 칩의 오버행 부분의 하부에 배치되어 상기 오버행 부분을 지지하는 적어도 하나의 더미 와이어부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 더미 와이어부는 상기 기판의 상부면 상에 각각 연결되는 양단부 및 상기 양단부로부터 상부로 연장되어 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 만곡부를 갖는 더미 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 더미 와이어는 U자형 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 더미 와이어의 두께는 상기 도전 와이어의 두께보다 더 큰 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 더미 와이어부는
    상기 기판 상에 배치되는 적어도 두개의 더미 패드들; 및
    양단부가 상기 더미 패드들에 각각 접합되며, 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 더미 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 더미 패드는 비전도성 접착 필름을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2 반도체 칩 상에 배치되며, 일단부가 상기 제2 반도체 칩의 일측부로부터 돌출되는 구조로 배치되는 제3 반도체 칩; 및
    상기 제2 반도체 칩의 일측부로부터 돌출하는 상기 제3 반도체 칩의 오버행 부분의 하부에 배치되어 상기 제3 반도체 칩의 오버행 부분을 지지하는 적어도 하나의 보조 더미 와이어부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 보조 더미 와이어부는
    상기 제1 반도체 칩 상에 배치되는 적어도 두개의 더미 패드들; 및
    양단부가 상기 더미 패드들에 각각 접합되며, 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 보조 더미 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 보조 더미 와이어부는
    상기 기판 상에 배치되는 적어도 하나의 제1 더미 패드;
    상기 제1 반도체 칩 상에 배치되는 적어도 하나의 제2 더미 패드; 및
    양단부가 상기 제1 및 제2 더미 패드들에 각각 접합되며, 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 적어도 하나의 보조 더미 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서, 상기 제1 내지 제3 반도체 칩들은 상기 기판 상에 계단 형상들로 적층되는 것을 특징으로 하는 반도체 패키지.
  11. 기판 상에 제1 반도체 칩을 배치시키는 단계;
    제2 반도체 칩의 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치되도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치시키는 단계;
    상기 제1 및 제2 반도체 칩들을 도전 와이어들을 이용하여 상기 기판에 전기적으로 연결시키는 단계; 및
    상기 제1 반도체 칩의 일측부로부터 돌출하는 상기 제2 반도체 칩의 오버행 부분의 하부에 적어도 하나의 더미 와이어부를 배치시켜 상기 제2 반도체 칩의 오버행 부분을 지지시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  12. 제 1 항에 있어서, 상기 더미 와이어부를 배치시키는 단계는
    상기 기판 상에 제1 및 제2 더미 패드들을 형성하는 단계; 및
    상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제2 반도체 칩의 오버행 부분의 하부에 접촉하는 더미 와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서, 상기 더미 와이어는 U자형 형상으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 12 항에 있어서, 상기 더미 와이어를 형성하는 단계는 상기 제1 반도체 칩을 상기 기판에 전기적으로 연결시키는 단계 이후에 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 12 항에 있어서, 상기 제1 및 제2 더미 패드들은 비전도성 접착 필름을 사용하여 상기 기판 상에 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 11 항에 있어서, 제3 반도체 칩의 일단부가 상기 제2 반도체 칩의 일측부로부터 돌출되는 구조로 배치되도록 상기 제2 반도체 칩 상에 상기 제3 반도체 칩을 배치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서, 상기 제2 반도체 칩의 일측부로부터 돌출하는 상기 제3 반도체 칩의 오버행 부분의 하부에 적어도 하나의 보조 더미 와이어부를 배치시켜 상기 제3 반도체 칩의 오버행 부분을 지지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서, 상기 보조 더미 와이어부를 배치시키는 단계는
    상기 제1 반도체 칩 상에 제1 및 제2 더미 패드들을 형성하는 단계; 및
    상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 보조 더미 와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서, 상기 보조 더미 와이어부를 배치시키는 단계는
    상기 기판 상에 제1 더미 패드를 형성하는 단계;
    상기 제1 반도체 칩 상에 제2 더미 패드를 형성하는 단계; 및
    상기 제1 더미 패드로부터 인출되어 상기 제2 더미 패드와 접속되며 상기 제3 반도체 칩의 오버행 부분의 하부에 접촉하는 보조 더미 와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 16 항에 있어서, 상기 제1 내지 제3 반도체 칩들은 상기 기판 상에 계단 형상들로 적층되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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