KR20190099815A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 상기 패키지 기판으로부터 제1 높이를 갖는 적어도 하나의 제1 반도체 칩, 상기 패키지 기판 상에 상기 제1 반도체 칩과 이격 배치되며 상기 패키지 기판으로부터 상기 제1 높이보다 작은 제2 높이를 갖는 적어도 하나의 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들을 커버하도록 상기 제1 및 제2 반도체 칩들 상에 적층되는 적어도 하나의 제3 반도체 칩, 및 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되어 상기 제3 반도체 칩을 지지하는 적어도 하나의 지지 구조물을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 패키지 기판 상에 서로 다른 높이의 반도체 칩들이 배치된 멀티칩 패키지 및 이의 제조 방법에 관한 것이다.
멀티칩 패키지(MCP, Multi-Chip Package)에 있어서, 최상위 반도체 칩의 오버행 부분을 지지하기 위하여 스페이서 칩을 사용할 수 있다. 그러나, 상기 스페이서 칩을 형성하기 위하여, 백랩(back lap) 공정, 소싱 공정, 다이 어태치 공정 등을 수행하여야 하므로, 원가가 상승되고 생산성이 저하되는 문제점이 있다.
본 발명의 일 과제는 원가를 절감하고 생산성을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 상기 패키지 기판으로부터 제1 높이를 갖는 적어도 하나의 제1 반도체 칩, 상기 패키지 기판 상에 상기 제1 반도체 칩과 이격 배치되며 상기 패키지 기판으로부터 상기 제1 높이보다 작은 제2 높이를 갖는 적어도 하나의 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들을 커버하도록 상기 제1 및 제2 반도체 칩들 상에 적층되는 적어도 하나의 제3 반도체 칩, 및 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되어 상기 제3 반도체 칩을 지지하는 적어도 하나의 지지 구조물을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 순차적으로 적층되며 상기 패키지 기판으로부터 제1 높이를 갖는 복수 개의 제1 반도체 칩들, 상기 패키지 기판 상에 배치되며 상기 패키지 기판으로부터 상기 제1 높이보다 작은 제2 높이를 갖는 제2 반도체 칩, 상기 패키지 기판 상에 상기 제1 및 제2 반도체 칩들을 커버하도록 적층되는 복수 개의 제3 반도체 칩들, 및 상기 제2 반도체 칩과 상기 제3 반도체 칩들의 최하층 제3 반도체 칩 사이에 배치되어 상기 제3 반도체 칩들을 지지하는 적어도 하나의 지지 구조물을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 패키지 기판 상에 상기 패키지 기판으로부터 제1 높이를 갖는 복수 개의 제1 반도체 칩들을 순차적으로 적층시킨다. 상기 패키지 기판 상에 상기 패키지 기판으로부터 상기 제1 높이보다 작은 제2 높이를 갖는 제2 반도체 칩을 배치시킨다. 상기 제2 반도체 칩 상에 지지 구조물을 배치시킨다. 상기 지지 구조물 상에 상기 제1 및 제2 반도체 칩들을 커버하도록 복수 개의 제3 반도체 칩들을 적층시킨다.
예시적인 실시예들에 따른 반도체 패키지는 제1 높이를 갖는 제1 반도체 칩들, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 반도체 칩, 상기 제2 반도체 칩 상에 배치된 지지 구조물, 및 상기 지지 구조물 상에 지지되는 제3 반도체 칩들을 포함할 수 있다. 상기 지지 구조물은 상대적으로 작은 높이를 갖는 상기 제2 반도체 칩 상에 배치되어 인접한 상기 제1 반도체 칩들과의 높이차를 보상하고 최상위 제3 반도체 칩들을 지지할 수 있다.
따라서, 최상위 칩을 지지하기 위한 기존의 스페이서 칩을 대체하고 와이어 본딩 공정 중에 상기 지지 구조물을 형성함으로써, 원가를 절감하고 생산성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지의 지지 구조물을 나타내는 사시도이다.
도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다.
도 5 및 도 6은 도 3의 지지 구조물의 다양한 형태를 나타내는 사시도들이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 도 12의 반도체 패키지의 지지 구조물을 나타내는 단면도이다.
도 14 및 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17은 도 16의 반도체 패키지의 지지 구조물을 나타내는 단면도이다.
도 18 및 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21은 도 20의 반도체 패키지의 지지 구조물을 나타내는 단면도이다.
도 22 및 도 23은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지의 지지 구조물을 나타내는 사시도이다. 도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 복수 개의 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(400), 복수 개의 제3 반도체 칩들(500), 및 밀봉 부재(600)를 포함할 수 있다. 또한, 반도체 패키지(10)는 제1 반도체 칩들(200), 제2 반도체 칩(300) 및 제3 반도체 칩들(500)을 패키지 기판(110)에 전기적으로 연결시키기 위한 도전성 연결 부재들(230, 330, 530)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(100)의 상부면(102) 상에는 복수 개의 배선들에 각각 연결된 기판 패드들(110)이 배치될 수 있다. 상기 배선들은 패키지 기판(110)의 상부면(102) 또는 내부에서 연장할 수 있다. 기판 패드들(110)은 상기 배선들의 단부들과 각각 연결될 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
상기 배선들은 패키지 기판(100) 상에 실장되는 전자 부품들로 파워를 공급하기 위한 파워 넷으로서 파워 배선 또는 그라운드 배선을 포함할 수 있다. 기판 패드들(110)은 상기 파워 배선 또는 그라운드 배선에 연결되는 파워 패드 또는 그라운드 패드를 포함할 수 있다. 또한, 기판 패드들(110)은 상기 전자 부품들로 데이터 신호를 전달하기 위한 복수 개의 기판 신호 배선들 및 기판 신호 패드들을 더 포함할 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 기판 신호 패드들 및 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(100)의 상부면(102) 상에는 상기 배선들을 커버하며 기판 패드들(110)를 노출시키는 제1 절연막(130)이 형성될 수 있다. 제1 절연막(130)은 기판 패드(120)를 제외한 패키지 기판(100)의 상부면(102) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제1 반도체 칩들(200)은 패키지 기판(100) 상에 탑재될 수 있다. 복수 개의 제1 반도체 칩들(200)은 패키지 기판(100)으로부터 제1 높이를 가질 수 있다.
예를 들면, 4개의 제1 반도체 칩들(200a, 200b, 200c, 200d)이 접착 부재들(240a, 240b, 240c, 240d)을 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제1 반도체 칩(200)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)은 전력 핀 기능을 수행하는 입출력 단자, 그라운드 핀 기능을 수행하는 입출력 단자 또는 데이터 핀 기능을 수행하는 입출력 단자를 포함할 수 있다.
제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드(202)를 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결할 수 있다. 예를 들면, 제1 도전성 연결 부재(230)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 반도체 칩들(200)은 상기 접착 부재에 의해 패키지 기판(100) 상에 적층되고 복수 개의 제1 도전성 연결 부재들(230)에 패키지 기판(100)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 제3 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
제1 반도체 칩(200)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 디램(DRAM)과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 제1 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 적어도 하나의 제2 반도체 칩(300)은 패키지 기판(110) 상에 탑재될 수 있다. 제2 반도체 칩(300)은 패키지 기판(100) 상에 제1 반도체 칩(200)과 이격 배치될 수 있다. 제2 반도체 칩(300)은 패키지 기판(110)으로부터 상기 제1 높이보다 작은 제2 높이를 가질 수 있다. 따라서, 제1 반도체 칩(200)의 상부면은 제2 반도체 칩(300)의 상부면보다 기 설정된 높이(H)만큼 더 높게 위치할 수 있다. 또한, 제1 반도체 칩(200)의 칩 두께는 제2 반도체 칩(300)의 칩 두께보다 더 작을 수 있다.
제2 반도체 칩(300)은 접착 부재(340)를 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 제2 반도체 칩(300)은 집적 회로를 포함할 수 있다. 예를 들면, 제2 반도체 칩(300)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다.
제2 반도체 칩(300)은 상면 상에 형성된 칩 패드들(302)을 가질 수 있다. 칩 패드들(302)은 전력 핀 기능을 수행하는 입출력 단자, 그라운드 핀 기능을 수행하는 입출력 단자 또는 데이터 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 상기 칩 패드들을 비롯한 상기 칩 신호 패드들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
예시적인 실시예들에 있어서, 칩 패드들(302)은 재배선 패드들일 수 있다. 도 4에 도시된 바와 같이, 제2 반도체 칩(300)은 최상부에 재배선층(310)을 포함할 수 있다. 재배선층(310)은 칩 패드들(302)을 포함할 수 있다. 또한, 후술하는 바와 같이, 재배선층(310)은 지지 구조물(400)의 더미 패드들(410)을 포함할 수 있다.
제2 반도체 칩(300)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(330)는 제2 반도체 칩(300)의 칩 패드(302)를 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결할 수 있다. 예를 들면, 제1 도전성 연결 부재(330)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 반도체 칩(300)은 접착 부재(340)에 의해 패키지 기판(100) 상에 적층되고 복수 개의 제1 도전성 연결 부재들(330)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
이와 다르게, 상기 제1 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 이 경우에 있어서, 상기 제1 반도체 칩은 상기 칩 패드들이 형성된 상기 활성면이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다. 상기 제1 반도체 칩의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(100)의 상기 기판 패드들과 전기적으로 연결될 수 있다. 이 때, 지지 구조물(400)의 더미 패드들(410)은 상기 활성면에 반대하는 후면 상에 형성될 수 있다. 또한, 복수 개의 상기 제2 반도체 칩들이 패키지 기판(100) 상에 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 지지 구조물(400)은 제2 반도체 칩(300) 상에 배치될 수 있다. 지지 구조물(400)은 제2 반도체 칩(300)과 제3 반도체 칩들(500)의 최하층 제3 반도체 칩(500a) 사이에 배치되어 제3 반도체 칩들(500)을 지지할 수 있다. 제1 반도체 칩들(200)의 상기 제1 높이는 지지 구조물(400)의 높이(H)와 제2 반도체 칩(300)의 상기 제2 높이의 합과 같을 수 있다.
구체적으로, 지지 구조물(400)은 제2 반도체 칩(300) 상에 배치되는 적어도 2개의 더미 패드들(410a, 410b) 및 양단부가 더미 패드들(410a, 410b)에 각각 접합되며 최하층 제3 반도체 칩(500a)의 하부를 지지하는 더미 와이어(420)를 포함할 수 있다. 더미 와이어(420)의 양단부(422a, 422b)는 제2 반도체 칩(300)의 상부면 상에 접합될 수 있다. 더미 와이어(420)의 만곡부(424)는 양단부(422a, 422b)로부터 상부로 연장되어 제3 반도체 칩(500)의 오버행 부분의 하부에 접촉할 수 있다. 예를 들면, 더미 와이어(420)의 만곡부(424)는 U자형 형상을 가지고 상기 오버행 부분을 지지할 수 있다.
예를 들면, 한 쌍의 더미 패드들(410a, 410b)은 제2 반도체 칩(300)의 상부면 상에 배열될 수 있다. 한 쌍의 더미 패드들(410a, 410b)은 일 방향을 따라 배열될 수 있다. 한 쌍의 더미 패드들(410a, 410b)은 소정 간격(W)만큼 서로 이격될 수 있다. 더미 와이어(420)의 양단부(422a, 422b)는 한 쌍의 더미 패드들(410a, 410b)에 각각 접합될 수 있다. 더미 와이어(420)의 만곡부(424)는 양단부(422a, 422b)로부터 상부로 연장되어 제3 반도체 칩(500)의 상기 오버행 부분을 지지할 수 있는 높이(H)를 가질 수 있다.
한 쌍의 더미 패드들(410a, 410b)은 제2 반도체 칩(300)의 상부면 상에서 임의의 원하는 위치에 배열될 수 있다. 또한, 한 쌍의 더미 패드들(410a, 410b)에 연결된 더미 와이어(420)는 제2 반도체 칩(300)의 상부면으로부터 제3 반도체 칩(500)의 상기 오버행 부분(P) 간의 높이차에 따라 선택된 높이(H)를 가질 수 있다.
한 쌍의 더미 패드들(410a, 410b) 간의 간격(W) 및 더미 와이어(420)의 두께는 제3 반도체 칩(500)의 상기 오버행 부분의 길이나 두께 등을 고려하여 선택될 수 있다.
더미 와이어(420)는 상기 본딩 와이어의 두께와 같거나 더 큰 두께를 가질 수 있다. 또한, 더미 와이어(420)는 우수한 강도와 높은 열전도도를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 더미 와이어(420)는 상기 본딩 와이어와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 더미 와이어(420)는 비전도성 물질을 사용하여 형성될 수 있다.
또한, 상기 더미 패드는 상기 칩 패드와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 상기 더미 패드는 비전도성 접착 필름을 개재하여 상기 제2 반도체 칩 상에 부착될 수 있다. 상기 비전도성 접착 필름의 예로서는 폴리이미드 필름일 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제3 반도체 칩들(500)은 제1 반도체 칩(200) 및 지지 구조물(400) 상에 적층될 수 있다. 제3 반도체 칩들(500)은 패키지 기판(110) 상에서 지지 구조물(400)에 의해 지지되어 탑재될 수 있다. 제3 반도체 칩들(500a, 500b, 500c, 500d)은 접착 부재들(540a, 540b, 540c, 540d)를 이용하여 지지 구조물(400) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다. 제3 반도체 칩(500)은 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 커버할 수 있는 큰 면적을 가질 수 있다.
제3 반도체 칩(500)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(502)을 가질 수 있다. 칩 패드들(602)은 전력 핀 기능을 수행하는 입출력 단자, 그라운드 핀 기능을 수행하는 입출력 단자 또는 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들을 포함할 수 있다.
제3 반도체 칩(500)는 제3 도전성 연결 부재들(530)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(530)는 제3 반도체 칩(500)의 칩 패드(502)를 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(530)는 본딩 와이어를 포함할 수 있다. 따라서, 제3 반도체 칩들(500)은 상기 접착 부재에 의해 지지 구조물(400) 상에 적층되고 복수 개의 제3 도전성 연결 부재들(530)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
제3 반도체 칩들(500)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제3 반도체 칩들(500)은 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제3 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 밀봉 부재(600)는 패키지 기판(100) 상에 형성되어 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(400) 및 제3 반도체 칩들(500)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(100)의 하부면(104) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(120)이 형성될 수 있다. 외부 접속 패드들(120)은 제2 절연막(140)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(100)의 외부 접속 패드(120) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(700)가 배치될 수 있다. 예를 들면, 외부 연결 부재(700)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 제1 높이를 갖는 제1 반도체 칩들(200), 상기 제1 높이보다 작은 제2 높이를 갖는 제2 반도체 칩(300), 제2 반도체 칩(300) 상에 배치된 지지 구조물(400), 및 지지 구조물(400) 상에 지지되는 제3 반도체 칩들(500)을 포함할 수 있다. 지지 구조물(400)은 상대적으로 작은 높이를 갖는 제2 반도체 칩(300) 상에 배치되어 인접한 제1 반도체 칩들(200) 간의 높이차를 보상하고 최상위 제3 반도체 칩들(300)을 지지할 수 있다.
따라서, 최상위 칩을 지지하기 위한 기존의 스페이서 칩을 대체하고 와이어 본딩 공정 중에 지지 구조물(400)을 형성함으로써, 원가를 절감하고 생산성을 향상시킬 수 있다.
도 5 및 도 6은 도 3의 지지 구조물의 다양한 형태를 나타내는 사시도들이다.
도 5를 참조하면, 지지 구조물(400)은 4개의 더미 패드들(410) 및 2개의 더미 와이어들(420)을 포함할 수 있다.
4개의 더미 패드들(410)은 제2 반도체 칩(300)의 상부면 상에 배열될 수 있다. 제1 더미 와이어(420)의 양단부는 한 쌍의 더미 패드들(410)에 각각 접합되고, 제2 더미 와이어(420)의 양단부는 한 쌍의 더미 패드들(410)에 각각 접합될 수 있다. 따라서, 2개의 제1 및 제2 더미 와이어들(420)은 제3 반도체 칩(500)의 오버행 부분을 함께 지지할 수 있다.
도 6을 참조하면, 지지 구조물(400)은 하나의 더미 패드(410) 및 하나의 더미 와이어(420)를 포함할 수 있다.
하나의 더미 패드(410)는 일 방향으로 연장하는 장방형 형상을 가질 수 있다. 더미 와이어(420)의 제1 단부는 더미 패드(410)의 제1 단부와 접합하고, 더미 와이어(420)의 제2 단부는 더미 패드(410)의 제2 단부와 접합할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 7을 참조하면, 먼저, 반도체 웨이퍼(W) 상에 반도체 제조 공정을 수행하여 복수 개의 반도체 칩들(30)을 형성한 후, 소잉 공정에 의해 웨이퍼(W)를 절단하여 개별적인 제2 반도체 칩(300, 도 8 참조)을 제공할 수 있다.
예시적인 실시예들에 있어서, 반도체 제조 공정 중 후공정(BEOL, back-end-of-line)을 수행하여 웨이퍼 상에 재배선층을 형성할 수 있다. 상기 재배선층은 본딩 패드로서의 재배선 패드들(302) 및 더미 패드들(410)을 포함할 수 있다. 이어서, 상기 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께를 갖도록 할 수 있다. 이어서, 소잉 공정에 의해 상기 웨이퍼를 절단하여 개별적인 제2 반도체 칩을 제공할 수 있다.
도 8을 참조하면, 반도체 기판(20) 상에 제1 반도체 칩들(200) 및 제2 반도체 칩(300)을 적층시킬 수 있다.
접착 부재들(240a, 240b, 240c, 240d)을 이용하여 반도체 기판(20)의 상부면(102) 상에 4개의 제1 반도체 칩들(200a, 200b, 200c, 200d)을 부착할 수 있다. 접착 부재(340)를 이용하여 반도체 기판(10)의 상부면(12) 상에 제1 반도체 칩(200)과 이격되도록 제2 반도체 칩(300)을 부착시킬 수 있다. 이 때, 제1 반도체 칩들(200)은 반도체 기판(20)으로부터 제1 높이를 가지고, 제2 반도체 칩(300)은 반도체 기판(20)으로부터 상기 제1 높이보다 작은 제2 높이를 가질 수 있다. 따라서, 제1 반도체 칩(200)의 상부면은 제2 반도체 칩(300)의 상부면보다 기 설정된 높이(H)만큼 더 높게 위치할 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제1 반도체 칩들(200)의 칩 패드들 및 제2 반도체 칩(300)의 칩 패드들(302)을 반도체 기판(20)의 상부면(102) 상의 기판 패드들(110)에 연결시킬 수 있다. 제1 반도체 칩(200)의 상기 칩 패드들은 제1 도전성 연결 부재들(230)에 의해 기판 패드들(110)에 연결될 수 있다. 제2 반도체 칩(300)의 칩 패드들(302)은 제2 도전성 연결 부재들(330)에 의해 기판 패드들(110)에 연결될 수 있다.
도 9를 참조하면, 제2 반도체 칩(300) 상에 적어도 하나의 지지 구조물(400)을 배치시킬 수 있다.
와이어 본딩 공정을 수행하여 제2 반도체 칩(300)의 2개의 더미 패드들(410) 각각에 더미 와이어(420)의 양단부를 각각 접합시켜 지지 구조물(400)를 형성할 수 있다. 제1 반도체 칩들(200)의 상기 제1 높이는 지지 구조물(400)의 높이(H)와 제2 반도체 칩(300)의 상기 제2 높이의 합과 같을 수 있다.
한 쌍의 더미 패드들(410) 간의 간격(W) 및 더미 와이어(420)의 두께는 후술하는 제3 반도체 칩(500)의 오버행 부분의 길이나 두께 등을 고려하여 선택될 수 있다.
더미 와이어(420)는 상기 본딩 와이어의 두께와 같거나 더 큰 두께를 가질 수 있다. 또한, 더미 와이어(420)는 우수한 강도와 높은 열전도도를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 더미 와이어(420)는 상기 본딩 와이어와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 더미 와이어(420)는 비전도성 물질을 사용하여 형성될 수 있다.
또한, 상기 더미 패드는 상기 칩 패드와 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 상기 더미 패드는 비전도성 접착 필름을 개재하여 상기 제2 반도체 칩 상에 부착될 수 있다. 상기 비전도성 접착 필름의 예로서는 폴리이미드 필름일 수 있다.
도 10을 참조하면, 복수 개의 제3 반도체 칩들(500)을 제1 반도체 칩(200) 및 지지 구조물(400) 상에 적층할 수 있다.
접착 부재들(540a, 540b, 540c, 540d)을 이용하여 제1 반도체 칩(200)과 지지 구조물(400) 상에 제3 반도체 칩들(500a, 500b, 500c, 500d)을 부착할 수 있다. 따라서, 제3 반도체 칩들(500a, 500b, 500c, 500d)은 반도체 기판(10) 상에서 지지 구조물(400)에 의해 지지되어 탑재될 수 있다. 상기 제3 반도체 칩들은 순차적 또는 지그재그 방향으로 오프셋 정렬될 수 있다. 상기 제3 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 평면적보다 더 클 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제3 반도체 칩들(500a, 500b, 500c, 500d)의 칩 패드들을 반도체 기판(20)의 상부면(102) 상의 기판 패드들(110)에 연결시킬 수 있다. 제3 반도체 칩들(500a, 500b, 500c, 500d)의 상기 칩 패드들은 제3 도전성 연결 부재들(560)에 의해 기판 패드들(110)에 연결될 수 있다.
도 11을 참조하면, 반도체 기판(20) 상에 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(400) 및 제3 반도체 칩들(500)을 커버하는 몰딩 부재(600)을 형성할 수 있다. 이어서, 반도체 기판(20)의 하부면(104) 상의 외부 접속 패드들(120) 상에 외부 접속 부재들(700)을 형성한 후, 소잉 공정에 의해 반도체 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
예를 들면, 몰딩 공정에 의해 반도체 기판(10) 상에 몰딩 부재를 성형함으로써, 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(400) 및 제3 반도체 칩들(500)을 커버하는 몰딩 부재(600)을 형성할 수 있다. 몰딩 부재(700)는 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 13은 도 12의 반도체 패키지의 지지 구조물을 나타내는 단면도이다. 상기 반도체 패키지는 지지 구조물의 구성을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12 및 도 13을 참조하면, 반도체 패키지(11)의 지지 구조물(401)은 제2 반도체 칩(300) 상에 배치되는 적어도 하나의 더미 패드(410) 및 더미 패드(410) 상에 순차적으로 적층된 복수 개의 더미 범프들(421)을 포함할 수 있다. 더미 범프들(421)은 원하는 높이(H)를 갖도록 순차적으로 적층될 수 있다. 더미 범프들(421)은 더미 패드(410)로부터 상부로 연장되어 제3 반도체 칩(500)의 오버행 부분의 하부에 접촉 및 지지할 수 있다.
이하에서는, 도 12의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 14 및 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 14를 참조하면, 먼저, 도 7 및 도 8을 참조로 설명한 공정들을 수행한 후, 제2 반도체 칩(300) 상에 적어도 하나의 지지 구조물(401)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 와이어 본딩 공정을 수행하여 제2 반도체 칩(300)의 하나의 더미 패드(410) 상에 복수 개의 더미 범프들(421)을 순차적으로 적층시킬 수 있다.
구체적으로, 더미 패드(410) 상에 와이어 본딩 장치의 캐필러리로부터 와이어가 제공되고, 방전 토치와 같은 볼 형성부에 의해 상기 와이어의 선단에 하나의 범프(421)를 형성할 수 있다. 상기 캐필러리는 상부로 이동하여 범프(421) 상에 와이어의 선단을 제공한 후 범프(421) 상에 새로운 범프를 적층시킬 수 있다. 이와 같은 공정을 반복적으로 수행하여 하나의 더미 패드(410) 상에 복수 개의 적층된 더미 범프들(421)을 형성할 수 있다.
더미 범프(421)들의 개수, 더미 범프(421)의 두께 등은 후술하는 제3 반도체 칩(500)의 오버행 부분의 길이나 두께 등을 고려하여 선택될 수 있다.
도 15를 참조하면, 복수 개의 제3 반도체 칩들(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층할 수 있다.
접착 부재들(540a, 540b, 540c, 540d)을 이용하여 제1 반도체 칩(200)과 지지 구조물(400) 상에 제3 반도체 칩들(500a, 500b, 500c, 500d)을 부착할 수 있다. 따라서, 제3 반도체 칩들(500a, 500b, 500c, 500d)은 반도체 기판(10) 상에서 지지 구조물(400)에 의해 지지되어 탑재될 수 있다.
이어서, 반도체 기판(20) 상에 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(401) 및 제3 반도체 칩들(500)을 커버하는 몰딩 부재(600)을 형성할 수 있다. 이어서, 반도체 기판(20)의 하부면(104) 상의 외부 접속 패드들(120) 상에 외부 접속 부재들(700)을 형성한 후, 소잉 공정에 의해 반도체 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 17은 도 16의 반도체 패키지의 지지 구조물을 나타내는 단면도이다. 상기 반도체 패키지는 지지 구조물 상에 지지되는 제3 반도체 칩들의 실장 방식을 제외하고는 도 12를 참조로 하여 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16 및 도 17을 참조하면, 반도체 패키지(12)의 복수 개의 제3 반도체 칩들(500)은 플립 칩 방식에 의해 제1 반도체 칩(200) 및 지지 구조물(401) 상에 실장될 수 있다. 제3 반도체 칩들(500)은 솔더 범프들(532)을 매개로 하여 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층될 수 있다.
구체적으로, 최상위 제1 반도체 칩(200d)과 최하위 제3 반도체 칩(500a) 사이에 그리고 지지 구조물(401)과 최하위 제3 반도체 칩(500a) 사이에 솔더 범프들(532)이 개재되도록 제3 반도체 칩(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 배치시킬 수 있다.
최하위 제3 반도체 칩(500a)의 칩 패드(510)와 최상위 제1 반도체 칩(200d)의 상부면 상의 칩 패드(도시되지 않음) 사이에는 솔더 범프(532)가 개재될 수 있다.
도 17에 도시된 바와 같이, 최하위 제3 반도체 칩(500a)과 복수 개의 더미 범프들(421) 중 일부의 제1 더미 범프들(421) 사이에 솔더 범프들(532)이 개재될 수 있다. 솔더 범프(532) 및 복수 개의 더미 범프들(421) 중 제1 더미 범프들(421)은 최하위 제3 반도체 칩(500a)과 제2 반도체 칩(300)을 서로 전기적으로 연결할 수 있다. 이 경우에 있어서, 제1 더미 범프들(421)은 더미 패드가 아닌 칩 패드(302) 상에 적층될 수 있다.
복수 개의 더미 범프들(421) 중 나머지 제2 더미 범프들(421)은 최하위 제3 반도체 칩(500a)의 하부면과 접촉 지지할 수 있다.
최하위 제3 반도체 칩(500a)은 솔더 범프들(532)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 최하위 제3 반도체 칩(500a)은 솔더 범프(532) 및 제1 더미 범프들(421)에 의해 제2 반도체 칩(300) 또는 패키지 기판(100)과 연결될 수 있다. 나머지 제3 반도체 칩들(500b, 500c, 500d)는 제3 도전성 연결 부재들(530)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 예를 들면, 제3 도전성 연결 부재(530)는 본딩 와이어를 포함할 수 있다.
이하에서는, 도 16의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 18 및 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 18을 참조하면, 먼저, 도 7 및 도 8을 참조로 설명한 공정들을 수행한 후, 제2 반도체 칩(300) 상에 적어도 하나의 지지 구조물(401)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 와이어 본딩 공정을 수행하여 제2 반도체 칩(300)의 칩 패드(302) 및 더미 패드(410) 상에 복수 개의 더미 범프들(421)을 순차적으로 적층시킬 수 있다. 복수 개의 더미 범프들(421) 중에서 제1 더미 범프들(421)은 칩 패드(302) 상에 적층되어 전기적 신호 전달을 위해 사용될 수 있다.
도 19를 참조하면, 복수 개의 제3 반도체 칩들(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제3 반도체 칩들(500)은 플립 칩 방식에 의해 제1 반도체 칩(200) 및 지지 구조물(401) 상에 실장될 수 있다. 제3 반도체 칩들(500)은 솔더 범프들(532)을 매개로 하여 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층될 수 있다.
구체적으로, 최하위 제3 반도체 칩(500a)의 복수 개의 칩 패드들 상에 범프들을 형성하고, 최상위 제1 반도체 칩(200d)과 최하위 제3 반도체 칩(500a) 사이에 그리고 지지 구조물(401)과 최하위 제3 반도체 칩(500a) 사이에 상기 범프들이 개재되도록 제3 반도체 칩(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 배치시킬 수 있다.
이어서, 솔더 리플로우 공정을 수행하여 최하위 제3 반도체 칩(500a)의 칩 패드(510)와 최상위 제1 반도체 칩(200d)의 상부면 상의 칩 패드 사이에 솔더 범프(532)를 형성하고, 최하위 제3 반도체 칩(500a)과 복수 개의 더미 범프들(421) 중 일부의 제1 더미 범프들(421) 사이에 솔더 범프들(532)을 형성할 수 있다. 따라서, 최하위 제3 반도체 칩(500a)은 솔더 범프들(532)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다.
이후, 나머지 제3 반도체 칩들(500b, 500c, 500d)을 제3 도전성 연결 부재들(530)에 의해 패키지 기판(100)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(530)는 본딩 와이어를 포함할 수 있다.
이어서, 반도체 기판(20) 상에 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(401) 및 제3 반도체 칩들(500)을 커버하는 몰딩 부재(600)을 형성할 수 있다. 이어서, 반도체 기판(20)의 하부면(104) 상의 외부 접속 패드들(120) 상에 외부 접속 부재들(700)을 형성한 후, 소잉 공정에 의해 반도체 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 21은 도 20의 반도체 패키지의 지지 구조물을 나타내는 단면도이다. 상기 반도체 패키지는 지지 구조물 상에 지지되는 제3 반도체 칩들의 전기적 연결 방식을 제외하고는 도 16을 참조로 하여 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20 및 도 21을 참조하면, 반도체 패키지(13)의 복수 개의 제3 반도체 칩들(500)은 플립 칩 방식에 의해 제1 반도체 칩(200) 및 지지 구조물(401) 상에 실장될 수 있다. 제3 반도체 칩들(500)은 솔더 범프들(532)을 매개로 하여 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층될 수 있다. 또한, 제3 반도체 칩들(500)은 실리콘 관통 비아들(TSVs)(520)에 의해 서로 전기적으로 연결될 수 있다. 실리콘 관통 비아들(520)은 솔더 범프들(532)에 의해 서로 전기적으로 연결될 수 있다. 제3 반도체 칩들(500)은 실리콘 관통 비아들(330)을 통해 데이터 신호 및 제어 신호를 통신할 수 있다.
최하위 제3 반도체 칩(500a)의 실리콘 관통 비아(520)와 최상위 제1 반도체 칩(200d)의 상부면 상의 칩 패드(도시되지 않음) 사이에는 솔더 범프(532)가 개재될 수 있다.
도 21에 도시된 바와 같이, 최하위 제3 반도체 칩(500a)의 실리콘 관통 비아(520)와 복수 개의 더미 범프들(421) 중 일부의 제1 더미 범프들(421) 사이에 솔더 범프들(532)이 개재될 수 있다. 솔더 범프(532) 및 복수 개의 더미 범프들(421) 중 제1 더미 범프들(421)은 최하위 제3 반도체 칩(500a)과 제2 반도체 칩(300)을 서로 전기적으로 연결할 수 있다.
복수 개의 더미 범프들(421) 중 나머지 제2 더미 범프들(421)은 최하위 제3 반도체 칩(500a)의 하부면과 접촉 지지할 수 있다.
최하위 제3 반도체 칩(500a)은 솔더 범프들(532)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 최하위 제3 반도체 칩(500a)은 솔더 범프(532) 및 제1 더미 범프들(421)에 의해 제2 반도체 칩(300) 또는 패키지 기판(100)과 연결될 수 있다. 제3 반도체 칩들(500a, 500b, 500c, 500d)는 실리콘 관통 비아들(520)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다.
이하에서는, 도 20의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 22 및 도 23은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 21을 참조하면, 도 18을 참조로 설명한 공정들을 수행하여 제2 반도체 칩(300) 상에 적어도 하나의 지지 구조물(401)을 배치시킬 수 있다.
도 22를 참조하면, 복수 개의 제3 반도체 칩들(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제3 반도체 칩들(500)은 플립 칩 방식에 의해 제1 반도체 칩(200) 및 지지 구조물(401) 상에 실장될 수 있다. 제3 반도체 칩들(500)은 솔더 범프들(532)을 매개로 하여 제1 반도체 칩(200) 및 지지 구조물(401) 상에 적층될 수 있다.
구체적으로, 최하위 제3 반도체 칩(500a)의 실리콘 관통 비아들(520) 상에 범프들을 형성하고, 최상위 제1 반도체 칩(200d)과 최하위 제3 반도체 칩(500a) 사이에 그리고 지지 구조물(401)과 최하위 제3 반도체 칩(500a) 사이에 상기 범프들이 개재되도록 제3 반도체 칩(500)을 제1 반도체 칩(200) 및 지지 구조물(401) 상에 배치시킬 수 있다.
이어서, 솔더 리플로우 공정을 수행하여 최하위 제3 반도체 칩(500a)의 실리콘 관통 비아(520)와 최상위 제1 반도체 칩(200d)의 상부면 상의 칩 패드 사이에 솔더 범프(523)를 형성하고, 최하위 제3 반도체 칩(500a)과 복수 개의 더미 범프들(421) 중 일부의 제1 더미 범프들(421) 사이에 솔더 범프들(532)을 형성할 수 있다. 따라서, 최하위 제3 반도체 칩(500a)은 솔더 범프들(532)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다.
이후, 나머지 제3 반도체 칩들(500b, 500c, 500d)을 솔더 범프들(532)을 매개로 하여 순차적으로 적층할 수 있다. 실리콘 관통 비아들(520)은 솔더 범프(532)에 의해 서로 연결될 수 있다. 제3 반도체 칩들(500b, 500c, 500d)을 실리콘 관통 비아들(520)에 의해 패키지 기판(100)에 전기적으로 연결할 수 있다.
이어서, 반도체 기판(20) 상에 제1 반도체 칩들(200), 제2 반도체 칩(300), 지지 구조물(401) 및 제3 반도체 칩들(500)을 커버하는 몰딩 부재(600)을 형성할 수 있다. 이어서, 반도체 기판(20)의 하부면(104) 상의 외부 접속 패드들(120) 상에 외부 접속 부재들(700)을 형성한 후, 소잉 공정에 의해 반도체 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 지지 구조물의 위치를 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 24를 참조하면, 반도체 패키지(14)는 패키지 기판(100), 복수 개의 제1 반도체 칩들(200), 제2 반도체 칩(300), 제3 반도체 칩(350), 지지 구조물(400), 복수 개의 제4 반도체 칩들(500) 및 밀봉 부재(600)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제1 반도체 칩들(200)은 패키지 기판(100)의 상부면(102) 상에 적층될 수 있다. 제1 반도체 칩들(200a, 200b, 200c)은 접착 부재들을 이용하여 패키지 기판(100) 상에 부착될 수 있다. 제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드를 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(300) 및 제3 반도체 칩(400)은 제1 반도체 칩들(200) 중 최상층 제1 반도체 칩(200c) 상에 서로 이격되어 적층될 수 있다. 제2 반도체 칩(300)은 제3 반도체 칩(400)보다 큰 높이를 가질 수 있다. 따라서, 제2 반도체 칩(300)의 상부면은 제3 반도체 칩(350)의 상부면보다 일정 높이(H)만큼 더 높게 위치할 수 있다.
지지 구조물(400)은 상대적으로 낮은 높이를 갖는 제3 반도체 칩(350) 상에 배치될 수 있다. 지지 구조물(400)은 제3 반도체 칩(350)과 제4 반도체 칩들(500)의 최하층 제4 반도체 칩(500a) 사이에 배치되어 제3 반도체 칩들(500)을 지지할 수 있다. 제2 반도체 칩(300)의 제1 높이는 지지 구조물(400)의 높이(H)와 제3 반도체 칩(350)의 제2 높이의 합과 같을 수 있다.
복수 개의 제3 반도체 칩들(500)은 제2 반도체 칩(300) 및 지지 구조물(400) 상에 적층될 수 있다. 제3 반도체 칩들(500)은 최상층 반도체 칩(200c) 상에서 지지 구조물(400)에 의해 지지되어 탑재될 수 있다. 제3 반도체 칩들(500a, 500b, 500c)은 접착 부재들을 이용하여 지지 구조물(400) 상에 부착될 수 있다.
밀봉 부재(600)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩들(200), 제2 반도체 칩(300), 제3 반도체 칩(350), 지지 구조물(400) 및 제3 반도체 칩들(500)을 외부로부터 보호할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13, 14: 반도체 패키지 20: 반도체 기판
30: 반도체 칩 100: 패키지 기판
110: 기판 패드 120: 외부 접속 패드
130, 140: 절연막 200, 300, 350, 500: 반도체 칩
202, 302, 502: 칩 패드 230, 330, 530: 도전성 연결 부재
240, 340, 540: 접착 부재 400, 401: 지지 구조물
410, 410a, 410b: 더미 패드 420: 더미 와이어
421: 더미 범프 600: 밀봉 부재
700: 외부 접속 부재

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 상기 패키지 기판으로부터 제1 높이를 갖는 적어도 하나의 제1 반도체 칩;
    상기 패키지 기판 상에 상기 제1 반도체 칩들과 이격 배치되며, 상기 패키지 기판으로부터 상기 제1 높이보다 작은 제2 높이를 갖는 적어도 하나의 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들을 커버하도록 상기 제1 및 제2 반도체 칩들 상에 적층되는 적어도 하나의 제3 반도체 칩; 및
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되어 상기 제3 반도체 칩을 지지하는 적어도 하나의 지지 구조물을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 지지 구조물은
    상기 제2 반도체 칩 상에 배치되는 적어도 하나의 더미 패드; 및
    양단부가 상기 더미 패드에 각각 접합되며, 상기 제3 반도체 칩의 하부와 접촉하는 적어도 하나의 더미 와이어를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제2 반도체 칩은 최상부에 재배선층을 포함하고, 상기 재배선층은 상기 더미 패드들을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 재배선층은 본딩 와이어에 의해 연결되는 복수 개의 본딩 패드들을 더 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 지지 구조물은
    상기 제2 반도체 칩 상에 배치되는 적어도 하나의 더미 패드; 및
    상기 더미 패드 상에 순차적으로 적층된 복수 개의 더미 범프들을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제2 반도체 칩은 최상부에 재배선층을 포함하고, 상기 재배선층은 상기 더미 패드를 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 및 제2 반도체 칩들을 상기 기판에 전기적으로 연결시키는 본딩 와이어들을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 높이는 상기 지지 구조물의 높이와 상기 제2 높이의 합과 같은 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 반도체 칩의 칩 두께는 상기 제2 반도체 칩의 칩 두께보다 더 작은 반도체 패키지.
  10. 제 1 항에 있어서, 상기 제1 반도체 칩은 메모리 칩을 포함하고, 상기 제2 반도체 칩은 로직 칩을 포함하는 반도체 패키지.
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