KR20110020547A - 스택 패키지 - Google Patents

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KR20110020547A
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substrate
connection
stack package
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김지은
조철호
도은혜
신희민
이규원
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주식회사 하이닉스반도체
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Abstract

스택 패키지가 개시되어 있다. 개시된 스택 패키지는 기판과, 상기 기판 상에 실장되며 일면에 제 1 본딩 패드가 위치하는 제 1 본딩 패드부를 포함하는 제 1 반도체 칩과, 상기 제 1 본딩 패드부를 노출시키도록 상기 일면 상에 실장되고, 상기 일면에 대응하는 제 1 면에 제 2 본딩 패드가 위치하는 제 2 본딩 패드부를 포함하는 제 2 반도체 칩과, 상기 기판과 상기 제 1 본딩 패드를 전기적으로 연결하는 제 1 연결부재와, 상기 기판과 상기 제 2 본딩 패드를 전기적으로 연결하는 제 2 연결부재를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 반도체 칩의 오버행 부분이 범프 또는 솔더볼과 같은 연결부재에 의해 지지되므로 그 오버행 부분의 휘어짐 또는 크랙이 억제되는 효과가 있다

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는 경박단소한 새로운 형태의 스택 패키지에 관한 것이다.
최근 휴대용 전자제품들(portable electronic devices)의 크기가 점점 소형화됨에 따라, 상기 휴대용 전자제품들 내에 장착되는 반도체 패키지들의 크기도 작아지고 있다. 또한, 패키지의 집적용량(capacity)을 증가시키기 위하여 하나의 반도체 패키지 내에 복수개의 반도체 칩들을 수직으로 적층하는 기술, 즉 스택 패키지 기술이 널리 사용되고 있다. 이와 같은 스택 패키지 기술을 이용하여 제조된 스택 패키지는 복수의 반도체 칩들이 3차원으로 적층되어 있으므로 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다.
이와 같은 스택 패키지에서 제한된 높이에 다수의 반도체 칩이 탑재되고 각 칩별 와이어 본딩이 수행될 수 있도록 반도체 칩들을 어긋나게 적층하고 있다.
이처럼 반도체 칩들을 어긋나게 적층하는 경우, 도 1에 도시된 바와 같이 오버행 부분(over hang, A)이 발생될 수 있다.
오버행 부분을 갖는 스택 패키지에 대하여, 도 1을 참조하여 자세히 설명하 면, 기판(15) 상부에 제 1 반도체 칩(20)과 제 2 반도체 칩(30)이 어긋난 상태로 적층된다. 제 1 반도체 칩(20)의 저면(底面)은 접착부재(40)에 의해 기판(15) 상면(上面)에 부착되고, 제 2 반도체 칩(30)의 저면은 접착부재(42)에 의해 제 1 반도체 칩(20)의 상면에 부착된다.
이때, 제 2 반도체 칩(30)은 제 1 반도체 칩(20)에 의해 지지되지 않고 기판(15)과 서로 대향되는 부분, 즉 오버행 부분(A)을 갖는다.
그리고, 제 1 반도체 칩(20)의 일측 상면에 형성된 제 1 본딩 패드(22)는 제 1 본딩 와이어(50)를 통해 기판(15)의 일측 가장자리에 형성된 제 1 접속 패드(17)와 전기적으로 접속된다. 마찬가지로, 제 2 반도체 칩(30)의 일측 상면에 형성된 제 2 본딩 패드(32)는 제 2 본딩 와이어(51)를 통해 기판(15)의 타측 가장자리에 형성된 제 2 접속 패드(19)와 전기적으로 접속된다.
미설명된 도면 부호 60은 제 1, 제 2 반도체 칩(20, 30)을 포함한 기판(15) 상면을 몰딩하는 봉지부, 70은 기판(15) 하면에 부착되는 도전볼을 각각 나타낸다.
그러나, 종래의 스택 패키지의 경우에 제 2 반도체 칩(30)의 제 2 본딩 패드(32) 상에 제 2 본딩 와이어(51)를 형성하는 와이어 본딩 공정시 사용되는 캐필러리(도시되지 않음)에 의해 제 2 본딩 패드(32)가 가압되어 오버행 부분(A)이 휘어지거나, 심할 경우 크랙(crack)이 발생할 수 있다.
이와 같은 오버행 부분(A)의 휘어짐 또는 크랙 발생은 반도체 칩의 두께가 얇아지고 오버행 부분의 길이가 길어질수록 더욱 심각해진다.
본 발명은 반도체 칩 오버행 부분의 휘어짐 또는 크랙을 방지하기에 적합한 스택 패키지를 제공한다.
본 발명의 일 특징에 따른 스택 패키지는 기판과, 상기 기판 상에 실장되며 일면에 제 1 본딩 패드가 위치하는 제 1 본딩 패드부를 포함하는 제 1 반도체 칩과, 상기 제 1 본딩 패드부를 노출시키도록 상기 일면 상에 실장되고, 상기 일면에 대응하는 제 1 면에 제 2 본딩 패드가 위치하는 제 2 본딩 패드부를 포함하는 제 2 반도체 칩과, 상기 기판과 상기 제 1 본딩 패드를 전기적으로 연결하는 제 1 연결부재와, 상기 기판과 상기 제 2 본딩 패드를 전기적으로 연결하는 제 2 연결부재를 포함하는 것을 특징으로 한다.
상기 제 1 연결부재는 금속 와이어를 포함하며 상기 제 2 연결부재는 금속 범프를 포함하는 것을 특징으로 한다.
상기 제 1 연결부재는 금속 와이어를 포함하며 상기 제 2 연결부재는 솔더볼을 포함하는 것을 특징으로 한다.
상기 제 2 반도체 칩의 상기 제 1면에 대향하는 제 2면 상에 실장되며, 상기 제 1 본딩 패드부와 대응하는 제 3 본딩 패드가 위치하는 제 3 본딩 패드부를 포함하는 제 3 반도체 칩과, 상기 제 3 본딩 패드와 상기 제 1 본딩 패드를 전기적으로 연결하는 제 3 연결 부재를 더 포함하는 것을 특징으로 한다.
상기 제 3 연결 부재는 금속 범프, 솔더볼 중 어느 하나인 것을 특징으로 한다.
상기 제 3 반도체 칩 상에 실장되며, 제 4 본딩 패드가 위치한 제 4 본딩 패드부를 포함하는 제 4 반도체 칩을 더 포함하는 것을 특징으로 한다.
상기 제 4 본딩 패드는 상기 제 3 반도체 칩에 의해 지지되는 상기 제 4 반도체 칩의 상면에 형성된 것을 특징으로 한다.
상기 제 4 본딩 패드와 상기 기판을 전기적으로 연결하는 제 4 연결부재를 더 포함하는 것을 특징으로 한다.
상기 제 4 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.
상기 제 2 반도체 칩의 상기 제 1면에 대향하는 제 2면 상에 실장되며, 제 3 본딩 패드가 위치하는 제 3 본딩 패드부를 포함하는 제 3 반도체 칩과, 상기 기판과 상기 제 3 본딩 패드를 전기적으로 연결하는 제 3 연결부재를 더 포함하는 것을 특징으로 한다.
상기 제 3 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩의 오버행 부분이 범프 또는 솔더볼과 같은 연결부재에 의해 지지되므로 그 오버행 부분의 휘어짐 또는 크랙이 억제되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하도록 한다.
도 2는 본 발명의 제 1 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 스택 패키지(100)는 기판(110), 제 1, 제 2 반도체 칩(120, 130), 제 1, 제 2 연결부재(140, 150)를 포함한다.
그 외에, 봉지부(160) 및 외부접속단자(170)를 더 포함할 수 있다.
기판(110)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기판(110)은 상면, 하면 및 측면을 갖는다.
기판(110)의 상면에는 제 1 접착부재(122)를 매개로 제 1 반도체 칩(120)이 실장된다.
제 1 반도체 칩(120)은 기판(110)과 대향하는 일면(120A) 및 기판(110)과 대응하는 타면(120B)을 갖는다.
제 1 반도체 칩(120) 양측 기판(110) 상면에는 접속 패드(112, 114)들이 형성된다.
접속 패드(112, 114)들은 제 1 반도체 칩(120) 일측에 위치하는 1 접속 패드(112)와 제 1 반도체 칩(120) 타측에 위치하는 제 2 접속 패드(114)를 포함한다.
한편, 도시하지 않았지만 기판(110) 하면에는 볼랜드가 형성된다.
제 1 반도체 칩(120)은 일면(120A)에 제 1 본딩 패드(124)가 위치하는 제 1 본딩 패드부(A1)를 포함한다.
제 1 반도체 칩(120)의 제 1 본딩 패드(124)는 제 1 연결부재(140)를 통하여 기판(110)의 제 1 접속 패드(112)와 전기적으로 연결된다.
제 1 연결부재(140)는 본딩 와이어로 형성될 수 있다.
제 1 반도체 칩(120)의 일면(120A)에는 제 2 반도체 칩(130)이 실장된다.
제 2 반도체 칩(130)은 제 1 반도체 칩(120)의 일면(120A)과 대응하는 제 1 면(130A) 및 제 1 반도체 칩(120)의 일면(120A)과 대향하는 제 2면(130B)을 갖는다.
제 2 반도체 칩(130)의 제 1면(130A)은 제 1 반도체 칩(120)의 일면(120A) 상에 제 2 접착부재(132)를 매개로 부착된다.
제 1 연결부재(140)에 의한 패키지의 높이 상승을 줄이기 위하여 제 2 반도체 칩(130)은 제 1 본딩 패드부(A1)가 노출되도록 제 1 반도체 칩(120)과 어긋난 상태로 실장된다. 따라서, 제 2 반도체 칩(130)의 일측은 제 1 반도체 칩(120)에 의해 지지되지 않고 기판(110)과 대응한다.
제 2 반도체 칩(130)은 기판(110)과 대응하는 제 1면(130A)에 제 2 본딩 패드(134)가 형성된 제 2 본딩패드부(A2)를 포함한다. 따라서, 제 2 본딩패드부(A2)는 제 1 반도체 칩(120)과는 마주하지 않지만 기판(110)과는 서로 마주한다.
제 2 본딩 패드(134)는 기판(110)의 제 2 접속 패드(114)와 서로 마주하며 제 2 접속 패드(114)와 미러 형태로 형성된다.
제 2 연결부재(150)는 제 2 반도체 칩(130)의 제 2 본딩 패드(134)와 기판(110)의 제 2 접속 패드(114) 사이에 개재(介在)되어, 제 2 반도체 칩(130)의 제 2 본딩패드부(A2)를 지지함과 아울러 제 2 반도체 칩(130)의 제 2 본딩 패드(134) 와 기판(110)의 제 2 접속 패드(114)를 전기적으로 연결한다.
제 2 연결부재(150)는 금속 범프(metal bump) 또는 솔더볼(solder ball)로 형성될 수 있다.
그리고, 제 1, 제 2 반도체 칩(120, 130)을 포함한 기판(110) 상부면은 봉지부(160)에 의해 몰딩되고, 기판(110) 하면의 볼랜드(미도시)에는 외부와의 전기적 접속을 이루기 위하여 솔더볼(solder ball)과 같은 외부접속단자(170)가 부착된다.
도 3은 본 발명의 제 2 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 스택 패키지(200)는 제 1 실시예에 따른 스택 패키지(100)에 비하여 제 3 반도체 칩(240) 및 제 3 연결부재(270)를 더 포함한다.
구제체적으로, 본 발명의 제 2 실시예에 따른 스택 패키지(200)는 기판(210), 제 1, 제 2, 제 3 반도체 칩(220, 230, 240) 및 제 1, 제 2, 제 3 연결부재(250, 260, 270)를 포함한다.
그 외에, 봉지부(280) 및 외부접속단자(290)를 더 포함할 수 있다.
기판(210)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기판(210)은 상면, 하면 및 측면을 갖는다.
기판(210)의 상면 상에는 제 1 접착부재(222)를 매개로 제 1 반도체 칩(220)이 실장된다.
제 1 반도체 칩(220)은 기판(210)과 대향하는 일면(220A) 및 기판(210)과 대응하는 타면(220B)을 갖는다.
제 1 반도체 칩(220) 양측 기판(210) 상면에는 접속 패드(212, 214)들이 형성된다.
접속 패드(212, 214)들은 제 1 반도체 칩(220) 일측에 위치하는 1 접속 패드(212)와 제 1 반도체 칩(220) 타측에 위치하는 제 2 접속 패드(214)를 포함한다.
한편, 도시하지 않았지만 기판(210) 하면에는 볼랜드가 형성된다.
제 1 반도체 칩(220)은 일면(220A)에 제 1 본딩 패드(224)가 위치하는 제 1 본딩 패드부(A1)를 포함한다.
제 1 반도체 칩(220)의 제 1 본딩 패드(224)는 제 1 연결부재(250)를 통하여 기판(210)의 제 1 접속 패드(212)와 전기적으로 연결된다.
제 1 연결부재(250)는 본딩 와이어로 형성될 수 있다.
제 1 반도체 칩(220)의 일면(220A) 상에는 제 2 반도체 칩(230)이 실장된다.
제 2 반도체 칩(230)은 제 1 반도체 칩(220)의 일면(220A)과 대응하는 제 1 면(230A) 및 제 1 반도체 칩(220)의 일면(220A)과 대향하는 제 2면(230B)을 갖는다.
제 2 반도체 칩(230)의 제 1면(230A)은 제 1 반도체 칩(220)의 일면(220A) 상에 제 2 접착부재(232)를 매개로 부착된다.
제 1 연결부재(250)에 의한 패키지의 높이 상승을 줄이기 위하여, 제 2 반도체 칩(230)은 제 1 본딩 패드부(A1)가 노출되도록 제 1 반도체 칩(220)과 어긋난 상태로 실장된다. 따라서, 제 2 반도체 칩(230)의 일측은 제 1 반도체 칩(220)에 의해 지지되지 않고 기판(210)과 대응한다.
제 2 반도체 칩(230)은 기판(210)과 대응하는 제 1면(230A)에 제 2 본딩 패드(234)가 형성된 제 2 본딩패드부(A2)를 포함한다. 따라서, 제 2 본딩패드부(A2)는 제 1 반도체 칩(220)과는 마주하지 않지만 기판(210)과는 서로 마주한다.
제 2 본딩 패드(234)는 기판(210)의 제 2 접속 패드(214)와 서로 마주하며 제 2 접속 패드(214)와 미러 형태로 형성된다.
제 2 연결부재(260)는 제 2 반도체 칩(230)의 제 2 본딩 패드(234)와 기판(210)의 제 2 접속 패드(214) 사이에 개재되어, 제 2 반도체 칩(230)의 제 2 본딩패드부(A2)를 지지함과 아울러 제 2 반도체 칩(230)의 제 2 본딩 패드(234)와 기판(210)의 제 2 접속 패드(214)를 전기적으로 연결한다.
제 2 연결부재(260)는 금속 범프 또는 솔더볼로 형성될 수 있다.
제 2 반도체 칩(230)의 제 2면(230B) 상에는 제 3 반도체 칩(240)이 실장된다.
제 3 반도체 칩(240)은 제 2 반도체 칩(230)의 제 2면(230B)과 대응하는 하면(240A) 및 제 2 반도체 칩(230)의 제 2면(230B)과 대향하는 상면(240B)을 갖는다.
제 3 반도체 칩(240)의 하면(240A)은 제 2 반도체 칩(230)의 제 2면(230A) 상에 제 3 접착부재(242)를 매개로 부착된다.
제 3 반도체 칩(240)은 하면(240A)에 제 3 본딩 패드(244)가 위치하는 제 3 본딩패드부(A3)를 갖는다.
제 3 반도체 칩(240)은 제 3 본딩패드부(A3)가 제 1 반도체 칩(220)의 제 1 본딩 패드부(A1)와 대응하도록 제 2 반도체 칩(230)과 어긋난 상태로 스택된다.
제 3 본딩 패드(244)는 제 1 반도체 칩(220)의 제 1 본딩 패드(224)와 서로 마주하며 제 1 본딩 패드(224)와 미러 형태로 형성된다.
제 3 연결부재(270)는 제 3 반도체 칩(240)의 제 3 본딩 패드(244)와 제 1 반도체 칩(220)의 제 1 본딩 패드(224) 사이에 개재되어, 제 3 반도체 칩(240)의 제 3 본딩패드부(A3)를 지지함과 아울러, 제 3 반도체 칩(240)의 제 3 본딩 패드(244)와 제 1 반도체 칩(220)의 제 1 본딩 패드(224)를 전기적으로 연결한다.
제 3 연결부재(270)는 범프 또는 솔더로 형성될 수 있다.
그리고, 제 1, 제 2, 제 3 반도체 칩(220, 230, 240)을 포함한 기판(210) 상면은 봉지부(280)에 의해 몰딩되고, 기판(210) 하면의 볼랜드(미도시)에는 외부와의 전기적 접속을 이루기 위하여 솔더볼과 같은 외부접속단자(290)가 장착된다.
도 4는 본 발명의 제 3 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제 3 실시예에 따른 스택 패키지(300)는 제 2 실시예에 따른 스택 패키지(200)와 달리 제 3 반도체 칩(340)의 제 3 본딩 패드부(A3)가 제 2 반도체 칩(330)에 의해 지지되는 구조를 갖는다.
구제체적으로, 본 발명의 제 3 실시예에 따른 스택 패키지(300)는 기판(310), 제 1, 제 2, 제 3 반도체 칩(320, 330, 340), 제 1, 제 2, 제 3 연결부재(350, 360, 370)를 포함한다.
그 외에, 봉지부(380) 및 외부접속단자(390)를 더 포함할 수 있다.
기판(310)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기 판(310)은 상면, 하면 및 측면을 갖는다.
기판(310) 상면에는 제 1 접착부재(322)를 매개로 제 1 반도체 칩(320)이 실장된다.
제 1 반도체 칩(320)은 기판(310)과 대향하는 일면(320A) 및 기판(310)과 대응하는 타면(320B)을 갖는다.
제 1 반도체 칩(320) 양측 기판(310) 상면에는 접속 패드(312, 314)들이 형성된다.
접속 패드(312, 314)들은 제 1 반도체 칩(320) 일측에 위치하는 1 접속 패드(312)와 제 1 반도체 칩(320) 타측에 위치하는 제 2 접속 패드(314)를 포함한다.
한편, 도시하지 않았지만 기판(310)의 하면에는 볼랜드가 형성된다.
제 1 반도체 칩(320)은 일면(320A)에 제 1 본딩 패드(324)가 위치하는 제 1 본딩 패드부(A1)를 포함한다.
제 1 반도체 칩(320)의 제 1 본딩 패드(324)는 제 1 연결부재(350)를 통하여 기판(310)의 제 1 접속 패드(312)와 전기적으로 연결된다.
제 1 연결부재(350)는 본딩 와이어로 형성될 수 있다.
제 1 반도체 칩(320)의 일면(320A) 상에는 제 2 반도체 칩(330)이 실장된다.
제 1 연결부재(350)에 의한 패키지의 높이 상승을 줄이기 위하여 제 2 반도체 칩(330)은 제 1 본딩 패드부(A1)가 노출되도록 제 1 반도체 칩(320)과 어긋난 상태로 실장된다. 따라서, 제 2 반도체 칩(330)의 일측은 제 1 반도체 칩(320)에 의해 지지되지 않고 기판(310)과 대응한다.
제 2 반도체 칩(330)은 기판(310)과 대응하는 제 1면(330A)에 제 2 본딩 패드(334)가 형성된 제 2 본딩패드부(A2)를 포함한다. 따라서, 제 2 본딩패드부(A2)는 제 1 반도체 칩(320)과는 마주하지 않지만 기판(310)과는 서로 마주한다.
제 2 본딩 패드(334)는 기판(310)의 제 2 접속 패드(314)와 서로 마주하며 제 2 접속 패드(314)와 미러 형태로 형성된다.
제 2 연결부재(360)는 제 2 반도체 칩(330)의 제 2 본딩 패드(334)와 기판(310)의 제 2 접속 패드(314) 사이에 개재되어, 제 2 반도체 칩(330)의 제 2 본딩패드부(A2)를 지지함과 아울러 제 2 반도체 칩(330)의 제 2 본딩 패드(334)와 기판(310)의 제 2 접속 패드(314)를 전기적으로 연결한다.
제 2 연결부재(360)는 금속 범프 또는 솔더볼로 형성될 수 있다.
제 2 반도체 칩(330)의 제 2면(330B) 상에는 제 3 반도체 칩(340)이 실장된다.
제 3 반도체 칩(340)은 제 2 반도체 칩(330)의 제 2면(330B)과 대응하는 하면(340A) 및 제 2 반도체 칩(330)의 제 2면(330B)과 대향하는 상면(340B)을 갖는다.
제 3 반도체 칩(340)의 하면(340A)은 제 2 반도체 칩(330)의 제 2면(330A) 상에 제 3 접착부재(342)를 매개로 부착된다.
제 3 반도체 칩(340)의 상면(340B)에는 제 3 본딩 패드(344)가 위치하는 제 3 본딩 패드부(A3)가 형성된다. 제 3 본딩 패드부(A3)는 제 2 반도체 칩(330)에 의해 지지된다.
제 3 반도체 칩(340)의 제 3 본딩 패드(344)와 기판(310)의 제 1 접속 패드(312)는 제 3 연결부재(370)을 통해 전기적으로 연결된다.
제 3 연결부재(270)은 본딩 와이어로 형성될 수 있다.
그리고, 제 1, 제 2, 제 3 반도체 칩(320, 330, 340)을 포함한 기판(310) 상면은 봉지부(380)에 의해 몰딩되고, 기판(310) 하면의 볼랜드(미도시)에는 외부와의 전기적 접속을 이루기 위하여 솔더볼과 같은 외부접속단자(390)가 장착된다.
도 5는 본 발명의 제 4 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 제 4 실시예에 따른 스택 패키지(400)는 제 2 실시예에 따른 스택 패키지(200)에 비하여 제 4 반도체 칩(450) 및 제 4 연결부재(490)를 더 포함한다.
구제체적으로, 본 발명의 제 4 실시예에 따른 스택 패키지(400)는 기판(410), 제 1, 제 2, 제 3, 제 4 반도체 칩(420, 430, 440, 450), 제 1, 제 2, 제 3, 제 4 연결부재(460, 470, 480, 490)을 포함한다.
그 외에, 봉지부(500) 및 외부접속단자(510)를 더 포함할 수 있다.
기판(410)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기판(410)은 상면, 하면 및 측면을 갖는다.
기판(410)의 상면 상에는 제 1 접착부재(422)를 매개로 제 1 반도체 칩(420)이 실장된다.
제 1 반도체 칩(420)은 기판(410)과 대향하는 일면(420A) 및 기판(410)과 대응하는 타면(420B)을 갖는다.
제 1 반도체 칩(420) 양측 기판(410) 상면에는 접속 패드(412, 414)들이 형성된다.
접속 패드(412, 414)들은 제 1 반도체 칩(420) 일측에 위치하는 1 접속 패드(412)와 제 1 반도체 칩(420) 타측에 위치하는 제 2 접속 패드(414)를 포함한다.
한편, 도시하지 않았지만 기판(410) 하면에는 볼랜드가 형성된다.
제 1 반도체 칩(420)은 일면(420A)에 제 1 본딩 패드(424)가 위치하는 제 1 본딩 패드부(A1)를 포함한다.
제 1 반도체 칩(420)의 제 1 본딩 패드(424)는 제 1 연결부재(460)를 통하여 기판(410)의 제 1 접속 패드(412)와 전기적으로 연결된다.
제 1 연결부재(460)는 본딩 와이어로 형성될 수 있다.
제 1 반도체 칩(420)의 일면(420A) 상에는 제 2 반도체 칩(430)이 실장된다.
제 1 연결부재(460)에 의한 패키지의 높이 상승을 줄이기 위하여 제 2 반도체 칩(430)은 제 1 본딩 패드부(A1)가 노출되도록 제 1 반도체 칩(420)과 어긋난 상태로 실장된다. 따라서, 제 2 반도체 칩(430)의 일측은 제 1 반도체 칩(420)에 의해 지지되지 않고 기판(410)과 대응한다.
제 2 반도체 칩(430)은 기판(410)과 대응하는 제 1면(430A)에 제 2 본딩 패드(434)가 형성된 제 2 본딩패드부(A2)를 포함한다. 따라서, 제 2 본딩패드부(A2)는 제 1 반도체 칩(420)과는 마주하지 않지만 기판(410)과는 서로 마주한다.
제 2 본딩 패드(434)는 기판(410)의 제 2 접속 패드(414)와 서로 마주하며 제 2 접속 패드(414)와 미러 형태로 형성된다.
제 2 연결부재(470)는 제 2 반도체 칩(430)의 제 2 본딩 패드(434)와 기판(410)의 제 2 접속 패드(414) 사이에 개재되어, 제 2 반도체 칩(430)의 제 2 본딩패드부(A2)를 지지함과 아울러 제 2 반도체 칩(430)의 제 2 본딩 패드(434)와 기판(410)의 제 2 접속 패드(414)를 전기적으로 연결한다.
제 2 연결부재(470)는 금속 범프 또는 솔더볼로 형성될 수 있다.
제 2 반도체 칩(430)의 제 2면(430B) 상에는 제 3 반도체 칩(440)이 실장된다.
제 3 반도체 칩(440)은 제 1 반도체 칩(420)의 제 1 본딩 패드부(A1)와 마주하도록 제 2 반도체 칩(430)과 어긋난 상태로 스택된다.
제 3 반도체 칩(440)은 제 2 반도체 칩(430)의 제 2면(430B)과 대응하는 하면(440A) 및 제 2 반도체 칩(430)의 제 2면(430B)과 대향하는 상면(440B)을 갖는다.
제 3 반도체 칩(440)의 하면(440A)은 제 2 반도체 칩(430)의 제 2면(430A) 상에 제 3 접착부재(442)를 매개로 부착된다.
제 3 반도체 칩(440)은 제 1 반도체 칩(420)과 마주하는 하면(440A)에 제 3 본딩 패드(444)가 위치하는 제 3 본딩패드부(A3)를 갖는다.
제 3 본딩 패드(444)는 제 1 반도체 칩(420)의 제 1 본딩 패드(424)와 서로 마주하며 제 1 본딩 패드(424)와 미러 형태로 형성된다.
제 3 연결부재(480)는 제 3 반도체 칩(440)의 제 3 본딩 패드(444)와 제 1 반도체 칩(420)의 제 1 본딩 패드(424) 사이에 개재되어, 제 3 반도체 칩(440)의 제 3 본딩패드부(A3)를 지지함과 아울러 제 3 반도체 칩(440)의 제 3 본딩 패드(444)와 제 1 반도체 칩(420)의 제 1 본딩 패드(424)를 전기적으로 연결한다.
제 3 연결부재(480)은 범프 또는 솔더로 형성될 수 있다.
제 3 반도체 칩(440)의 상면(440B) 상에는 제 4 반도체 칩(450)이 실장된다.
제 4 반도체 칩(450)은 제 3 반도체 칩(440)의 상면(440B)과 대응하는 제 1 면(450A) 및 제 3 반도체 칩(440)의 상면(440B)과 대향하는 제 2 면(450B)을 갖는다.
제 4 반도체 칩(450)의 제 1면(450A)은 제 3 반도체 칩(440)의 상면(440A) 상에 제 3 접착부재(452)를 매개로 부착된다.
제 4 반도체 칩(450)의 제 2면(450B)에는 제 4 본딩 패드(454)가 위치하는 제 4 본딩 패드부(A4)가 형성된다.
제 4 반도체 칩(450)의 제 4 본딩 패드(454)와 기판(410)의 제 1 접속 패드(412)는 제 4 연결부재(490)을 통해 전기적으로 연결된다.
제 4 연결부재(490)은 본딩 와이어를 포함할 수 있다.
그리고, 제 1, 제 2, 제 3, 제 4 반도체 칩(420, 430, 440, 450)을 포함한 기판(410) 상면은 봉지부(500)에 의해 몰딩되고, 기판(410) 하면의 볼랜드(미도시)에는 외부와의 전기적 접속을 이루기 위하여 솔더볼과 같은 외부접속단자(510)가 장착된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 오버행 부분이 범프 또는 솔더볼과 같은 연결부재에 의해 지지되므로 그 오버행 부분의 휘어짐 또는 크랙 이 억제되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 스택 패키지의 문제점을 설명하기 위한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 스택 패키지를 나타낸 단면도이다.
<도면의 주요부분에 대한 설명>
110 : 기판
120, 130 : 제 1, 제 2 반도체 칩
140, 150 : 제 1, 제 2 연결부재

Claims (11)

  1. 기판;
    상기 기판 상에 실장되며 일면에 제 1 본딩 패드가 위치하는 제 1 본딩 패드부를 포함하는 제 1 반도체 칩;
    상기 제 1 본딩 패드부를 노출시키도록 상기 일면 상에 실장되고, 상기 일면에 대응하는 제 1 면에 제 2 본딩 패드가 위치하는 제 2 본딩 패드부를 포함하는 제 2 반도체 칩;
    상기 기판과 상기 제 1 본딩 패드를 전기적으로 연결하는 제 1 연결부재;및
    상기 기판과 상기 제 2 본딩 패드를 전기적으로 연결하는 제 2 연결부재;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1항에 있어서,
    상기 제 1 연결부재는 금속 와이어를 포함하며 상기 제 2 연결부재는 금속 범프를 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1항에 있어서,
    상기 제 1 연결부재는 금속 와이어를 포함하며 상기 제 2 연결부재는 솔더볼을 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 1항에 있어서,
    상기 제 2 반도체 칩의 상기 제 1면에 대향하는 제 2면 상에 실장되며, 상기 제 1 본딩 패드부와 대응하는 제 3 본딩 패드가 위치하는 제 3 본딩 패드부를 포함하는 제 3 반도체 칩;및
    상기 제 3 본딩 패드와 상기 제 1 본딩 패드를 전기적으로 연결하는 제 3 연결 부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 4항에 있어서,
    상기 제 3 연결 부재는 금속 범프, 솔더볼 중 어느 하나인 것을 특징으로 하는 스택 패키지.
  6. 제 4항에 있어서,
    상기 제 3 반도체 칩 상에 실장되며, 제 4 본딩 패드가 위치한 제 4 본딩 패드부를 포함하는 제 4 반도체 칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 6항에 있어서,
    상기 제 4 본딩 패드는 상기 제 3 반도체 칩에 의해 지지되는 상기 제 4 반도체 칩의 상면에 형성된 것을 특징으로 하는 스택 패키지.
  8. 제 6항에 있어서,
    상기 제 4 본딩 패드와 상기 기판을 전기적으로 연결하는 제 4 연결부재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제 8항에 있어서,
    상기 제 4 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 스택 패키지.
  10. 제 1항에 있어서,
    상기 제 2 반도체 칩의 상기 제 1면에 대향하는 제 2면 상에 실장되며, 제 3 본딩 패드가 위치하는 제 3 본딩 패드부를 포함하는 제 3 반도체 칩;및
    상기 기판과 상기 제 3 본딩 패드를 전기적으로 연결하는 제 3 연결부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  11. 제 10항에 있어서,
    상기 제 3 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 스택 패키지.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140009799A (ko) * 2012-07-13 2014-01-23 에스케이하이닉스 주식회사 전자 소자의 패키지 및 제조 방법
US9455235B2 (en) 2013-11-25 2016-09-27 SK Hynix Inc. Thin embedded packages, methods of fabricating the same, electronic systems including the same, and memory cards including the same
WO2019040205A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. SEMICONDUCTOR DEVICE HAVING SEMI-CONDUCTIVE CHIPS STACKED LATERALLY OFFSET
US10593568B2 (en) 2017-08-24 2020-03-17 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US10714453B2 (en) 2018-02-08 2020-07-14 Samsung Electronics Co., Ltd. Semiconductor package including semiconductor chip
US10784244B2 (en) 2018-02-20 2020-09-22 Samsung Electronics Co., Ltd. Semiconductor package including multiple semiconductor chips and method of manufacturing the semiconductor package

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140009799A (ko) * 2012-07-13 2014-01-23 에스케이하이닉스 주식회사 전자 소자의 패키지 및 제조 방법
US9455235B2 (en) 2013-11-25 2016-09-27 SK Hynix Inc. Thin embedded packages, methods of fabricating the same, electronic systems including the same, and memory cards including the same
WO2019040205A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. SEMICONDUCTOR DEVICE HAVING SEMI-CONDUCTIVE CHIPS STACKED LATERALLY OFFSET
US10593568B2 (en) 2017-08-24 2020-03-17 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US11037910B2 (en) 2017-08-24 2021-06-15 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US20210272932A1 (en) * 2017-08-24 2021-09-02 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US11929349B2 (en) 2017-08-24 2024-03-12 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10714453B2 (en) 2018-02-08 2020-07-14 Samsung Electronics Co., Ltd. Semiconductor package including semiconductor chip
US10784244B2 (en) 2018-02-20 2020-09-22 Samsung Electronics Co., Ltd. Semiconductor package including multiple semiconductor chips and method of manufacturing the semiconductor package

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