KR20120093517A - 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지, 플러그들 및 스페이서를 포함한다. 제 2 반도체 패키지는 상기 제 1 반도체 패키지 상에 적층된다. 플러그들은 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지를 전기적으로 연결시킨다. 스페이서는 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재되어, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 간격을 형성하여 상기 플러그들 간의 전기적 쇼트를 방지한다.

Description

스택 패키지 및 그의 제조 방법{STACKED PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 패키지들이 적층된 스택 패키지, 및 이러한 스택 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 또한, 반도체 패키지의 저장 능력을 증가시키기 위해서, 복수개의 반도체 패키지들이 적층된 구조를 갖는 스택 패키지에 대한 연구가 활발하게 이루어지고 있다.
스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 플러그들을 포함한다. 제 2 반도체 패키지는 제 1 반도체 패키지 상에 적층된다. 플러그들은 제 1 반도체 패키지 내에 수용되어서 제 2 반도체 패키지와 전기적으로 연결된다.
플러그들을 제 2 반도체 패키지에 접합시키기 위해, 플러그들에 열을 가하게 된다. 이러한 가열 공정 중에, 액화된 플러그들이 제 2 반도체 패키지에 의해 눌려지게 되어, 이웃하는 플러그들이 서로 쇼트되는 문제가 발생된다.
본 발명은 플러그들 간의 전기적 쇼트를 방지할 수 있는 스택 패키지를 제공한다.
또한, 본 발명은 상기된 스택 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지, 플러그들 및 스페이서를 포함한다. 제 2 반도체 패키지는 상기 제 1 반도체 패키지 상에 적층된다. 플러그들은 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지를 전기적으로 연결시킨다. 스페이서는 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재되어, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 간격을 형성하여 상기 플러그들 간의 전기적 쇼트를 방지한다.
본 발명의 일 실시예에 따르면, 상기 스페이서는 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 모서리들 부위에 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스페이서는 상기 플러그들을 개별적으로 둘러싸는 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서들은 동일한 두께를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서는 상기 제 2 반도체 패키지와 점접촉하도록 라운드된 상부면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서는 상기 제 2 반도체 패키지와 접촉하는 상부면의 면적이 상기 제 1 반도체 패키지와 접촉하는 하부면의 면적보다 좁을 수 있다. 상기 스페이서는 상기 하부면으로부터 상기 상부면으로 갈수록 점진적으로 좁아지는 면적을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서는 상기 제 1 반도체 패키지에 형성될 수 있다. 상기 제 1 반도체 패키지는 제 1 패키지 기판, 상기 제 1 패키지 기판의 상부면에 배치되어 상기 제 1 패키지 기판과 전기적으로 연결된 제 1 반도체 칩, 상기 제 1 패키지 기판의 상부면에 형성되고 상기 플러그들을 수용하는 플러그 홀들 및 상기 스페이서를 갖는 제 1 몰딩 부재를 포함할 수 있다. 상기 제 1 반도체 패키지는 상기 제 1 패키지 기판과 상기 제 1 반도체 칩 사이에 개재되어 상기 제 1 패키지 기판과 상기 제 1 반도체 칩을 전기적으로 연결시키는 도전성 범프들을 더 포함할 수 있다. 상기 제 1 반도체 패키지는 상기 제 1 패키지 기판의 하부면에 실장된 외부접속단자들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스페이서는 상기 제 2 반도체 패키지에 형성될 수 있다. 상기 제 2 반도체 패키지는 제 1 반도체 패키지 상에 적층되어 상기 플러그들과 전기적으로 연결되고 상기 스페이서를 갖는 제 2 패키지 기판, 상기 제 2 패키지 기판의 상부면에 배치되어 상기 제 2 패키지 기판과 전기적으로 연결된 제 2 반도체 칩, 및 상기 제 2 패키지 기판의 상부면에 형성된 제 2 몰딩 부재를 포함할 수 있다. 상기 제 2 반도체 패키지는 상기 제 2 패키지 기판과 상기 제 2 반도체 칩을 전기적으로 연결시키는 도전성 와이어들을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 스택 패키지의 제조 방법에 따르면, 스페이서를 갖는 제 1 반도체 패키지를 마련한다. 상기 제 1 반도체 패키지에 플러그들을 배치한다. 상기 플러그들과 전기적으로 연결되면서 상기 스페이서에 의해 상기 제 1 반도체 패키지와 간격이 형성되도록 상기 제 1 반도체 패키지 상에 제 2 반도체 패키지를 적층한다.
본 발명의 일 실시예에 따르면, 상기 제 1 반도체 패키지를 마련하는 단계는 제 1 패키지 기판의 상부면에 제 1 반도체 칩을 배치하는 단계, 및 상기 제 1 패키지 기판의 상부면에 상기 스페이서를 갖는 제 1 몰딩 부재를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 플러그들을 배치하는 단계는 상기 제 1 몰딩 부재에 플러그 홀들을 형성하는 단계, 및 상기 플러그 홀들 내에 상기 플러그들을 배치하는 단계를 포함할 수 있다.
상기와 같은 본 발명에 따르면, 스페이서에 의해서 제 1 반도체 패키지와 제 2 반도체 패키지 사이에 간격이 형성된다. 따라서, 제 2 반도체 패키지가 플러그들을 눌러서 이웃하는 플러그들이 서로 쇼트되는 현상이 방지된다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 단면도이다.
도 3은 도 1의 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
도 4 내지 도 10은 도 1의 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 15 내지 도 21은 도 14의 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 단면도이며, 도 3은 도 1의 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 스택 패키지(300)는 제 1 반도체 패키지(100), 플러그들(180) 및 제 2 반도체 패키지(200)를 포함한다.
제 1 반도체 패키지(100)는 제 1 패키지 기판(110), 제 1 반도체 칩(120), 도전성 범프들(130), 제 1 몰딩 부재(140) 및 외부접속단자들(150)을 포함한다.
제 1 패키지 기판(110)은 절연 기판(미도시) 및 회로 패턴(미도시)을 포함한다. 회로 패턴은 절연 기판에 내장된다. 회로 패턴은 절연 기판의 상부면과 하부면을 통해 노출된다.
제 1 반도체 칩(120)은 제 1 패키지 기판(110)의 상부면 중앙부 상부에 배치된다. 본 실시예에서, 제 1 반도체 칩(120)은 패드(미도시)들을 갖는다. 패드들은 제 1 반도체 칩(120)의 하부면에 배열된다. 따라서, 패드들은 제 1 패키지 기판(110)을 향한다. 본 실시예에서, 제 1 반도체 칩(120)은 로직 칩을 포함할 수 있다.
도전성 범프(130)들은 제 1 반도체 칩(120)과 제 1 패키지 기판(110) 사이에 개재되어, 제 1 반도체 칩(120)의 패드들과 제 1 패키지 기판(110)의 회로 패턴을 전기적으로 연결시킨다. 본 실시예에서, 도전성 범프(130)들은 솔더 범프를 포함할 수 있다.
제 1 몰딩 부재(140)는 제 1 패키지 기판(110)의 상부면에 형성되어, 제 1 반도체 칩(120)의 측면들을 둘러싼다. 따라서, 제 1 반도체 칩(120)의 상부면은 노출된다. 다른 실시예로서, 제 1 몰딩 부재(140)는 제 1 반도체 칩(120)의 상부면을 덮도록 형성될 수도 있다. 제 1 몰딩 부재(140)는 플러그 홀(142)들 및 스페이서들(144)들을 갖는다. 본 실시예에서, 제 1 몰딩 부재(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
플러그 홀(142)들은 제 1 몰딩 부재(140)의 가장자리에 수직 방향을 따라 관통 형성된다. 플러그(180)들이 플러그 홀(142)들에 각각 수용된다. 따라서, 플러그 홀(142)들에 수용된 플러그(180)들의 상단은 노출된다. 플러그(180)들의 하단은 제 1 패키지 기판(110)의 상부면과 접촉하여, 회로 패턴과 전기적으로 연결된다. 본 실시예에서, 플러그(180)들은 솔더 범프를 포함할 수 있다.
스페이서(144)들은 제 1 몰딩 부재(140)의 상부면에 형성된다. 본 실시예에서, 스페이서(144)들은 제 1 몰딩 부재(140)의 상부면으로부터 돌출된 제 1 몰딩 부재(140)의 일부분이다. 따라서, 스페이서(144)들은 제 1 몰딩 부재(140)를 형성하면서 같이 형성된다. 다른 실시예로서, 스페이서(144)들은 제 1 몰딩 부재(140)와는 다른 별도의 공정을 통해 형성될 수도 있다.
스페이서(144)들은 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이에 갭을 형성시키는 기능을 갖는다. 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)를 서로 접합시킬 때, 제 2 반도체 패키지(200)는 스페이서들(144)에 접촉하게 된다. 따라서, 제 2 반도체 패키지(200)가 플러그 홀(142)에 수용된 플러그(180)를 누르지 않게 된다. 결과적으로, 플러그(180)를 제 2 반도체 패키지(200)에 접합시키기 위한 리플로우 공정 중에, 액화된 이웃하는 플러그(180)들이 서로 쇼트되는 현상이 스페이서(14)에 의해 방지된다.
또한, 액화된 플러그(180)는 모세관 현상에 의해 제 1 몰딩 부재(140)와 제 2 반도체 패키지(200) 사이의 계면을 따라 흐를 수도 있다. 이러한 모세관 현상은 제 1 몰딩 부재(140)와 제 2 반도체 패키지(200) 사이의 계면 면적이 넓을수록 심화된다. 이를 방지하기 위해서, 제 2 반도체 패키지(200)와 접촉하는 스페이서(144)들의 상부면의 면적은 스페이서(144)의 하부면 면적보다 좁은 것이 바람직하다. 본 실시예에서, 스페이서(144)는 하부면으로부터 상부면으로 갈수록 점진적으로 감소하는 면적을 갖는다.
아울러, 스페이서(144)들에 접촉하는 제 2 반도체 패키지(200)가 기울어지게 되면, 일부 플러그(180)가 제 2 반도체 패키지(200)와 전기적으로 연결되지 않을 수도 있다. 이를 방지하기 위해서, 스페이서(144)들은 실질적으로 동일한 두께를 갖는다.
본 실시예에서, 스페이서(144)들은 제 1 몰딩 부재(140)의 4 모서리 부위에 각각 하나씩 배치된 총 4개로 이루어진다. 따라서, 균일한 두께를 갖는 스페이서(144)들은 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이에 균일한 크기의 갭을 형성하게 된다.
외부접속단자(150)들은 제 1 패키지 기판(110)의 하부면에 실장된다. 외부접속단자(150)들은 제 1 패키지 기판(110)의 하부면을 통해 노출된 회로 패턴과 전기적으로 연결된다. 따라서, 외부접속단자(150)들은 플러그(180)들과 전기적으로 연결된다. 본 실시예에서, 외부접속단자(150)들은 솔더 볼을 포함할 수 있다.
제 2 반도체 패키지(200)는 제 2 패키지 기판(210), 제 2 반도체 칩(220), 도전성 와이어들(230) 및 제 2 몰딩 부재(240)를 포함한다.
제 2 패키지 기판(210)은 제 1 몰딩 부재(140)의 상부면에 배치된다. 따라서, 제 2 패키지 기판(210)의 하부면이 스페이서(144)들과 접촉한다. 반면에, 제 2 패키지 기판(210)의 하부면은 플러그(180)들과는 접촉하지 않는다. 본 실시예에서, 제 2 패키지 기판(210)은 절연 기판 및 회로 패턴을 포함한다. 회로 패턴은 절연 기판의 상부면과 하부면을 통해 각각 노출된다.
제 2 반도체 칩(220)은 제 2 패키지 기판(210)의 상부면 중앙부에 배치된다. 제 2 반도체 칩(220)은 패드(미도시)들을 갖는다. 패드들은 제 2 반도체 칩(220)의 상부면 가장자리에 배열된다. 본 실시예에서, 제 2 반도체 칩(220)은 메모리 칩을 포함할 수 있다.
도전성 와이어(230)들은 제 2 반도체 칩(220)의 패드들과 제 2 패키지 기판(210)의 회로 패턴을 전기적으로 연결시킨다. 본 실시예에서, 도전성 와이어(230)들은 금과 같은 금속 와이어를 포함할 수 있다.
제 2 몰딩 부재(240)는 제 2 패키지 기판(210)의 상부면에 형성되어, 제 2 반도체 칩(220)과 도전성 와이어(230)들을 덮는다. 제 2 몰딩 부재(240)는 EMC를 포함할 수 있다.
본 실시예에 따르면, 제 1 몰딩 부재의 모서리 4개소에 배치된 스페이서들이 제 2 반도체 패키지가 플러그들을 누르는 것을 방지한다. 따라서, 이웃하는 액상 플러그들이 서로 쇼트되는 현상이 방지된다.
도 4 내지 도 10은 도 1의 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 4를 참조하면, 도전성 범프(130)들을 제 1 패키지 기판(110)의 상부면에 부착한다. 제 1 반도체 칩(120)을 도전성 범프(130)들 상에 부착한다. 도전성 범프(130)들에 대해서 리플로우 공정을 수행하여, 제 1 반도체 칩(120)과 제 1 패키지 기판(110)을 도전성 범프(130)들을 매개로 전기적으로 연결시킨다.
도 5를 참조하면, 플러그(180)들을 제 1 패키지 기판(110)의 상부면에 부착한다. 또한, 외부접속단자(150)들을 제 1 패키지 기판(110)의 하부면에 부착한다.
도 6을 참조하면, 제 1 몰딩 부재(140)를 제 1 패키지 기판(110)의 상부면에 형성하여, 플러그(180)들과 제 1 반도체 칩(120)을 덮는다. 본 실시예에서, 제 1 몰딩 부재(140)는 제 1 반도체 칩(120)의 측면들을 둘러싼다. 따라서, 제 1 반도체 칩(120)의 상부면은 노출된다.
본 실시예에서, 제 1 몰딩 부재(140)는 4개의 스페이서(144)들을 갖는다. 스페이서(144)들은 제 1 몰딩 부재(140)의 상부면 모서리 부위들에 형성된다. 스페이서(144)들은 플러그(180)과 중첩되지 않는 위치에 배치된다.
도 7을 참조하면, 제 1 몰딩 부재(140)의 상부면을 부분적으로 제거하여, 플러그(180)들을 노출시키는 플러그 홀(142)들을 형성함으로써, 제 1 반도체 패키지(100)를 완성한다. 본 실시예에서, 제 1 몰딩 부재(140)의 상부면은 드릴 공정, 식각 공정 등을 통해서 제거될 수 있다.
도 8을 참조하면, 제 2 반도체 칩(220)을 제 2 패키지 기판(210)의 상부면 중앙부에 부착한다.
도 9를 참조하면, 도전성 와이어(230)들을 이용해서 제 2 반도체 칩(220)의 패드들과 제 2 패키지 기판(210)의 회로 패턴을 전기적으로 연결시킨다.
도 10을 참조하면, 제 2 몰딩 부재(240)를 제 2 반도체 칩(220)과 도전성 와이어(230)들을 덮도록 제 2 패키지 기판(210)의 상부면에 형성함으로써, 제 2 반도체 패키지(200)를 완성한다.
제 2 반도체 패키지(200)의 제 2 패키지 기판(210) 하부면을 제 1 반도체 패키지(100)의 상부면에 배치한다. 그러면, 제 2 패키지 기판(210)의 하부면은 스페이서(144)들과 접촉한다. 따라서, 제 2 패키지 기판(210)의 하부면이 플러그(180)들과는 접촉하지 않게 된다.
플러그(180)들과 외부접속단자(150)들에 대해서 리플로우 공정을 수행한다. 외부접속단자(150)들은 제 1 패키지 기판(110)의 하부면에 견고히 고정된다.
플러그(180)들은 리플로우 공정 중에 발생된 열에 의해 액상으로 전환된다. 여기서, 스페이서(144)들에 의해서 제 1 몰딩 부재(140)와 제 2 패키지 기판(210) 사이에 갭이 형성되어 있으므로, 액상의 플러그(180)들이 이웃하는 액상의 플러그(180)들로 이동되어서, 이웃하는 플러그(180)들이 서로 연결되는 현상이 방지된다. 특히, 스페이서(144)의 상부면은 하부면보다 좁은 면적을 갖고 있으므로, 액상의 플러그(180)가 모세관 현상에 의해 스페이서(144)와 제 2 패키지 기판(210) 간의 계면을 통해서 이웃하는 액상의 플러그(180)로 스며들어가는 현상도 억제된다. 결과적으로, 이웃하는 플러그(180)들이 서로 쇼트되는 현상이 방지될 수 있다.
액상의 플러그(180)들을 냉각시키면, 고상의 플러그(180)가 제 2 패키지 기판(210)과 제 1 패키지 기판(110)에 견고히 고정된다. 따라서, 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)가 플러그(180)들을 매개로 전기적으로 연결된 도 1의 스택 패키지(300)가 완성된다.
도 11은 본 발명의 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
본 실시예에 따른 스택 패키지(300a)는 스페이서를 제외하고는 도 1의 스택 패키지(300)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 본 실시예에 따른 스택 패키지(300a)의 스페이서(144a)는 제 1 몰딩 부재(140)의 상부면 모서리 부위에 2개씩 총 8개로 이루어진다. 따라서, 본 실시예의 스페이서(144a)들은 도 1의 스페이서(144)들보다 견고하게 제 2 반도체 패키지(200)를 지지할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
본 실시예에 따른 스택 패키지(300b)는 스페이서를 제외하고는 도 1의 스택 패키지(300)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 본 실시예에 따른 스택 패키지(300b)의 스페이서(144b)는 제 1 몰딩 부재(140)의 상부면 가장자리를 따라 종횡 방향을 따라 2줄로 연장된 스트라이프 형상을 갖는다. 이러한 스트라이프 형상의 스페이서(144b)는 제 1 몰딩 부재(140)의 상부면 모서리 부위에서 서로 교차된다. 따라서, 본 실시예의 스페이서(144a)들은 도 1의 스페이서(144), 또는 도 11의 스페이서(144a)보다 견고하게 제 2 반도체 패키지(200)를 지지할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 스택 패키지의 제 1 반도체 패키지를 나타낸 평면도이다.
본 실시예에 따른 스택 패키지(300c)는 스페이서를 제외하고는 도 1의 스택 패키지(300)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 본 실시예에 따른 스택 패키지(300c)의 스페이서(144c)는 제 1 몰딩 부재(140)의 상부면을 통해 노출된 플러그(180)들을 개별적으로 둘러싸는 형상을 갖는다. 따라서, 본 실시예의 스페이서(144c)들은 도 1의 스페이서(144), 도 11의 스페이서(144a) 또는 도 12의 스페이서(144b)보다 견고하게 제 2 반도체 패키지(200)를 지지할 수 있다. 또한, 스페이서(144c)들이 플러그(180)들을 개별적으로 둘러싸고 있으므로, 액상의 플러그(180)가 이웃하는 액상의 플러그(180)로 흐르는 것이 억제될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
본 실시예에 따른 스택 패키지(300d)는 스페이서를 제외하고는 도 1의 스택 패키지(300)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 본 실시예에 따른 스택 패키지(300d)의 스페이서(210d)들은 제 2 패키지 기판(210)의 하부면에 형성된다. 스페이서(210d)들은 제 2 패키지 기판(210)을 형성하는 공정과 함께 형성되거나, 또는 별도의 공정을 통해서 형성될 수 있다.
제 2 패키지 기판(210)에 형성된 스페이서(210d)들은 제 1 몰딩 부재(140)의 상부면과 접촉하여, 제 2 패키지 기판(210)이 플러그(180)들과 접촉하는 것을 방지한다.
이러한 스페이서(210d)들은 도 1의 스페이서(144)들과 실질적으로 동일한 기능을 갖고 있으므로, 본 실시예의 스페이서(210d)에 대한 반복 설명은 생략한다. 또한, 스페이서(210d)는 도 3의 스페이서(144), 도 11의 스페이서(144a), 도 12의 스페이서(144b) 또는 도 13의 스페이서(144c) 중 어느 하나의 형상을 가질 수 있다.
도 15 내지 도 21은 도 14의 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 15를 참조하면, 도전성 범프(130)들을 제 1 패키지 기판(110)의 상부면에 부착한다. 제 1 반도체 칩(120)을 도전성 범프(130)들 상에 부착한다. 도전성 범프(130)들에 대해서 리플로우 공정을 수행하여, 제 1 반도체 칩(120)과 제 1 패키지 기판(110)을 도전성 범프(130)들을 매개로 전기적으로 연결시킨다.
도 16을 참조하면, 플러그(180)들을 제 1 패키지 기판(110)의 상부면에 부착한다. 또한, 외부접속단자(150)들을 제 1 패키지 기판(110)의 하부면에 부착한다.
도 17을 참조하면, 제 1 몰딩 부재(140)를 플러그(180)들과 제 1 반도체 칩(120)을 덮도록 제 1 패키지 기판(110)의 상부면에 형성하여, 제 1 반도체 패키지(100)를 완성한다. 본 실시예에서, 제 1 몰딩 부재(140)는 제 1 반도체 칩(120)의 측면들을 둘러싼다. 따라서, 제 1 반도체 칩(120)의 상부면은 노출된다.
도 18을 참조하면, 제 1 몰딩 부재(140)의 상부면을 부분적으로 제거하여, 플러그(180)들을 노출시키는 플러그 홀(142)들을 형성함으로써, 제 1 반도체 패키지(100)를 완성한다. 본 실시예에서, 제 1 몰딩 부재(140)의 상부면은 드릴 공정, 식각 공정 등을 통해서 제거될 수 있다.
도 19를 참조하면, 제 2 반도체 칩(220)을 제 2 패키지 기판(210)의 상부면 중앙부에 부착한다. 본 실시예에서, 제 2 패키지 기판(210)의 하부면에 스페이서(210d)들이 형성되어 있다.
도 20을 참조하면, 도전성 와이어(230)들을 이용해서 제 2 반도체 칩(220)의 패드들과 제 2 패키지 기판(210)의 회로 패턴을 전기적으로 연결시킨다.
도 21을 참조하면, 제 2 몰딩 부재(240)를 제 2 반도체 칩(220)과 도전성 와이어(230)들을 덮도록 제 2 패키지 기판(210)의 상부면에 형성함으로써, 제 2 반도체 패키지(200)를 완성한다.
제 2 반도체 패키지(200)의 제 2 패키지 기판(210) 하부면을 제 1 반도체 패키지(100)의 상부면에 배치한다. 그러면, 스페이서(210d)들이 제 1 몰딩 부재(140)의 상부면과 접촉한다. 따라서, 제 2 패키지 기판(210)의 하부면이 플러그(180)들과는 접촉하지 않게 된다.
플러그(180)들과 외부접속단자(150)들에 대해서 리플로우 공정을 수행한다. 외부접속단자(150)들은 제 1 패키지 기판(110)의 하부면에 견고히 고정된다.
액상의 플러그(180)들을 냉각시키면, 고상의 플러그(180)가 제 2 패키지 기판(210)과 제 1 패키지 기판(110)에 견고히 고정된다. 따라서, 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)가 플러그(180)들을 매개로 전기적으로 연결된 도 14의 스택 패키지(300d)가 완성된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 스페이서들이 제 2 반도체 패키지가 플러그들을 누르는 것을 방지한다. 따라서, 이웃하는 액상 플러그들이 서로 쇼트되는 현상이 방지된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 제 1 반도체 패키지 110 ; 제 1 패키지 기판
120 ; 제 1 반도체 칩 130 ; 도전성 범프
140 ; 제 1 몰딩 부재 144 ; 스페이서
150 ; 외부접속단자 180 ; 플러그
200 ; 제 2 반도체 패키지 210 ; 제 2 패키지 기판
220 ; 제 2 반도체 칩 230 ; 도전성 와이어
240 ; 제 2 몰딩 부재

Claims (10)

  1. 제 1 반도체 패키지;
    상기 제 1 반도체 패키지 상에 적층된 제 2 반도체 패키지;
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지를 전기적으로 연결시키는 플러그들; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재되어, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 간격을 형성하여 상기 플러그들 간의 전기적 쇼트를 방지하기 위한 스페이서를 포함하는 스택 패키지.
  2. 제 1 항에 있어서, 상기 스페이서는 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 모서리들 부위에 배치된 스택 패키지.
  3. 제 1 항에 있어서, 상기 스페이서는 상기 플러그들을 개별적으로 둘러싸는 형상을 갖는 스택 패키지.
  4. 제 1 항에 있어서, 상기 스페이서들은 동일한 두께를 갖는 스택 패키지.
  5. 제 1 항에 있어서, 상기 스페이서는 상기 제 2 반도체 패키지와 점접촉하도록 라운드된 상부면을 갖는 스택 패키지.
  6. 제 1 항에 있어서, 상기 스페이서는 상기 제 2 반도체 패키지와 접촉하는 상부면의 면적이 상기 제 1 반도체 패키지와 접촉하는 하부면의 면적보다 좁은 스택 패키지.
  7. 제 1 항에 있어서, 상기 스페이서는 상기 제 1 반도체 패키지에 형성된 스택 패키지.
  8. 제 7 항에 있어서, 상기 제 1 반도체 패키지는
    제 1 패키지 기판;
    상기 제 1 패키지 기판의 상부면에 배치되어, 상기 제 1 패키지 기판과 전기적으로 연결된 제 1 반도체 칩;
    상기 제 1 패키지 기판의 상부면에 형성되고, 상기 플러그들을 수용하는 플러그 홀들 및 상기 스페이서를 갖는 제 1 몰딩 부재를 포함하는 스택 패키지.
  9. 제 1 항에 있어서, 상기 스페이서는 상기 제 2 반도체 패키지에 형성된 스택 패키지.
  10. 제 9 항에 있어서, 상기 제 2 반도체 패키지는
    제 1 반도체 패키지 상에 적층되어 상기 플러그들과 전기적으로 연결되고, 상기 스페이서를 갖는 제 2 패키지 기판;
    상기 제 2 패키지 기판의 상부면에 배치되어, 상기 제 2 패키지 기판과 전기적으로 연결된 제 2 반도체 칩;
    상기 제 2 패키지 기판의 상부면에 형성된 제 2 몰딩 부재를 포함하는 스택 패키지.
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