KR20130084893A - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents

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KR20130084893A
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김상원
조영상
최광철
표성은
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Abstract

멀티-칩 패키지의 제조 방법에 따르면, 플러그를 갖는 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면을 전기적으로 접촉시킨다. 상기 제 1 웨이퍼와 상기 제 2 웨이퍼를 절단하여 복수개의 멀티-칩 패키지들로 분리한다. 따라서, 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면이 마주보는 상태로 본딩되므로, 제 1 및 제 2 웨이퍼들을 본딩하기 위한 접착제를 사용하지 않아도 된다. 따라서, 접착제 사용으로 인한 제 1 및 제 2 웨이퍼들 간의 전기적 절연이 방지된다. 또한, 웨이퍼들을 지지하는 공정과 웨이퍼들을 몰딩하는 공정도 생략될 수 있으므로, 멀티-칩 패키지를 간단한 공정을 통해서 단시간 내에 제조할 수가 있게 된다.

Description

멀티-칩 패키지 및 그의 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 멀티-칩 패키지, 및 이러한 멀티-칩 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 멀티-칩 패키지는 웨이퍼를 절단하여 형성된 반도체 칩들을 적층하는 방식 또는 웨이퍼들을 본딩한 후 이를 절단하는 방식 등을 통해서 형성할 수 있다.
웨이퍼들을 본딩하는 관련 기술에 따르면, 웨이퍼에 접착제를 도포하여 고온에서 본딩을 해야 하는 관계로 본딩 시간이 너무 많이 소요되는 문제가 있다. 또한, 웨이퍼들 사이에 개재된 스택 범프들에 접착제가 잔류하여, 스택 범프들 간의 전기적 연결이 끊어지는 문제도 있다. 아울러, 관련 기술은 웨이퍼를 지지하는 공정과 웨이퍼를 몰딩하는 공정이 필수적으로 요구되어, 매우 복잡한 공정들을 포함할 수밖에 없다.
본 발명은 전기적 연결 신뢰도가 향상된 구조를 갖는 멀티-칩 패키지를 제공한다.
또한, 본 발명은 간단한 공정을 통해서 짧은 시간 내에 웨이퍼들을 본딩하여 완성할 수 있는 상기된 멀티-칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 제 1 반도체 칩과 제 2 반도체 칩을 포함한다. 제 1 반도체 칩은 제 1 액티브 면을 갖는다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 제 1 액티브 면과 마주보도록 배치되어 상기 제 1 액티브 면과 전기적으로 연결된 제 2 액티브 면을 갖는다.
예시적인 실시예들에 있어서, 상기 제 1 반도체 칩은 상기 제 1 액티브 면에 배열된 제 1 본딩 패드, 및 상기 제 1 본딩 패드로부터 상기 제 1 반도체 칩을 관통하도록 연장된 제 1 플러그를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제 2 반도체 칩은 상기 제 2 액티브 면에 배열된 제 2 본딩 패드를 포함할 수 있다. 또한, 상기 제 2 반도체 칩은 상기 제 2 본딩 패드와 전기적으로 연결된 제 2 플러그를 더 포함할 수 있다.
예시적인 실시예에 있어서, 멀티-칩 패키지는 상기 제 1 액티브 면 상에 형성된 제 1 스택 범프, 및 상기 제 2 액티브 면 상에 형성되어 상기 제 1 스택 범프와 전기적으로 접촉하는 제 2 스택 범프를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 플러그에 실장된 마운트 범프를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 제 1 액티브 면과 상기 제 2 액티브 면 사이의 공간에 충진된 언더필링층을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 플러그를 갖는 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면을 전기적으로 접촉시킨다. 상기 제 1 웨이퍼와 상기 제 2 웨이퍼를 절단하여 복수개의 멀티-칩 패키지들로 분리한다.
예시적인 실시예들에 있어서, 상기 제 1 액티브 면과 상기 제 2 액티브 면을 전기적으로 접촉시키는 단계는 상기 제 1 액티브 면 상에 제 1 스택 범프를 형성하는 단계, 상기 제 2 액티브 면 상에 제 2 스택 범프를 형성하는 단계, 및 상기 제 1 스택 범프와 상기 제 2 스택 범프를 본딩하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 2 웨이퍼에 상기 제 1 액티브 면과 상기 제 2 액티브 면 사이의 공간과 연통된 충진 통로를 형성하는 단계, 및 상기 충진 통로를 통해서 언더필링 물질을 상기 제 1 및 제 2 액티브 면들 사이의 공간 내로 주입하여 상기 제 1 및 제 2 액티브 면들 사이의 공간을 언더필링층으로 채우는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 1 웨이퍼의 액티브 면을 덮는 언더필링층을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 플러그에 마운트 범프를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 마운트 범프를 형성하는 단계는 상기 플러그가 노출되도록 상기 제 1 반도체 칩을 부분적으로 제거하는 단계, 및 상기 노출된 플러그에 상기 마운트 범프를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 2 웨이퍼에 상기 제 2 액티브 면과 전기적으로 연결된 제 2 플러그를 형성하는 단계를 더 포함할 수 있다.
상기된 본 발명에 따르면, 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면이 마주보는 상태로 본딩되므로, 제 1 및 제 2 웨이퍼들을 본딩하기 위한 접착제를 사용하지 않아도 된다. 따라서, 접착제 사용으로 인한 제 1 및 제 2 웨이퍼들 간의 전기적 절연이 방지된다. 또한, 웨이퍼들을 지지하는 공정과 웨이퍼들을 몰딩하는 공정도 생략될 수 있으므로, 멀티-칩 패키지를 간단한 공정을 통해서 단시간 내에 제조할 수가 있게 된다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2 내지 도 13은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 14 내지 도 23은 본 발명의 다른 실시예에 따라 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 멀티-칩 패키지(100)는 제 1 반도체 칩(110) 및 제 2 반도체 칩(120)을 포함한다. 본 실시예에서, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 상부에 배치된다.
제 1 반도체 칩(110)은 제 1 액티브 면(112)을 갖는다. 본 실시예에서, 제 1 액티브 면(112)은 상부를 향한다. 즉, 제 1 액티브 면(112)은 제 1 반도체 칩(110)의 상부면에 해당한다. 제 1 반도체 칩(110)은 제 1 본딩 패드(114) 및 제 1 플러그(116)를 갖는다. 제 1 본딩 패드(114)는 제 1 반도체 칩(110)의 제 1 액티브 면(112)에 배열된다. 즉, 제 1 본딩 패드(114)는 상부를 향한다.
제 1 플러그(116)는 제 1 반도체 칩(110) 내에 수직 방향을 따라 내장된다. 제 1 플러그(116)의 상단은 제 1 본딩 패드(114)와 접촉하여, 제 1 본딩 패드(114)와 전기적으로 연결된다. 제 1 플러그(116)의 하단은 제 1 반도체 칩(110)의 하부면을 통해 노출된다.
제 2 반도체 칩(120)은 제 2 액티브 면(122)을 갖는다. 본 실시예에서, 제 2 액티브 면(122)은 하부를 향한다. 즉, 제 2 액티브 면(122)은 제 2 반도체 칩(120)의 하부면에 해당한다. 따라서, 제 2 반도체 칩(120)의 제 2 액티브 면(122)은 제 1 반도체 칩(110)의 제 1 액티브 면(112)과 마주본다.
제 2 반도체 칩(120)은 제 2 본딩 패드(124)를 갖는다. 제 2 본딩 패드(124)는 제 2 반도체 칩(120)의 제 2 액티브 면(122)에 배열된다. 즉, 제 2 본딩 패드(124)는 하부를 향한다. 따라서, 제 2 본딩 패드(124)는 제 1 본딩 패드(114)와 마주본다.
제 1 스택 범프(130)가 제 1 본딩 패드(114) 상에 형성된다. 제 2 본딩 패드(132)가 제 2 본딩 패드(124) 상에 형성된다. 따라서, 제 1 스택 범프(130)와 제 2 스택 범프(132)는 서로 마주보게 된다. 제 1 스택 범프(130)와 제 2 스택 범프(132)가 접합되어, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 제 1 및 제 2 스택 범프(130, 132)들을 매개로 전기적으로 연결된다.
언더필링층(140)이 제 1 액티브 면(112)과 제 2 액티브 면(122) 사이의 공간을 채운다. 본 실시예에서, 언더필링층(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
패드(118)가 플러그(116)의 하단에 형성된다. 마운트 범프(134)가 패드(118) 상에 형성된다. 마운트 범프(134)는 패키지 기판(미도시) 상에 실장된다.
도 2 내지 도 13은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 2를 참조하면, 제 1 웨이퍼(110a)를 마련한다. 본 실시예에서, 제 1 웨이퍼(110a)는 복수개의 제 1 반도체 칩(110)을 포함한다. 각 제 1 반도체 칩(110)은 제 1 본딩 패드(114) 및 제 1 플러그(116)를 포함한다. 제 1 본딩 패드(114)는 제 1 반도체 칩(110)의 제 1 액티브 면(112)에 배열된다. 제 1 액티브 면(112)은 상부를 향한다. 제 1 플러그(116)는 제 1 본딩 패드(114)로부터 하부를 향해 연장된다. 제 1 플러그(116)는 제 1 반도체 칩(110)의 하부면을 통해 노출되지 않는다.
제 1 스택 범프(130)를 제 1 본딩 패드(114) 상에 형성한다. 제 1 본딩 패드(114)가 제 1 액티브 면(112)에 배열되어 있으므로, 제 1 스택 범프(130)도 제 1 액티브 면(112)에 배열된다. 본 실시예에서, 제 1 스택 범프(130)는 솔더를 포함할 수 있다.
도 3을 참조하면, 제 2 웨이퍼(120a)를 마련한다. 본 실시예에서, 제 2 웨이퍼(120a)는 복수개의 제 2 반도체 칩(120)을 포함한다. 각 제 2 반도체 칩(120)은 제 2 본딩 패드(124)를 포함한다. 제 2 본딩 패드(124)는 제 2 반도체 칩(120)의 제 2 액티브 면(122)에 배열된다. 제 2 액티브 면(122)은 상부를 향한다. 제 2 스택 범프(132)를 제 2 본딩 패드(124) 상에 형성한다. 제 2 스택 범프(132)는 솔더를 포함할 수 있다.
제 2 웨이퍼(120a)의 상부면으로부터 하부면을 향해 스크라이브 레인을 따라 제 2 웨이퍼(120a)를 부분적으로 절단하여, 충진 통로(126)를 형성한다. 충진 통로(126)는 제 2 웨이퍼(120a)의 하부면을 통해 노출되지 않는다.
도 4를 참조하면, 제 1 웨이퍼(110a)를 제 2 웨이퍼(120a) 상에 적층한다. 본 실시예에서, 제 1 스택 범프(130)들 각각이 제 2 스택 범프(132)들 각각과 접촉한다. 즉, 제 1 웨이퍼(110a)의 제 1 액티브 면(112)은 제 2 웨이퍼(120a)의 제 2 액티브 면(122)과 마주보게 된다.
서로 접촉하고 있는 제 1 스택 범프(130)와 제 2 스택 범프(132)로 열을 가하여, 제 1 스택 범프(130)와 제 2 스택 범프(132)를 견고히 접합시킨다. 따라서, 제 1 웨이퍼(110a)와 제 2 웨이퍼(120a)는 견고히 접합된 제 1 및 제 2 스택 범프(130, 132)들을 매개로 전기적으로 연결된다.
도 5를 참조하면, 접합된 제 1 및 제 2 웨이퍼(110a, 120a)를 반전시킨다. 그러면, 제 1 웨이퍼(110a)가 하부에 위치하게 되고, 제 2 웨이퍼(120a)가 상부에 위치하게 된다.
충진 통로(126)가 노출될 때까지 제 2 웨이퍼(120a)의 상부면을 제거한다. 본 실시예에서, 제 2 웨이퍼(120a)의 상부면은 식각, 그라인딩 등의 공정을 통해서 제거할 수 있다.
도 6을 참조하면, 언더필링 물질을 충진 통로(126)를 통해서 주입한다. 언더필링 물질은 제 1 액티브 면(112)과 제 2 액티브 면(122) 사이의 공간을 채우게 된다. 언더필링 물질을 경화시켜서, 제 1 및 제 2 액티브 면(112, 122) 사이의 공간을 채우는 언더필링층(140)을 형성한다. 본 실시예에서, 언더필링층(140)은 제 2 웨이퍼(120a)의 상부면보다 돌출된 부분을 갖는다.
도 7을 참조하면, 제 2 웨이퍼(120a)의 상부면을 부분적으로 제거하여, 언더필링층(140)의 돌출부를 제거한다. 본 실시예에서, 언더필링층(140)의 돌출부는 그라인딩 공정을 통해 제거할 수 있다. 다른 실시예로서, 언더필링층(140)이 돌출부를 갖지 않는다면, 제 2 웨이퍼(120a)의 상부면을 제거하는 공정은 생략될 수 있다.
도 8을 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 상부에 위치하고, 제 2 웨이퍼(120a)는 하부에 위치하게 된다.
플러그(116)가 노출될 때까지 제 1 웨이퍼(110a)의 상부면을 부분적으로 제거한다. 본 실시예에서, 제 1 웨이퍼(110a)의 상부면은 그라인딩 공정을 통해 제거할 수 있다.
도 9를 참조하면, 패드(118)를 노출된 플러그(116) 상에 형성한다. 본 실시예에서, 패드(118)는 금속을 포함할 수 있다.
도 10을 참조하면, 마운트 범프(134)를 패드(118) 상에 형성한다. 본 실시예에서, 마운트 범프(134)는 솔더를 포함할 수 있다.
도 11을 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 하부에 위치하고, 제 2 웨이퍼(120a)는 상부에 위치하게 된다.
지지 테이프(150)를 제 1 웨이퍼(110a)의 하부면에 부착한다. 지지 테이프(150)로 제 1 및 제 2 웨이퍼(110a, 120a)들을 지지한 상태에서 제 2 웨이퍼(120a)의 상부면을 부분적으로 제거하여, 제 2 웨이퍼(120a)의 두께를 줄인다.
도 12를 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 하부에 위치하고, 제 2 웨이퍼(120a)는 상부에 위치하게 된다. 절단 테이프(160)를 제 2 웨이퍼(120a)의 하부면에 부착한다.
도 13을 참조하면, 스크라이브 레인을 따라 제 1 및 제 2 웨이퍼(110a, 120a)들을 절단한다. 절단 테이프(160)를 제거하여, 도 1에 도시된 멀티-칩 패키지(100)를 완성한다.
본 실시예에 따르면, 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면이 마주보는 상태로 본딩되므로, 제 1 및 제 2 웨이퍼들을 본딩하기 위한 접착제를 사용하지 않아도 된다. 따라서, 접착제 사용으로 인한 제 1 및 제 2 웨이퍼들 간의 전기적 절연이 방지된다. 또한, 웨이퍼들을 지지하는 공정과 웨이퍼들을 몰딩하는 공정도 생략될 수 있으므로, 멀티-칩 패키지를 간단한 공정을 통해서 단시간 내에 제조할 수가 있게 된다.
도 14 내지 도 23은 본 발명의 다른 실시예에 따라 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 14를 참조하면, 제 1 웨이퍼(110a)를 마련한다. 본 실시예에서, 제 1 웨이퍼(110a)는 복수개의 제 1 반도체 칩(110)을 포함한다. 각 제 1 반도체 칩(110)은 제 1 본딩 패드(114) 및 제 1 플러그(116)를 포함한다. 제 1 본딩 패드(114)는 제 1 반도체 칩(110)의 제 1 액티브 면(112)에 배열된다. 제 1 액티브 면(112)은 상부를 향한다. 제 1 플러그(116)는 제 1 본딩 패드(114)로부터 하부를 향해 연장된다. 제 1 플러그(116)는 제 1 반도체 칩(110)의 하부면을 통해 노출되지 않는다.
제 1 스택 범프(130)를 제 1 본딩 패드(114) 상에 형성한다. 제 1 본딩 패드(114)가 제 1 액티브 면(112)에 배열되어 있으므로, 제 1 스택 범프(130)도 제 1 액티브 면(112)에 배열된다. 본 실시예에서, 제 1 스택 범프(130)는 솔더를 포함할 수 있다.
본 실시예에서, 언더필링층(142)을 제 1 웨이퍼(110a)의 상부면에 미리 형성한다. 언더필링층(142)은 제 1 스택 범프(130)를 노출시키는 개구부를 갖는다.
도 15를 참조하면, 제 2 웨이퍼(120a)를 마련한다. 본 실시예에서, 제 2 웨이퍼(120a)는 복수개의 제 2 반도체 칩(120)을 포함한다. 각 제 2 반도체 칩(120)은 제 2 본딩 패드(124)를 포함한다. 제 2 본딩 패드(124)는 제 2 반도체 칩(120)의 제 2 액티브 면(122)에 배열된다. 제 2 액티브 면(122)은 상부를 향한다. 제 2 스택 범프(132)를 제 2 본딩 패드(124) 상에 형성한다. 제 2 스택 범프(132)는 솔더를 포함할 수 있다.
제 2 웨이퍼(120a)의 상부면으로부터 하부면을 향해 스크라이브 레인을 따라 제 2 웨이퍼(120a)를 부분적으로 절단하여, 충진 통로(126)를 형성한다. 충진 통로(126)는 제 2 웨이퍼(120a)의 하부면을 통해 노출되지 않는다.
도 16을 참조하면, 제 1 웨이퍼(110a)를 제 2 웨이퍼(120a) 상에 적층한다. 본 실시예에서, 제 1 스택 범프(130)들 각각이 제 2 스택 범프(132)들 각각과 접촉한다. 즉, 제 1 웨이퍼(110a)의 제 1 액티브 면(112)은 제 2 웨이퍼(120a)의 제 2 액티브 면(122)과 마주보게 된다.
서로 접촉하고 있는 제 1 스택 범프(130)와 제 2 스택 범프(132)로 열을 가하여, 제 1 스택 범프(130)와 제 2 스택 범프(132)를 견고히 접합시킨다. 따라서, 제 1 웨이퍼(110a)와 제 2 웨이퍼(120a)는 견고히 접합된 제 1 및 제 2 스택 범프(130, 132)들을 매개로 전기적으로 연결된다.
도 17을 참조하면, 제 2 웨이퍼(120a)의 상부면을 부분적으로 제거하여, 제 2 웨이퍼(120a)의 두께를 줄인다.
도 18을 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 상부에 위치하고, 제 2 웨이퍼(120a)는 하부에 위치하게 된다.
플러그(116)가 노출될 때까지 제 1 웨이퍼(110a)의 상부면을 부분적으로 제거한다. 본 실시예에서, 제 1 웨이퍼(110a)의 상부면은 그라인딩 공정을 통해 제거할 수 있다.
도 19를 참조하면, 패드(118)를 노출된 플러그(116) 상에 형성한다. 본 실시예에서, 패드(118)는 금속을 포함할 수 있다.
도 20을 참조하면, 마운트 범프(134)를 패드(118) 상에 형성한다. 본 실시예에서, 마운트 범프(134)는 솔더를 포함할 수 있다.
도 21을 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 하부에 위치하고, 제 2 웨이퍼(120a)는 상부에 위치하게 된다.
지지 테이프(150)를 제 1 웨이퍼(110a)의 하부면에 부착한다. 지지 테이프(150)로 제 1 및 제 2 웨이퍼(110a, 120a)들을 지지한 상태에서 제 2 웨이퍼(120a)의 상부면을 부분적으로 제거하여, 제 2 웨이퍼(120a)의 두께를 줄인다.
도 22를 참조하면, 제 1 및 제 2 웨이퍼(110a, 120a)를 다시 반전시킨다. 그러면, 제 1 웨이퍼(110a)는 하부에 위치하고, 제 2 웨이퍼(120a)는 상부에 위치하게 된다. 절단 테이프(160)를 제 2 웨이퍼(120a)의 하부면에 부착한다.
도 23을 참조하면, 스크라이브 레인을 따라 제 1 및 제 2 웨이퍼(110a, 120a)들을 절단한다. 절단 테이프(160)를 제거하여, 도 1에 도시된 멀티-칩 패키지(100)를 완성한다.
본 실시예에 따르면, 언더필링층을 제 1 웨이퍼에 미리 형성하게 되므로, 제 1 및 제 2 웨이퍼들을 접합한 이후에 제 1 및 제 2 액티브 면들 사이의 공간을 언더필링층으로 채우는 공정이 생략될 수 있다. 따라서, 보다 간단한 공정들을 통해서 멀티-칩 패키지를 제조할 수가 있게 된다.
도 24는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100a)는 제 2 플러그를 더 포함한다는 점을 제외하고는 도 1의 멀티-칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내면서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 24를 참조하면, 제 2 반도체 칩(120)은 제 2 플러그(128)를 더 포함한다. 제 2 플러그(128)는 제 2 본딩 패드(124)로부터 연장되어 제 2 반도체 칩(120)의 상부면을 통해 노출된다.
스택 범프(미도시)를 제 2 플러그(128) 상에 형성하게 되면, 다른 반도체 칩(미도시)들을 제 2 반도체 칩(120) 상에 적층시킬 수가 있게 된다. 즉, 제 2 플러그(128)는 3개 이상의 반도체 칩들을 적층시키기 위한 용도로 사용된다.
본 실시예에 따른 멀티-칩 패키지(100a)를 제조하는 방법은 제 2 반도체 칩(120)에 제 2 플러그(128)를 형성하는 공정이 추가된다는 점을 제외하고는 도 2 내지 도 13을 참조로 설명한 공정들, 또는 도 14 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예에 따른 멀티-칩 패키지(100a)를 제조하는 방법에 대한 설명은 생략한다.
상술한 바와 같이 본 발명에 의하면, 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면이 마주보는 상태로 본딩되므로, 제 1 및 제 2 웨이퍼들을 본딩하기 위한 접착제를 사용하지 않아도 된다. 따라서, 접착제 사용으로 인한 제 1 및 제 2 웨이퍼들 간의 전기적 절연이 방지된다. 또한, 웨이퍼들을 지지하는 공정과 웨이퍼들을 몰딩하는 공정도 생략될 수 있으므로, 멀티-칩 패키지를 간단한 공정을 통해서 단시간 내에 제조할 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 제 1 반도체 칩 112 ; 제 1 액티브 면
114 ; 제 1 본딩 패드 116 ; 제 1 플러그
120 ; 제 2 반도체 칩 122 ; 제 2 액티브 면
124 ; 제 2 본딩 패드 130 ; 제 1 스택 범프
132 ; 제 2 스택 범프 134 ; 마운트 범프

Claims (10)

  1. 제 1 액티브 면을 갖는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩의 제 1 액티브 면과 마주보도록 배치되어 상기 제 1 액티브 면과 전기적으로 연결된 제 2 액티브 면을 갖는 제 2 반도체 칩을 포함하는 멀티-칩 패키지.
  2. 제 1 항에 있어서, 상기 제 1 반도체 칩은
    상기 제 1 액티브 면에 배열된 제 1 본딩 패드; 및
    상기 제 1 본딩 패드로부터 상기 제 1 반도체 칩을 관통하도록 연장된 제 1 플러그를 포함하는 멀티-칩 패키지.
  3. 제 1 항에 있어서, 상기 제 2 반도체 칩은
    상기 제 2 액티브 면에 배열된 제 2 본딩 패드; 및
    상기 제 2 반도체 칩은 상기 제 2 본딩 패드와 전기적으로 연결된 제 2 플러그를 포함하는 멀티-칩 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 액티브 면 상에 형성된 제 1 스택 범프; 및
    상기 제 2 액티브 면 상에 형성되어 상기 제 1 스택 범프와 전기적으로 접촉하는 제 2 스택 범프를 더 포함하는 멀티-칩 패키지.
  5. 제 1 항에 있어서, 상기 플러그에 실장된 마운트 범프를 더 포함하는 멀티-칩 패키지.
  6. 제 1 항에 있어서, 상기 제 1 액티브 면과 상기 제 2 액티브 면 사이의 공간에 충진된 언더필링층을 더 포함하는 멀티-칩 패키지.
  7. 플러그를 갖는 제 1 웨이퍼의 제 1 액티브 면과 제 2 웨이퍼의 제 2 액티브 면을 전기적으로 접촉시키는 단계; 및
    상기 제 1 웨이퍼와 상기 제 2 웨이퍼를 절단하여 복수개의 멀티-칩 패키지들로 분리하는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 액티브 면과 상기 제 2 액티브 면을 전기적으로 접촉시키는 단계는
    상기 제 1 액티브 면 상에 제 1 스택 범프를 형성하는 단계;
    상기 제 2 액티브 면 상에 제 2 스택 범프를 형성하는 단계; 및
    상기 제 1 스택 범프와 상기 제 2 스택 범프를 본딩하는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 웨이퍼에 상기 제 1 액티브 면과 상기 제 2 액티브 면 사이의 공간과 연통된 충진 통로를 형성하는 단계; 및
    상기 충진 통로를 통해서 언더필링 물질을 상기 제 1 및 제 2 액티브 면들 사이의 공간 내로 주입하여, 상기 제 1 및 제 2 액티브 면들 사이의 공간을 언더필링층으로 채우는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
  10. 제 7 항에 있어서, 상기 플러그에 마운트 범프를 형성하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
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