KR20110105159A - 적층 반도체 패키지 및 그 형성방법 - Google Patents

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Abstract

적층 반도체 패키지 및 그 형성방법이 개시되어 있다. 개시된 적층 반도체 패키지는, 일면에 접속 패드가 형성된 기판과, 상기 일면에 실장되며 상기 접속 패드와 연결되는 제 1 관통 전극을 갖는 제 1 반도체 칩과, 제 2 관통 전극을 포함하며 상기 제 2 관통 전극을 통해 상호 연결되도록 적층된 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과 상기 적층 반도체 칩 모듈의 상면 및 측면을 감고 하면을 노출하도록 형성된 제 1 몰드부를 포함하며 상기 제 2 반도체 칩들 중 최하부에 위치하는 제 2 반도체 칩의 상기 제 2 관통 전극이 상기 제 1 관통 전극과 연결되도록 상기 제 1 반도체 칩 상에 실장된 반도체 패키지를 포함하는 것을 특징으로 한다.

Description

적층 반도체 패키지 및 그 형성방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD FOR FORMING THE SAME}
본 발명은 적층 반도체 패키지 및 그 형성방법에 관한 것이다.
최근, TSV(Through Silicon Via) 등의 기술이 발달하면서 동종의 반도체 칩간 적층과 함께 이종의 반도체 칩을 적층하는 제품군에 대한 개발이 진행되고 있다.
이종 칩을 적층하는 경우, 예컨데 시스템 칩 상에 여러 개의 메모리 칩들을 적층하는 경우에 얇게 가공된 메모리 칩을 취급해야 함에 따라 불량에 매우 취약하다. 불량을 줄이기 위한 방법으로 칩을 기판상에 실장하고 몰딩하여 패키지화하는 방법이 있다. 그러나, 이 경우 기판이 추가로 필요하고 각 칩을 개별적으로 몰딩해야 하므로 양산성이 떨어지고 제조 비용이 비싼 문제가 있다.
본 발명은, 양산성을 높일 수 있고 제조 비용을 낮출 수 있는 적층 반도체 패키지 및 그 형성방법을 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 일면에 접속 패드가 형성된 기판과, 상기 일면에 실장되며 상기 접속 패드와 연결되는 제 1 관통 전극을 갖는 제 1 반도체 칩과, 제 2 관통 전극을 포함하며 상기 제 2 관통 전극을 통해 상호 연결되도록 적층된 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과 상기 적층 반도체 칩 모듈의 상면 및 측면을 감고 하면을 노출하도록 형성된 제 1 몰드부를 포함하며 상기 제 2 반도체 칩들 중 최하부에 위치하는 제 2 반도체 칩의 상기 제 2 관통 전극이 상기 제 1 관통 전극과 연결되도록 상기 제 1 반도체 칩 상에 실장된 반도체 패키지를 포함하는 것을 특징으로 한다.
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 이종 칩인 것을 특징으로 한다.
상기 제 1 반도체 칩은 시스템 칩이고, 상기 제 2 반도체 칩은 메모리 칩인 것을 특징으로 한다.
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 동종 칩인 것을 특징으로 한다.
상기 제 2 관통 전극과 상기 접속 패드 사이에 개재되는 제 1 연결부재 및 상기 최하부에 위치하는 제 2 반도체 칩의 상기 제 2 관통 전극과 상기 제 1 관통 전극 사이에 개재되는 제 2 연결부재를 더 포함하는 것을 특징으로 한다.
상기 기판과 상기 제 1 반도체 칩 사이, 상기 제 1 반도체 칩과 상기 반도체 패키지 사이에 개재되는 언더필 부재를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지 형성방법은, 캐리어 상에 제 2 관통 전극이 형성된 복수개의 제 2 반도체 칩들을 상기 제 2 관통 전극이 상호 연결되도록 적층하여 복수개의 적층 반도체 칩 모듈들을 형성하는 단계와, 상기 적층 반도체 칩 모듈들을 포함한 상기 캐리어 상에 상기 적층 반도체 칩 모듈들의 상면 및 측면을 감싸는 몰드부를 형성하는 단계와, 상기 캐리어를 제거하여 몰드 재형상 웨이퍼를 형성하는 단계와, 상기 제 2 관통 전극과 대응하는 제 1 관통 전극을 갖는 제 1 반도체 칩을 상기 적층 반도체 칩 모듈의 하면에 적층하는 단계와, 상기 적층 반도체 칩 모듈들 사이의 상기 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계와, 상기 적층된 제 1 반도체 칩 및 상기 반도체 패키지를 기판상에 실장하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 이종 칩인 것을 특징으로 한다.
상기 제 1 반도체 칩은 시스템 칩이고, 상기 제 2 반도체 칩은 메모리 칩인 것을 특징으로 한다.
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 동종 칩인 것을 특징으로 한다.
상기 적층된 제 1 반도체 칩 및 상기 반도체 패키지를 기판상에 실장하는 단계 이후에, 상기 기판과 상기 제 1 반도체 칩 사이 및 상기 제 1 반도체 칩과 상기 반도체 패키지 사이에 언더필 부재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 반도체 패키지를 개별화시키는 단계는, 상기 제 1 반도체 칩을 상기 적층 반도체 칩 모듈 하면에 적층하는 단계 이전에 수행하는 것을 특징으로 한다.
본 발명에 따르면, 양산성이 향상되고 제조 비용이 절감되는 효과가 있다.
도 1은 본 발명의 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 적층 반도체 패키지 형성방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 적층 반도체 패키지는 기판(100), 제 1 반도체 칩(200) 및 반도체 패키지(300)를 포함한다. 그 외에, 제 1 몰드부(400) 및 외부접속단자(500)를 포함한다.
기판(100)은 기판 몸체(110), 접속 패드(120) 및 볼랜드(130)를 포함한다.
기판 몸체(110)는, 예를 들어 플레이트 형상을 갖는다. 플레이트 형상을 갖는 기판 몸체(110)는 상면, 상면과 대향하는 하면, 상면 및 하면을 연결하는 4개의 측면을 갖는다. 기판 몸체(110)는 복수개의 층들로 이루어진 회로 패턴 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함할 수 있다.
접속 패드(120)는 기판 몸체(110) 상면에 배치되고, 볼랜드(130)는 기판 몸체(110)의 하면에 배치된다. 접속 패드(120)와 볼랜드(130)는 기판 몸체(110)에 형성된 회로 패턴 및 비아 등을 통해 전기적으로 연결된다.
제 1 반도체 칩(200)은 기판(100) 상면에 실장된다. 제 1 반도체 칩(200)은 제 1 관통 전극(210)을 포함한다. 제 1 관통 전극(210)은 제 1 반도체 칩(200)을 관통하여 접속 패드(120)와 연결된다.
접속 패드(120)와 제 1 관통 전극(210)의 사이에는 제 1 도전성 연결부재(610)가 개재될 수 있다. 제 1 도전성 연결부재(610)는 범프(bump), 이방성 도전 필름(Anisotropy Conductive Flim, ACF), 솔더볼(sholder ball) 중 어느 하나로 형성될 수 있다. 본 실시예에서, 제 1 도전성 연결부재(610)는 범프로 형성된다.
반도체 패키지(300)는 제 1 반도체 칩(200) 상에 실장된다.
반도체 패키지(300)는 적층 칩 모듈(310) 및 제 2 몰드부(320)를 포함한다.
적층 칩 모듈(310)은 복수개의 제 2 반도체 칩(311)들을 포함한다. 본 실시예에서, 적층 칩 모듈(310)은 4개의 제 2 반도체 칩(311)들을 포함한다. 제 2 반도체 칩(311)은 제 2 관통 전극(311A) 갖는다. 복수개의 제 2 반도체 칩(311)들은 제 2 관통 전극(311A)이 상호 연결되도록 수직하게 적층된다.
제 2 반도체 칩(311)은 제 1 반도체 칩(200)과 이종(異種) 칩일 수 있다. 예컨데, 제 1 반도체 칩(200)은 시스템 칩이고, 제 2 반도체 칩(311)은 메모리 칩일 수 있다. 이와 다르게, 제 1 반도체 칩(200)과 제 2 반도체 칩(311)은 동종(同種) 칩일 수도 있다.
적층 칩 모듈(310)을 구성하는 제 2 반도체 칩(311)들 중 최하부에 위치하는 제 2 반도체 칩(311)을 관통하는 제 2 관통 전극(311A)은 제 1 반도체 칩(200)의 제 1 관통 전극(210)과 연결된다.
제 2 몰드부(320)는 적층 반도체 칩 모듈(310)의 측면 및 상면을 몰딩하고 하면을 노출하도록 형성된다. 제 2 몰드부(320)로는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 사용할 수 있다.
제 1 관통 전극(210)과 제 2 관통 전극(311A) 사이에는 제 2 도전성 연결부재(620)가 개재될 수 있다. 제 2 도전성 연결부재(620)는 범프, 이방성 도전 필름, 솔더볼 중 어느 하나로 형성될 수 있다.
그리고, 기판(100)과 제 1 반도체 칩(200) 사이, 제 1 반도체 칩(200)과 반도체 패키지(300) 사이에는 조인트부의 신뢰성을 향상시키기 위하여 언더필 부재(600)가 충진된다.
제 1 몰드부(400)는 제 1 반도체 칩(200) 및 반도체 패키지(300)를 포함한 기판(100) 상면을 몰딩한다. 제 1 몰드부(400)로는 에폭시 몰딩 컴파운드(EMC)를 사용할 수 있다.
외부접속단자(600)는 기판(100) 하면에 형성된 볼랜드(130)에 어태치된다. 외부접속단자(600)로는 솔더볼이 사용될 수 있다.
전술한 구조를 갖는 적층 반도체 패키지의 형성방법은 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 적층 반도체 패키지 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제 2 관통 전극(311A)이 형성된 복수개의 제 2 반도체 칩(311)들을 상면에 양면 접착 테이프(710)가 형성된 캐리어(700) 상에 제 2 관통 전극(311A)이 상호 연결되도록 적층하여 복수개의 적층 칩 모듈(310)들을 형성한다.
도 2b를 참조하면, 적층 칩 모듈(310)들의 상면 및 측면이 감싸지도록 적층 칩 모듈(310)들을 포함한 양면 접착 테이프(410) 상에 제 2 몰드부(320)를 형성한다.
도 2c를 참조하면, 캐리어(700) 및 양면 접착 테이프(710)을 제거하여 몰드 재형상 웨이퍼(RW)를 형성한다.
몰드 재형상 웨이퍼(RW)는 복수개의 적층 칩 모듈(310)들과, 적층 칩 모듈(310)들의 상면 및 측면을 감싸고 하면을 노출하도록 형성된 제 2 몰드부(320)를 포함한다.
도 2d를 참조하면, 적층 칩 모듈(310)의 제 2 관통 전극(311A)과 대응하는 제 1 관통 전극(210)을 갖는 제 1 반도체 칩(200)을 제 1 관통 전극(210)이 적층 칩 모듈(310)의 하면에 노출된 제 2 관통 전극(311A)이 연결되도록 재형상 웨이퍼(RW) 상에 적층한다.
이때, 제 1 관통 전극(210)과 제 2 관통 전극(311A) 사이에 제 2 도전성 연결부재(620)를 형성할 수 있다. 제 2 도전성 연결부재(620)는 범프, 이방성 도전 필름, 솔더볼 중 어느 하나로 형성될 수 있다.
제 1 반도체 칩(200)은 제 2 반도체 칩(311)과 이종 칩일 수 있다. 예컨데, 제 1 반도체 칩(200)은 시스템 칩이고, 제 2 반도체 칩(311)은 메모리 칩일 수 있다. 이와 다르게, 제 1 반도체 칩(200)과 제 2 반도체 칩(311)은 동종 칩일 수도 있다.
도 2e를 참조하면, 적층 칩 모듈(310)들 사이의 제 2 몰드부(320)를 절단하여 반도체 패키지(300)들을 개별화시킨다.
반도체 패키지(300)는 적층 칩 모듈(310) 및 적층 칩 모듈(310)의 상면 및 측면을 감싸고 하면을 노출하도록 형성된 제 2 몰드부(320)로 구성된다.
도 2f를 참조하면, 적층된 제 1 반도체 칩(200) 및 반도체 패키지(300)를 상면에 다수의 접속 패드(120)를 구비하고 하면에 볼랜드(130)가 배치되며 내부에 회로 패턴 및 비아를 갖는 기판(100) 상에 제 1 반도체 칩(200)의 제 1 관통 전극(210)이 접속 패드(120)와 연결되도록 실장한다. 이때, 접속 패드(120)와 제 1 관통 전극(210) 사이에 제 1 도전성 연결부재(610)를 형성할 수 있다. 제 1 도전성 연결부재(610)는 범프, 이방성 도전 필름, 솔더볼 중 어느 하나로 형성될 수 있다.
그런 다음, 기판(100)과 제 1 반도체 칩(200) 사이, 제 1 반도체 칩(200)과 반도체 패키지(300) 사이에 언더필 부재(600)를 형성한다.
도 1을 다시 참조하면, 제 1 반도체 칩(200) 및 반도체 패키지(300)를 포함한 기판(100) 상부면에 제 1 몰드부(400)를 형성하고, 기판(100) 하부면에 형성된 볼랜드(130)에 외부접속단자(500)를 어태치한다.
전술한 실시예에서는, 반도체 패키지(300)를 개별화시키기 전에 몰드 재형상 웨이퍼(RW) 상에 제 1 반도체 칩(200)을 적층한 경우를 설명하였으나, 이와 달리 반도체 패키지(300)를 개별화시킨 후에 반도체 패키지(300) 상에 제 1 반도체 칩(200)을 적층하는 방법도 적용 가능하다.
또한, 전술한 실시예에서는, 몰드 재형상 웨이퍼(RW) 상에 칩 레벨로 절단된 제 1 반도체 칩(200)을 적층하는 경우를 설명하였으나, 이와 달리 제 1 반도체 칩(200)을 웨이퍼 레벨로 몰드 재형상 웨이퍼(RW) 상에 적층한 후에 반도체 패키지(300)를 개별화시키기 위한 몰드 재형상 웨이퍼(RW)의 제 2 몰드부(320) 절단시 제 1 반도체 칩(200)이 형성된 웨이퍼를 함께 절단하여 반도체 패키지(300)와 함께 제 1 반도체 칩(200)을 개별화시킬 수도 있다.
이상에서 상세하게 설명한 바에 의하면, 적층된 복수개의 반도체 칩들로 이루어진 적층 반도체 칩 모듈의 상면 및 측면을 몰딩하여 재형상 웨이퍼를 형성하여 복수개의 반도체 칩들을 한꺼번에 취급할 수 있으므로, 반도체 칩을 개별적으로 취급해야 하는 종래의 방식과 비교해서 사용되는 기판의 개수 및 몰딩 공정의 회수를 감소시켜 제조 비용을 줄일 수 있고, 양산성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
200 : 제 1 반도체 칩
300 : 반도체 패키지
310 : 적층 칩 모듈
320 : 제 2 몰드부

Claims (12)

  1. 일면에 접속 패드가 형성된 기판;
    상기 일면에 실장되며 상기 접속 패드와 연결되는 제 1 관통 전극을 갖는 제 1 반도체 칩;및
    제 2 관통 전극을 포함하며 상기 제 2 관통 전극을 통해 상호 연결되도록 적층된 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과 상기 적층 반도체 칩 모듈의 상면 및 측면을 감고 하면을 노출하도록 형성된 제 1 몰드부를 포함하며 상기 제 2 반도체 칩들 중 최하부에 위치하는 제 2 반도체 칩의 상기 제 2 관통 전극이 상기 제 1 관통 전극과 연결되도록 상기 제 1 반도체 칩 상에 실장되는 반도체 패키지;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 이종 칩인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제 1 반도체 칩은 시스템 칩이고, 상기 제 2 반도체 칩은 메모리 칩인 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 동종 칩인 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제 2 관통 전극과 상기 접속 패드 사이에 개재되는 제 1 연결부재; 및
    상기 최하부에 위치하는 제 2 반도체 칩의 상기 제 2 관통 전극과 상기 제 1 관통 전극 사이에 개재되는 제 2 연결부재;
    를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1항에 있어서,
    상기 기판과 상기 제 1 반도체 칩 사이, 상기 제 1 반도체 칩과 상기 반도체 패키지 사이에 개재되는 언더필 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 캐리어 상에 제 2 관통 전극이 형성된 복수개의 제 2 반도체 칩들을 상기 제 2 관통 전극이 상호 연결되도록 적층하여 복수개의 적층 반도체 칩 모듈들을 형성하는 단계;
    상기 적층 반도체 칩 모듈들을 포함한 상기 캐리어 상에 상기 적층 반도체 칩 모듈들의 상면 및 측면을 감싸는 몰드부를 형성하는 단계;
    상기 캐리어를 제거하여 몰드 재형상 웨이퍼를 형성하는 단계;
    상기 제 2 관통 전극과 대응하는 제 1 관통 전극을 갖는 제 1 반도체 칩을 상기 적층 반도체 칩 모듈의 하면에 적층하는 단계;
    상기 적층 반도체 칩 모듈들 사이의 상기 몰드부를 절단하여 반도체 패키지를 개별화시키는 단계;및
    상기 적층된 제 1 반도체 칩 및 상기 반도체 패키지를 기판상에 실장하는 단계;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  8. 제 7항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 이종 칩인 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  9. 제 8항에 있어서,
    상기 제 1 반도체 칩은 시스템 칩이고, 상기 제 2 반도체 칩은 메모리 칩인 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  10. 제 7항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 동종 칩인 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  11. 제 7항에 있어서,
    상기 적층된 제 1 반도체 칩 및 상기 반도체 패키지를 기판상에 실장하는 단계 이후에, 상기 기판과 상기 제 1 반도체 칩 사이 및 상기 제 1 반도체 칩과 상기 반도체 패키지 사이에 언더필 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  12. 제 7항에 있어서,
    상기 반도체 패키지를 개별화시키는 단계는, 상기 제 1 반도체 칩을 상기 적층 반도체 칩 모듈 하면에 적층하는 단계 이전에 수행하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
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Cited By (7)

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Publication number Priority date Publication date Assignee Title
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US9245771B2 (en) 2013-06-21 2016-01-26 Samsung Electronics Co., Ltd. Semiconductor packages having through electrodes and methods for fabricating the same
US9412707B2 (en) 2014-06-16 2016-08-09 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package
KR20170004839A (ko) * 2015-07-02 2017-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 칩 패키지에 대한 구조물 및 형성 방법
US10177185B2 (en) 2015-05-07 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High dielectric constant dielectric layer forming method, image sensor device, and manufacturing method thereof
CN109244058A (zh) * 2018-09-19 2019-01-18 深圳铨力半导体有限公司 半导体封装结构及其制备方法
US11069657B2 (en) 2015-07-02 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245771B2 (en) 2013-06-21 2016-01-26 Samsung Electronics Co., Ltd. Semiconductor packages having through electrodes and methods for fabricating the same
KR20150089974A (ko) * 2014-01-28 2015-08-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 박형 웨이퍼 크랙을 막기 위한 구조물 및 접근
US9412662B2 (en) 2014-01-28 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and approach to prevent thin wafer crack
US9412707B2 (en) 2014-06-16 2016-08-09 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package
US10177185B2 (en) 2015-05-07 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High dielectric constant dielectric layer forming method, image sensor device, and manufacturing method thereof
KR20170004839A (ko) * 2015-07-02 2017-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 칩 패키지에 대한 구조물 및 형성 방법
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