KR101185457B1 - 적층형 반도체 패키지 및 그 제조 방법 - Google Patents

적층형 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기판의 양면에 반도체 칩을 탑재하여 몰딩시킨 양면 몰딩 구조로 제작하여, 공정 비용 및 패키지의 두께를 줄일 수 있도록 한 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 기판의 일면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제1반도체 칩들과; 각 제1반도체 칩들과 기판의 일면에 노출된 전도성패턴 간에 연결되는 제1 도전성 와이어와; 기판의 타면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제2반도체 칩들과; 각 제2반도체 칩들과 기판의 타면에 노출된 전도성패턴 간에 연결되는 제2도전성 와이어와; 기판의 일면에 몰딩되어, 제1반도체 칩 및 제1와이어들을 감싸는 제1몰딩 컴파운드 수지와; 기판의 일면에 형성된 전도성패턴과 도전 가능하도록 제1몰딩 컴파운드 수지에 형성되는 제1관통 몰드 비아와; 기판의 타면에 몰딩되어, 제2반도체 칩과 제2와이어들을 감싸는 제2몰딩 컴파운드 수지와; 기판의 타면에 형성된 전도성패턴과 도전 가능하도록 제2몰딩 컴파운드 수지에 형성되는 제2관통 몰드 비아; 를 포함하여 구성된 것을 특징으로 하는 적층형 반도체 패키지 및 그 제조 방법을 제공한다.

Description

적층형 반도체 패키지 및 그 제조 방법{Semiconductor package for stack and method for manufacturing the same}
본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기판의 양면에 반도체 칩을 탑재하여 몰딩시킨 양면 몰딩 구조로 제작하여, 공정 비용 및 패키지의 두께를 줄일 수 있도록 한 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
여러개의 반도체 칩을 적층하여 데이터 저장 용량을 향상시키는 동시에 데이터 처리 속도를 향상시킬 수 있는 다양한 구조의 메모리 반도체 패키지가 출시되고 있으며, 그 일례를 첨부한 도 5 내지 도 7을 참조로 설명하면 다음과 같다.
인쇄회로기판(10, 이하 기판이라 칭함)의 상면 중앙쪽에 구획된 칩 부착영역에 여러개의 반도체 칩(12)이 교번으로 적층 부착된다.
또한, 각 반도체 칩(12)이 순차적으로 적층 부착될 때, 도전성 와이어(16)를 연결하는 와이어 본딩 공정이 진행되는 바, 도전성 와이어(16)의 일끝단은 각 반도체 칩(12)의 본딩패드에 1차 본딩(볼 본딩)되고, 타끝단은 기판의 상면에 노출되어 있는 전도성패턴에 2차 본딩(스티치 본딩)된다.
이어서, 각 반도체 칩(12)과 도전성 와이어(16)를 포함하는 기판(10)의 상면을 몰딩 컴파운드 수지(18)로 몰딩하는 공정이 진행되어, 각 반도체 칩(12)과 도전성 와이어(16)들이 몰딩 컴파운드 수지(18)에 의하여 감싸여지며 보호되는 상태가 된다.
다음으로, 상기 몰딩 컴파운드 수지의 상면에서 기판의 전도성패턴이 노출될 때까지 레이저 가공 공정에 의한 관통 몰드 비아(TMV: Through Mold Via)가 형성되고, 이 관통 몰드 비아(20)내에는 전도성 충진재가 충진된다.
최종적으로, 상기 기판(10)의 저면을 통해 노출되어 있는 볼랜드(22)에 입출력단자 역할을 하는 솔더볼(24)을 융착시킴으로써, 첨부한 도 4에서 보는 바와 같이 적층을 위한 반도체 패키지로 완성된다.
이렇게 완성된 반도체 패키지를 첨부한 도 6에서 보듯이, 메모리 칩의 용량을 증대시키기 위해 상하로 적층시킬 수 있으며, 상부 패키지의 솔더볼(24)을 하부 패키지의 관통 몰드 비아(20)와 연결되도록 함으로써, 상부 패키지 및 하부 패키지가 전기적 신호 교환 가능하게 적층된다.
또한, 첨부한 도 7에서 보듯이, 메모리 칩의 용량을 보다 증대시키기 위하여 4개 이상의 반도체 패키지를 동일한 방식으로 적층시킬 수 있다.
그러나, 종래의 반도체 패키지는 각 반도체 패키지마다 한 개의 기판이 필수적으로 포함됨에 따라, 그 적층 두께가 과도하게 증가하는 단점이 있고, 그에 따라 제조 비용이 많이 드는 단점이 있었다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 단일 기판의 양면에 여러개의 반도체 칩을 적층 부착하고, 각 칩을 기판과 와이어 본딩한 후, 기판의 양면을 모두 몰딩 컴파운드 수지로 몰딩함으로써, 반도체 칩의 실장 갯수를 늘려 메모리 칩의 용량을 크게 증대시킬 수 있고, 기존 적층된 패키지 대비 그 두께를 현격하게 줄일 수 있도록 한 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 기판의 일면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제1반도체 칩들과; 각 제1반도체 칩들과 기판의 일면에 노출된 전도성패턴 간에 연결되는 제1 도전성 와이어와; 기판의 타면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제2반도체 칩들과; 각 제2반도체 칩들과 기판의 타면에 노출된 전도성패턴 간에 연결되는 제2도전성 와이어와; 기판의 일면에 몰딩되어, 제1반도체 칩 및 제1와이어들을 감싸는 제1몰딩 컴파운드 수지와; 기판의 일면에 형성된 전도성패턴과 도전 가능하도록 제1몰딩 컴파운드 수지에 형성되는 제1관통 몰드 비아와; 기판의 타면에 몰딩되어, 제2반도체 칩과 제2와이어들을 감싸는 제2몰딩 컴파운드 수지와; 기판의 타면에 형성된 전도성패턴과 도전 가능하도록 제2몰딩 컴파운드 수지에 형성되는 제2관통 몰드 비아; 를 포함하여 구성된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 기판의 일면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제1반도체 칩들과; 각 제1반도체 칩들과 기판의 일면에 노출된 전도성패턴 간에 연결되는 제1도전성 와이어와; 기판의 타면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제2반도체 칩들과; 각 제2반도체 칩들과 기판의 타면에 노출된 전도성패턴 간에 연결되는 제2도전성 와이어와; 기판의 일면에 몰딩되어, 제1반도체 칩 및 제1도전성 와이어들을 감싸는 제1몰딩 컴파운드 수지와; 기판의 일면에 형성된 전도성패턴과 도전 가능하도록 제1몰딩 컴파운드 수지에 형성되는 제1관통 몰드 비아와; 기판의 타면에 몰딩되어, 제2반도체 칩과 제2도전성 와이어들을 감싸는 제2몰딩 컴파운드 수지와; 기판의 타면에 형성된 전도성패턴과 도전 가능하도록 제2몰딩 컴파운드 수지에 형성되는 제2관통 몰드 비아; 를 포함하여 구성된 것을 특징으로 하는 적층형 반도체 패키지 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 하나의 기판의 일면에 여러개의 반도체 칩을 적층 부착하는 동시에 각 칩과 기판을 와이어로 본딩하여 몰딩하고, 기판의 타면에도 여러개의 반도체 칩을 적층 부착하는 동시에 각 칩과 기판을 와이어로 본딩하여 몰딩함으로써, 반도체 칩의 실장 갯수를 늘려 메모리 칩의 용량을 크게 증대시킬 수 있을 뿐만 아니라, 기존 적층된 패키지 대비 그 두께를 현격하게 줄일 수 있으므로, 경박단소화를 실현할 수 있다.
특히, 기존에 두 개의 기판을 이용하여 적층된 패키지 대비, 하나의 기판만을 이용하여 동수의 칩을 적층할 수 있으므로, 고가의 기판 사용을 감소시켜 제조 원가를 절감할 수 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지를 나타내는 단면도,
도 2는 도 1의 반도체 패키지를 상하로 적층시킨 상태를 나타내는 단면도,
도 3은 본 발명의 패키지와 기존의 패키지 간의 높이 차를 비교한 단면도,
도 4는 본 발명에 따른 적층형 반도체 패키지의 다른 예를 나타낸 단면도,
도 5는 종래의 반도체 패키지를 나타내는 단면도,
도 6은 종래의 반도체 패키지를 상하로 적층시킨 상태를 나타내는 단면도,
도 7은 종래의 반도체 패키지를 4개 적층시킨 것을 보여주는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 하나의 기판의 일면에 여러개의 반도체 칩을 적층 부착하는 동시에 기판의 타면에도 여러개의 반도체 칩을 적층 부착한 후, 양면 몰딩을 실시함으로써, 반도체 칩의 실장 갯수를 늘려 메모리 칩의 용량을 크게 증대시킬 수 있을 뿐만 아니라, 기존 적층된 패키지 대비 그 두께를 현격하게 줄일 수 있도록 한 점에 주안점이 있다.
도 1에서 보듯이, 먼저 기판(10)의 일면에 구획된 칩부착 영역에 다수개의 제1반도체 칩(12a)들이 교번으로 적층되며 부착된다.
즉, 다수개의 제1반도체 칩(12a)들을 적층 부착할 때, 각 제1반도체 칩(12a)의 본딩패드에 도전성 와이어의 일끝단이 1차로 본딩되면서 위쪽으로 루프 하이트(loop hight)를 형성할 때, 그 공간을 확보할 수 있도록 각 제1반도체 칩(12a)의 테두리 부분이 서로 엇갈리게 배열되도록 한다.
이어서, 각 제1반도체 칩(12a)들의 본딩패드와 기판(10)의 일면에 노출된 전도성패턴 간을 제1도전성 와이어(16a)로 연결하는 와이어 본딩 공정이 진행된다.
보다 상세하게는, 상기와 같이 와이어 본딩 공간이 확보된 각 제1반도체 칩(12a)의 본딩패드에 제1도전성 와이어(16a)의 일끝단이 1차 본딩(볼 본딩)되는 동시에 기판(10)의 전도성패턴에 제1도전성 와이어(16a)의 타끝단이 2차 본딩(스티치 본딩)되어진다.
다음으로, 상기 제1반도체 칩(12a)들과 제1도전성 와이어(16a) 등을 외부로부터 보호하기 위하여 기판(10)의 일면을 제1몰딩 컴파운드 수지(18a)로 몰딩하여,제1반도체 칩(12a)과 제1도전성 와이어(16a)가 감싸여지는 상태가 되도록 한다.
이어서, 상기 제1몰딩 컴파운드 수지(18a)의 상면에서 그 테두리 부분에 레이저 가공을 이용하여 홈을 파내되, 기판(10)의 상면 테두리 부분에 노출된 전도성패턴이 노출될 때까지 파낸 다음, 그 내부에 전도성 충진재를 충진시켜서 제1관통 몰드 비아(20a)를 형성하게 된다.
이렇게 기판(10)의 일면에 제1반도체 칩(12a)들을 적층 부착하고, 제1도전성 와이어(16a)를 연결하며, 또한 제1몰딩 컴파운드 수지(18a)를 몰딩하고, 제1관통 몰드 비아(20a)를 형성한 다음, 기판(10)을 뒤집어서 기판(10)의 타면에 제2반도체 칩(12b)들을 적층 부착하고, 제2도전성 와이어(16b)를 연결하며, 또한 제2몰딩 컴파운드 수지(18b)를 몰딩하고, 제2관통 몰드 비아(20b)를 형성하는 공정이 동일하게 순차 진행된다.
즉, 기판(10)의 타면에 구획된 칩부착 영역에 다수개의 제2반도체 칩(12b)들을 교번 배열로 적층 부착하는 단계와, 각 제2반도체 칩(12b)의 본딩패드와 기판(10)의 타면에 형성된 전도성패턴 간을 제2도전성 와이어(16b)로 연결하는 단계와, 제2반도체 칩(12b)과 제2도전성 와이어(16b)들을 감싸도록 기판(10)의 타면을 제2몰딩 컴파운드 수지(18b)로 몰딩하는 단계와, 기판(10)의 타면 테두리에 형성된 전도성패턴과 도전되도록 제2몰딩 컴파운드 수지(18b)에 제2관통 몰드 비아(20b)를 형성하는 단계가 순차적으로 진행됨으로써, 도 1에 도시된 바와 같은 본 발명의 반도체 패키지가 완성된다.
본 발명에 따르면, 상기와 같은 제조된 본 발명의 반도체 패키지를 상하로 2개 또는 그 이상 적층시킬 수 있다.
도 2에 보듯이, 하나의 반도체 패키지에 형성된 제1관통 몰드 비아(20a)와, 적층 대상의 다른 반도체 패키지에 형성된 제2관통 몰드 비아(20b)를 전도성 솔더와 같은 도전수단(26)을 매개로 연결시키며 적층시키거나, 또는 하나의 반도체 패키지에 형성된 제2관통 몰드 비아(20b)와, 적층 대상의 다른 반도체 패키지에 형성된 제1관통 몰드 비아(20b)를 전도성 솔더와 같은 도전수단(26)을 매개로 연결시키며 적층시킴으로써, 2개 이상의 패키지가 상하로 적층될 수 있다.
본 발명에 따른 반도체 패키지에 적용되는 각 반도체 칩들은 반도체를 이용하여 정보를 저장하는 솔리드 스테이트 드라이브(Solid-state Drive)에 사용되는 메모리 칩으로 채택된 것으로서, 상기와 같이 기판(10)을 중심으로 그 양면에 여러개의 칩들을 적층 부착하는 동시에 패키지 자체를 더 적층함에 따라 메모리 칩의 용량을 크게 증대시킬 수 있다.
특히, 첨부한 도 3에서 보는 바와 같이 기존의 반도체 패키지(적층 후)와 본 발명의 반도체 패키지(적층 전)를 비교해 보면, 2개 이상의 기판을 이용하여 여러개의 칩들을 각각 적층 부착시킨 기존의 반도체 패키지에 비하여, 하나의 기판을 이용하여 그 양면에 기존과 동일한 갯수의 칩들을 적층시킨 본 발명의 반도체 패키지 두께가 보다 얇게 제작되어 경박단소화를 실현할 수 있다.
또한, 본 발명의 반도체 패키지는 하나의 기판만을 사용함에 따라, 고가의 기판 사용을 줄일 수 있고, 그에 따라 제조 원가를 절감할 수 있다.
한편, 첨부한 도 4에 도시된 바와 같이 반도체 칩을 적층할 때, 와이어 본딩이 아닌 관통 실리콘 비아(28, TSV: Through Silicon Via)를 이용하여 전기적 신호 교환 가능하게 적층하거나, 플립칩(30, Flip Chip) 또는 컵(Cup)을 이용하여 적층하여, 상기와 같은 본 발명의 적층형 패키지를 구성할 수 있음은 물론이다.
10 : 기판 12 : 반도체 칩
12a : 제1반도체 칩 12b : 제2반도체 칩
16 : 도전성 와이어 16a : 제1도전성 와이어
16b : 제2도전성 와이어 18 : 몰딩 컴파운드 수지
18a : 제1몰딩 컴파운드 수지 18b : 제2몰딩 컴파운드 수지
20 : 관통 몰드 비아 20a : 제1관통 몰드 비아
20b : 제2관통 몰드 비아 22 : 볼랜드
24 : 솔더볼 26 : 도전수단
28 : TSV 30 : 플립칩

Claims (7)

  1. 기판(10)의 일면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제1반도체 칩(12a)들과;
    각 제1반도체 칩(12a)들과 기판(10)의 일면에 노출된 전도성패턴 간에 연결되는 제1도전성 와이어(16a)와;
    기판(10)의 타면에 구획된 칩부착 영역에 적층 부착되는 다수개의 제2반도체 칩(12b)들과;
    각 제2반도체 칩(12b)들과 기판(10)의 타면에 노출된 전도성패턴 간에 연결되는 제2도전성 와이어(16b)와;
    기판(10)의 일면에 몰딩되어, 제1반도체 칩(12a) 및 제1도전성 와이어(16a)들을 감싸는 제1몰딩 컴파운드 수지(18a)와;
    기판(10)의 일면에 형성된 전도성패턴과 도전 가능하도록 제1몰딩 컴파운드 수지(18a)에 형성되는 제1관통 몰드 비아(20a)와;
    기판(10)의 타면에 몰딩되어, 제2반도체 칩(12b)과 제2도전성 와이어(16b)들을 감싸는 제2몰딩 컴파운드 수지(18b);
    기판(10)의 타면에 형성된 전도성패턴과 도전 가능하도록 제2몰딩 컴파운드 수지(18b)에 형성되는 제2관통 몰드 비아(20b);
    를 포함하여 구성되고,
    상기 제1관통 몰드 비아(20a)를 적층 대상의 패키지에 형성된 제2관통 몰드 비아(20b)와 도전수단을 매개로 연결시키거나, 상기 제2관통 몰드 비아(20b)를 적층 대상의 패키지에 형성된 제1관통 몰드 비아(20b)와 도전수단(26)을 매개로 연결시켜서, 2개 이상의 패키지가 상하로 적층되도록 한 것을 특징으로 하는 적층형 반도체 패키지.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 도전수단(26)은 전도성 솔더인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제1 및 제2반도체 칩(12a,12b)을 솔리드 스테이트 드라이브에 사용되는 메모리 칩 인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 기판(10)의 일면에 구획된 칩부착 영역에 다수개의 제1반도체 칩(12a)들을 차례로 적층 부착하는 단계와;
    각 제1반도체 칩(12a)의 본딩패드와 기판(10)의 일면에 형성된 전도성패턴 간을 제1도전성 와이어(16a)로 연결하는 단계와;
    제1반도체 칩(12a) 및 제1도전성 와이어(16a)들을 감싸도록 기판(10)의 일면을 제1몰딩 컴파운드 수지(18a)로 몰딩하는 단계와;
    기판(10)의 일면에 형성된 전도성패턴과 도전되는 제1관통 몰드 비아(20a)를 제1몰딩 컴파운드 수지(18a)에 형성하는 단계와;
    상기 기판(10)을 뒤집은 후, 기판(10)의 타면에 구획된 칩부착 영역에 다수개의 제2반도체 칩(12b)들을 차례로 적층 부착하는 단계와;
    각 제2반도체 칩(12b)의 본딩패드와 기판(10)의 타면에 형성된 전도성패턴 간을 제2도전성 와이어(16b)로 연결하는 단계와;
    제2반도체 칩(12b)과 제2도전성 와이어(16b)들을 감싸도록 기판(10)의 타면을 제2몰딩 컴파운드 수지(18b)로 몰딩하는 단계와;
    기판(10)의 타면에 형성된 전도성패턴과 도전되는 제2관통 몰드 비아(20b)를 제2몰딩 컴파운드 수지(18b)에 형성하는 단계;
    를 통하여 제조된 패키지를 2개 이상 적층시킬 수 있도록 상기 제1관통 몰드 비아(20a)를 적층 대상의 패키지에 형성된 제2관통 몰드 비아(20b)와 도전수단을 매개로 연결시키거나, 상기 제2관통 몰드 비아(20b)를 적층 대상의 패키지에 형성된 제1관통 몰드 비아(20b)와 도전수단(26)을 매개로 연결시키는 단계가 더 진행되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
  6. 삭제
  7. 청구항 5에 있어서,
    상기 제1반도체 칩(12a)들과, 제2반도체 칩(12b)들은 적층 부착할 때, 그 테두리 부분이 서로 엇갈리게 배열되도록 한 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
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