KR20140139897A - 반도체 패키지 - Google Patents

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KR20140139897A
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chip
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semiconductor
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정태성
장민석
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삼성전기주식회사
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Abstract

본 발명의 반도체 패키지는 베이스 기판, 상기 베이스 기판의 상면에 실장되며, 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지, 상기 베이스 기판의 배면에 페이스 업(face-up)으로 실장되는 반도체 칩, 상기 멀티칩 패키지를 밀봉하는 제 1 몰딩부 및 상기 제 3 반도체 칩을 밀봉하는 제 2 몰딩부를 포함한다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package) 및 POP(Package on Package) 등과 같은 방식을 사용하는 추세이다. 이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 다이의 수가 증가되고 있으나 반도체 다이를 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서 패키지 전체의 두께는 축소될 것이 요구되고 있다.
이에 대한 해결책으로서 하부에 적층되는 패키지의 경우 배선기판(PCB) 내부에 반도체 다이를 내장하는 임베디드(embedded) PCB가 등장하게 되었는데, 이는 적층되는 반도체 다이를 배선기판 내부에 내장함으로써 그에 대응하는 적층 두께를 감소시키므로 전제 패키지의 두께를 감소시킬 수 있다. 또한, 반도체 다이가 배선기판 내부에 내장됨으로써 해당 반도체에 대한 배선이 배선기판의 내부배선으로 대체될 수 있어 전체적인 배선이 단순화되고 짧아짐으로써 제품 성능이 향상될 수 있다.
또한, 스마트 폰이나 타블렛 같은 모바일 제품에 채용되는 디바이스의 패키징에 대해서는 계속해서 소형화, 고성능화가 요구되고 있는바, 상기 패키징을 소형화함으로써 동일한 공간내 더 많은 기능을 부가하거나 또는 남은 공간에 가능한 배터리 용량을 키우려는 연구가 진행중이다. 특히, 메인 부품이 아닌 부가기능을 가지는 부품들에서는 소형화에 대한 요구가 더욱 강해지고 있다.
그리고, 선행기술문헌에 기재된 특허문헌에 개시된 바와 같이, 종래에는 멀티칩 SIP(single chip package)형태의 반도체 패키징 기술을 사용함에 따라, 반도체 칩등을 실장함에 있어서, 넓은 패키지 면적을 필요로 하게되고, 이러한 패키징 형태는 경박단소화 추세로 가고 있는 모바일 제품에 적용하기에는 상대적으로 전체 패키지 사이즈가 적합하지 않았으며, 상기 패키지의 사이즈 크기에 따른 패키지 뒤틀림(warpage)이 발생하는 문제가 있었다.
2010-0045193KR
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로, 베이스 기판의 상면 및 배면에 반도체 칩을 실장하는 방식을 통해, 전체 패키지의 사이즈를 감소시킴으로써, 반도체 패키지가 사용되는 모바일 제품을 경박단소화할 수 있는 반도체 패키지를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판의 상면에 실장되며, 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지, 상기 베이스 기판의 배면에 페이스 업(face-up)으로 실장되는 반도체 칩, 상기 멀티칩 패키지를 밀봉하는 제 1 몰딩부 및 상기 반도체 칩을 밀봉하는 제 2 몰딩부를 포함한다.
또한, 상기 멀티칩 패키지는 상기 베이스 기판의 상면에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩 과 상기 제 1 반도체 칩 상에 페이스업(face - up)으로 적층되는 제 2 반도체 칩을 포함한다.
또한, 상기 반도체 칩은 상기 베이스 기판의 배면에 플립칩 본딩(flip- chip bonding)되는 것을 특징으로 한다.
또한, 상기 제 1 몰딩부의 두께(h1) 와 상기 제 2 몰딩부의 두께(h2)의 비(h1 : h2)는 1 : 0.8 내지 1 인 것을 특징으로 한다.
또한, 상기 제 2 몰딩부의 양측면에 형성되며, 상기 베이스 기판 과 외부단자에 전기적으로 연결되는 관통비아를 더 포함한다.
또한, 상기 관통비아의 직경은 0.2 mm 이상 1.0 mm 이하 인 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은 베이스 기판의 상면에 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지 를 실장하고, 상기 베이스 기판의 하면에 반도체 칩을 실장하는 반도체 칩 실장단계, 상기 멀티칩 패키지를 밀봉하는 제 1 몰딩부 와 상기 반도체 칩을 밀봉하는 제 2 몰딩부를 형성하는 몰딩부 형성단계 및 상기 제 2 몰딩부의 양측면에 상기 베이스 기판에 전기적으로 연결되도록 관통비아를 형성하는 관통비아 형성단계를 포함한다.
또한, 상기 반도체 칩 실장단계는 상기 멀티칩 패키지가 상기 베이스 기판에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩 과 상기 제 1 반도체 칩 상에 페이스 업(face-up)으로 적층되는 제 2 반도체 칩을 포함한다.
또한, 상기 반도체 칩 실장단계는 상기 반도체 칩이 상기 베이스 기판의 배면에 플립칩 본딩(flip- chip bonding)되는 것을 특징으로 한다.
또한, 상기 몰딩부 형성단계는 상기 제 1 몰딩부의 두께(h1) 와 상기 제 2 몰딩부의 두께(h2)의 비(h1 : h2)가 1 : 0.8 내지 1 인 것을 특징으로 한다.
또한, 상기 관통비아 형성단계는 상기 관통비아의 직경이 0.2 mm 이상 1.0 이하 인 것을 특징으로 한다.
본 발명에 따르면, 베이스 기판의 일면에 반도체 칩등을 실장하는 SIP( single line in package)방식이 아닌 상기 베이스 기판의 상면 및 배면에 반도체 칩을 실장하는 방식을 통해, 전체 패키지의 사이즈를 감소시킴으로써, 반도체 패키지가 사용되는 모바일 제품을 경박단소화할 수 있다.
또한, 베이스 기판의 상면 과 배면에 실장된 반도체 칩등을 밀봉하도록 제 1 및 2 몰딩부를 형성하는 구조에 있어서, 상기 제 1 및 2 몰딩부의 두께 및 재료의 선택가능성을 통해, 반도체 패키지의 뒤틀림(warpage)를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도 이다.
도 3a 내지 3c 는 본 발명의 실싱시예에 따른 반도체 패키지의 제조방법을 나타낸 도면이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 1 및 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 패키지(10)는 베이스 기판(100), 멀티칩 패키지(200), 반도체 칩(130) , 제 1 몰딩부(150) 및 제 2 몰딩부(160)를 포함한다.
베이스 기판(100)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지(프리프레그, ABF(Ajinomoto Build up Film), FR-4 또는 BT(Bismaleimide Triazine) 등의 에폭시계 수지)일 수 있으나, 이에 한정되는 것은 아니며, 베이스기판(100)으로서, 동박적층판(CCL)을 이용하는 것도 가능하다.
그리고, 베이스 기판(100)의 상면에는 멀티칩 패키지(200)와 플립칩 본딩(flip -chip bon ding)방식 및 본딩 와이어(122)를 통해 전기적으로 연결되는 제 1 배선단자(101)가 형성되며, 베이스 기판(100)의 하면에는 반도체 칩(130)과 플립칩 본딩(flip -chip bon ding)방식을 통해 전기적으로 연결되는 제 2 배선단자(102)가 형성된다. 여기에서 제 1 및 2 배선단자(101,102)는 비아(103)를 통하여 상호 전기적으로 연결된다.
또한, 베이스 기판(100)의 양면에는 수동소자(140)가 실장되며, 이러한 수동소자(140)는 멀티칩 패키지(200) 와 반도체 칩(100)과 관련된 저항(R), 인덕터(L), 커패시터(C) 일 수 있다.
멀티칩 패키지(200)는 베이스 기판(100)의 상면에 실장되며, 적어도 하나의 반도체 칩을 포함한다. 여기에서 멀티칩 패키지(200)는 베이스 기판(100)의 상면에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩(110) 과 제 1 반도체 칩(110) 상에 페이스 업(face-up)으로 적층되는 제 2 반도체 칩(120)을 포함한다.
즉, 제 1 반도체 칩(110)은 제 1 솔더볼(111)을 통해 베이스 기판(100)에 전기적으로 연결되며, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 상에 페이스 업(face-up) 형태로 적층되고, 칩패드(121) 및 본딩와이어(122)를 통하여, 제 1 배선단자(101)에 전기적으로 연결된다.
또한, 제 2 반도체 칩(120)의 하면에는 액상 또는 필름 형태로 이루어진 접착층이 형성되어, 제 1 반도체 칩(110)의 상면에 접착되며, 제 1 및 2 반도체 칩(110,120)은 AP(application processor)와 관련된 소자로서, Mobile 용 CPU(central processing unit) 또는 GPU(graphics processing unit)로 구성될 있다.
반도체 칩(130)은 베이스 기판(100)의 배면에 페이스 업(face-up)으로 실장되며, 플립칩 본딩(flip -chip bon ding)방식을 통해 솔더볼(131)은 제 2 배선단자(102)와 전기적으로 연결된다. 여기에서 반도체 칩(130)은 Memory 디바이스와 관련된 소자로서 DDR 또는 DDR2 RAM 으로 구성될 수 있으며, 바람직하게는 차세대 모바일용 DRAM으로서, 저전력을 소비하며, Mobile CPU 또는 GPU에 원할한 DATA를 공급할 수 있는 WIDE I/O RAM일 수 있다.
제 1 및 2 몰딩부(150,160)는 외부 충격으로 부터 베이스 기판(100)의 양면에 각각 실장된 멀티칩 패키지(200) 및 반도체 칩(130)등을 보호하기 위해, 멀티칩 패키지(200) 와 반도체 칩(130)등을 밀봉할 수 있도록 형성될 수 있다.
여기에서 , 제 1 및 2 몰딩부(150,160)는 반도체 칩등이 실장된 베이스 기판(100)을 몰딩 금형(미도시)안에 투입한 후, 금형게이트를 통하여, 에폭시(epoxy)류의 몰딩 수지를 주입함으로써 이루어지는 트랜스퍼 몰딩(transfer molding)공정을 통해 형성될 수 있으며, 상기 몰딩 공정을 통해 반도체 칩등과 베이스 기판사이의 솔더 접합 신뢰성이 향상될 수 있다. 또한, 제 1 및 2 몰딩부(150,160)를 형성하는 방법 및 재질 역시 당업자에 의해 이미 공지된 기술을 적용하여 변경될 수 있다.
또한, 바람직하게는 제 1 및 2 몰딩부(150,160)는 제 1 몰딩부(150)의 두께(h1) 와 제 2 몰딩부(160)의 두께(h2)의 비(h1 : h2 )가 1 : 0.8 내지 1 이 되도록 형성될 수 있다. 즉, 제 1 및 2 몰딩부(150,160)의 두께의 차를 제 1 몰딩부(150)의 두께(h1 )의 20% 이내로 함으로써, 반도체 패키지(10)의 사이즈 및 뒤틀림(warpage) 현상을 개선할 수 있다.
관통비아(170)는 제 2 배선단자(102) 와 전기적으로 연결되도록 베이스 기판(100)의 배면에 형성된 제 2 몰딩부(160)의 양측면에 형성되며, 관통비아(170) 내부는 도전성 페이스트, 금속도금(Metal plating) 또는 메탈 볼 어태치(metal ball attach)를 포함한 도전성 금속물질로 충전될 수 있다.
즉, 관통비아(170)는 베이스 기판(100)의 배면에 형성된 제 2 배선단자(102) 및 제 2 몰드부(160)의 양측면에 형성된 외부단자(180)와 전기적으로 연결되도록 형성됨으로써, 제 2 배선단자(102)가 관통비아(170)를 통해 외부와 전기적으로 접속이 될 수 있다.
또한, 도 1에 도시된 바와 같이, 관통비아(170)는 제 2 솔더볼(190)을 통해 외부와 연결될 수 있지만 (BGA 타입), 도 2에 도시된 바와 같이, 외부단자(180)을 통해 외부와 연결될 수 있다 (LGA 타입).
그리고, 관통비아(170)는 직경(a)이 0.2 mm 이상 1.0 mm 이하의 범위내에서 형성됨으로써, 반도체 패키지(10)의 측면 사이즈를 감소시킬 수 있고, 이로인해, 전체 패키지의 경박단소화를 실현할 수 있다.
상기에서 살펴본 바와 같이, 반도체 패키지는 베이스 기판의 일면에 반도체 칩등을 실장하는 SIP( single line in package)방식이 아닌 상기 베이스 기판의 상면 및 배면에 반도체 칩을 실장하는 방식을 통해, 전체 패키지의 사이즈를 감소시킴으로써, 반도체 패키지가 사용되는 모바일 제품을 경박단소화할 수 있다.
또한, 베이스 기판의 상면 과 배면에 실장된 반도체 칩등을 밀봉하도록 제 1 및 2 몰딩부를 형성하는 구조에 있어서, 상기 제 1 및 2 몰딩부의 두께 및 재료의 선택가능성을 통해, 반도체 패키지의 뒤틀림(warpage)를 개선할 수 있다.
도 3a 내지 3c 는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타낸 도면이며, 이하, 반도체 패키지의 제조방법에 관하여 설명한다.
도 3a에 도시된 바와 같이, 반도체 칩 실장단계에서는 베이스 기판(100)의 상면 및 배면에 각각 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지(200) 와 반도체 칩(130)을 실장하며, 멀티칩 패키지(200)는 베이스 기판(100)에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩(110) 과 상기 제 1 반도체 칩(110) 상에 페이스 업(face-up)으로 적층되는 제 2 반도체 칩(120)으로 구성될 수 있고, 반도체 칩(130)은 베이스 기판(100)의 배면에 솔더볼(131)을 통해 플립칩 본딩(flip- chip bonding)된다.
도 3b에 도시된 바와 같이, 몰딩부 형성단계에서는 베이스 기판(100)의 양면에 각각 실장된 멀티칩 패키지(200) 와 반도체 칩(130)을 밀봉하도록 제 1 몰딩부(150) 및 제 2 몰딩부(160)를 형성한다. 여기에서, 제 1 및 2 몰딩부(150,160)는 반도체 칩등이 실장된 베이스 기판(100)을 몰딩 금형(미도시)안에 투입한 후, 금형게이트를 통하여, 에폭시(epoxy)류의 몰딩 수지를 주입함으로써 이루어지는 트랜스퍼 몰딩(transfer molding)공정을 통해 형성될 수 있으며, 제 1 및 2 몰딩부(150,160)를 형성하는 방법 및 재질 역시 당업자에 의해 이미 공지된 기술을 적용하여 변경될 수 있다.
또한, 바람직하게 제 1 및 2 몰딩부(150,160)는 제 1 몰딩부(150)의 두께(h1) 와 제 2 몰딩부(160)의 두께(h2)의 비(h1 : h2 )가 1 : 0.8 내지 1 이 되도록 형성될 수 있다.
도 3c에 도시된 바와 같이, 관통비아 형성단계에서는 베이스 기판(100)의 배면에 형성된 제 1 몰딩부(150)의 양측면에 제 2 배선전극(102)에 전기적으로 연결되도록 관통비아(170)를 형성하며, 관통비아(170) 내부는 도전성 페이스트, 금속도금(Metal plating) 또는 메탈 볼 어태치(metal ball attach)를 포함한 도전성 금속물질로 충전될 수 있다.
여기에서, 관통비아(170)는 직경(a)이 0.2 mm 이상 1.0 mm 이하의 범위내에서 형성됨으로써, 반도체 패키지(10)의 측면 사이즈를 감소시킬 수 있고, 이로인해, 전체 패키지의 전체적인 경박단소화를 실현할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10 : 반도체 패키지
100 : 베이스 기판 101 : 제 1 배선단자
102 : 제 2 배선단자 103 : 비아
110 : 제 1 반도체 칩 111 : 제 1 솔더볼
112 : 접착층 120 : 제 2 반도체 칩
121 : 칩패드 122 : 본딩와이어
130 : 반도체 칩 131 : 솔더볼
140 : 수동소자 150 : 제 1 몰딩부
160 : 제 2 몰딩부 170 : 관통비아
180 : 외부단자 190 : 제 2 솔더볼
200 : 멀티칩 패키지 a : 관통비아의 직경

Claims (11)

  1. 베이스 기판;
    상기 베이스 기판의 상면에 실장되며, 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지;
    상기 베이스 기판의 배면에 페이스 업(face-up)으로 실장되는 반도체 칩;
    상기 멀티칩 패키지를 밀봉하는 제 1 몰딩부; 및
    상기 반도체 칩을 밀봉하는 제 2 몰딩부를
    포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 멀티칩 패키지는
    상기 베이스 기판의 상면에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩 과
    상기 제 1 반도체 칩 상에 페이스 업(face-up)으로 적층되는 제 2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 반도체 칩은
    상기 베이스 기판의 배면에 플립칩 본딩(flip- chip bonding)되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제 1 몰딩부의 두께(h1) 와 상기 제 2 몰딩부의 두께(h2)의 비(h1 : h2)는 1 : 0.8 내지 1 인 것을 특징으로 하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 제 2 몰딩부의 양측면에 형성되며, 상기 베이스 기판 과 외부단자에 전기적으로 연결되는 관통비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 관통비아의 직경은 0.2 mm 이상 1.0 mm 이하 인 것을 특징으로 하는 반도체 패키지.
  7. 베이스 기판의 상면에 적어도 하나의 반도체 칩을 포함하는 멀티칩 패키지 를 실장하고, 상기 베이스 기판의 하면에 반도체 칩을 실장하는 반도체 칩 실장단계;
    상기 멀티칩 패키지를 밀봉하는 제 1 몰딩부 와 상기 반도체 칩을 밀봉하는 제 2 몰딩부를 형성하는 몰딩부 형성단계; 및
    상기 제 2 몰딩부의 양측면에 상기 베이스 기판에 전기적으로 연결되도록 관통비아를 형성하는 관통비아 형성단계를
    포함하는 반도체 패키지 제조방법
  8. 청구항 7에 있어서,
    상기 반도체 칩 실장단계는
    상기 멀티칩 패키지가
    상기 베이스 기판에 플립칩 본딩(flip- chip bonding)되는 제 1 반도체 칩 과
    상기 제 1 반도체 칩 상에 페이스 업(face-up)으로 적층되는 제 2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 청구항 7에 있어서,
    상기 반도체 칩 실장단계는
    상기 반도체 칩이
    상기 베이스 기판의 배면에 플립칩 본딩(flip- chip bonding)되는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 청구항 7에 있어서,
    상기 몰딩부 형성단계는
    상기 제 1 몰딩부의 두께(h1) 와 상기 제 2 몰딩부의 두께(h2)의 비(h1 : h2)가 1 : 0.8 내지 1 인 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 청구항 7에 있어서,
    상기 관통비아 형성단계는
    상기 관통비아의 직경이 0.2 mm 이상 1.0 이하 인 것을 특징으로 하는 반도체 패키지 제조방법.
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