KR20140147613A - 웨이퍼 레벨 반도체 패키지 및 그 제조방법 - Google Patents

웨이퍼 레벨 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20140147613A
KR20140147613A KR20130071201A KR20130071201A KR20140147613A KR 20140147613 A KR20140147613 A KR 20140147613A KR 20130071201 A KR20130071201 A KR 20130071201A KR 20130071201 A KR20130071201 A KR 20130071201A KR 20140147613 A KR20140147613 A KR 20140147613A
Authority
KR
South Korea
Prior art keywords
semiconductor die
connection pad
semiconductor
sealing portion
forming
Prior art date
Application number
KR20130071201A
Other languages
English (en)
Inventor
정태성
김승호
장민석
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20130071201A priority Critical patent/KR20140147613A/ko
Priority to CN201410047188.5A priority patent/CN104241233A/zh
Publication of KR20140147613A publication Critical patent/KR20140147613A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 웨이퍼 레벨 반도체 패키지의 구조와 제조방법에 관한 것으로, 일면에 제1 접속패드를 갖는 제1 반도체 다이와 상기 제 1 반도체 다이 일면에 실장되며, 일면에 제2 접속패드를 갖는 제2 반도체 다이 또한, 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 밀봉하는 밀봉부와 상기 제1 접속패드 상에 형성되며, 상기 밀봉부를 관통하여 외부로 노출되는 관통비아(through Via) 및 상기 관통비아의 노출면에 형성된 제1 외부접속단자를 포함하는 웨이퍼 레벨 반도체 패키지이다.

Description

웨이퍼 레벨 반도체 패키지 및 그 제조방법 {Wafer Level Semiconductor Package And Method for Manufacturing of The Same}
본 발명은 웨이퍼 레벨 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 단위 체적당 더 많은 반도체의 실장이 요구되고 있다.
반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩(Chip)을 실장 하는 SIP(System in Package) 및 POP(Package on Package)등과 같은 방식을 사용하는 추세이다.
최신 전자제품인 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC)와 같은 전자기기의 소형화 고성능화에 따라 이런 제품에 실장되는 반도체 패키징(Packaging)을 소형화 하여 동일한 공간 내에 더 많은 기능을 부가하고, 남은 공간에 가능한 배터리 용량을 키우는 노력이 전개되고 있다.
특히, 메인 부품이 아닌 부가 기능을 하는 부품의 소형화 필요성으로 그에 따른 요구가 높아지고 있으며 반도체 패키징의 소형화 고밀도 및 고성능화가 부품 제조사의 경쟁력을 판단하는 기준이 되고 있다.
[특허문헌 1]
WO 2008-012678호 공보
[특허문헌 2]
WO 2009-158533호 공보
본 발명의 일 실시예에 따르면, 웨이퍼 레벨(Wafer Level)의 반도체 다이(Die)를 페이스-업(Face-up) 또는 페이스-다운(Face-down) 형태로 스택(Stack)하여 반도체 패키징 전체 두께를 감소하여 고밀도 및 소형화된 반도체 패키징을 제공한다.
반도체 다이와 다이 사이의 짧은 시그널 패스(Signal Pass) 구성으로 디바이스의 성능을 향상시키는 웨이퍼 레벨 반도체 패키지를 제공하는 데 있다.
또한, 웨이퍼 사이즈(Size)로 핸들링(Handling) 함으로써 생산성이 향상되고, 비용을 절감할 수 있는 웨이퍼 레벨 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 웨이퍼 레벨 반도체 패키지는 일면에 하나 이상의 제1 접속패드를 갖는 제1 반도체 다이(Die)와 상기 제 1 반도체 다이 일면에 실장되며, 일면에 하나 이상의 제2 접속패드를 갖는 제2 반도체 다이 또한, 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 밀봉하는 밀봉부와 상기 제1 접속패드 상에 형성되며, 상기 밀봉부를 관통하여 외부로 노출되는 관통비아(through Via) 및 상기 관통비아의 노출면에 형성된 제1 외부접속단자를 포함한다.
이때, 상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업(Face-up)으로 실장 될 경우, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 접착제가 개재될 수 있다.
또한, 상기 제 1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업으로 실장 될 경우, 상기 밀봉부의 외부로 상기 제2 접속패드가 노출될 수 있다.
또한, 상기 외부로 노출된 제2 접속패드에 형성된 제2 외부접속단자를 더 포함할 수 있다.
또한, 상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업으로 실장 될 경우, 상기 제 1 접속패드와 상기 제2 접속패드는 와이어 본딩(Wire Bonding)로 연결될 수 있다.
또한, 상기 제 1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-다운(Face-down)으로 실장 될 경우, 상기 제1 접속패드와 상기 제2 접속패드는 플립칩 본딩(Flip Chip Bonding)으로 연결될 수 있다.
또한, 상기 관통비아는 전도성 금속도금 또는 전도성 금속 페이스트일 수 있다.
또한, 상기 밀봉부는 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있다.
본 발명의 일 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조방법은 일면에 제1 접속패드를 갖는 제1 반도체 다이를 준비하는 단계와, 일면에 제2 접속패드를 갖는 제2 반도체 다이를 준비하는 단계, 상기 제1 반도체 다이의 일면에 제2 반도체 다이를 실장하는 단계, 상기 제1 반도체 다이와 상기 실장된 제2 반도체 다이를 밀봉하는 밀봉부를 형성하는 단계, 상기 제1 접속패드상에 밀봉부를 관통하는 관통비아홀을 형성하는 단계, 상기 관통비아홀에 도금하여 형성되며, 상기 밀봉부의 외부로 노출되는 관통비아를 형성하는 단계 및 상기 관통비아의 노출면에 제1 외부접속단자를 형성하는 단계를 포함한다.
이때, 상기 제1 반도체 다이의 일면에 제 2 반도체 다이를 실장하는 단계에서, 상기 제1 반도체 다이에 상기 제2 반도체 다이를 페이스-업으로 실장 할 경우, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 접착제를 개재하는 단계를 더 포함할 수 있다.
또한, 상기 밀봉부를 형성하는 단계에서, 상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-업으로 실장 할 경우, 상기 제2 접속패드가 노출되도록 밀봉부를 형성할 수 있다.
여기서, 상기 밀봉부를 형성하는 단계 이후에, 상기 외부로 노출된 제2 접속패드에 제2 외부접속단자를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-업으로 실장 할 경우, 상기 제 1 접속패드와 상기 제2 접속패드를 와이어 본딩으로 연결하는 단계를 더 포함할 수 있다.
또한, 상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-다운으로 실장 할 경우, 제1 접속패드와 제2 접속패드를 플립칩 본딩으로 연결하는 단계를 더 포함할 수 있다.
또한, 상기 관통비아를 형성하는 단계에서 상기 관통비아는 도금법 또는 페이스트 인쇄법으로 형성될 수 있다.
또한, 상기 밀봉부는 이엠씨로 형성될 수 있다.
또한, 상기 제1 외부접속단자를 형성하는 단계 이후에, 소잉(Sawing)공정을 통해 싱귤레이션(Singlation)하는 단계를 더 포함할 수 있다.
또한, 상기 제2 외부접속단자를 형성하는 단계 이후에, 소잉공정을 통해 싱귤레이션하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 웨이퍼 레벨에서 반도체 다이를 페이스-업 또는 페이스-다운 형태로 실장하여 반도체 패키징 전체 두께를 감소시키는 효과가 있다.
또한, 다이와 다이 사이의 짧은 시그널 패스(Signal Pass)구성으로 디바이스의 성능을 향상시키는 효과가 있다.
또한, 반도체 디바이스의 성능에 따라 메인보드와 선택적으로 연결할 수 있어 설계자가 원하는 구조로 용이하게 제작할 수 있는 효과가 있다.
또한, 본 발명은 웨이퍼 레벨에서 수행됨으로써, 생산성을 향상시키는 효과가 있다.
또한, 본 발명은 웨이퍼 레벨에서 수행됨으로써, 공정 시간과 비용이 절감되는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 패키지를 개략적으로 나타낸 단면도,
도 2는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 반도체 패키지를 개략적으로 나타낸 단면도,
도 3은 본 발명의 제3 실시예에 따른 웨이퍼 레벨 반도체 패키지를 개략적으로 나타낸 단면도,
도 4 내지 도 10은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위하여 개략적으로 나타낸 단면도,
도 11 내지 도 17은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위해 개략적으로 나타낸 단면도,
도 18 내지 도 24는 본 발명의 제3 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위하여 개략적으로 나타낸 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
웨이퍼 레벨 반도체 패키지
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 제2 반도체 다이(200)의 제2 접속패드(201)와 제2 외부접속단자(202)가 노출된 웨이퍼 레벨 반도체 패키지 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구조로 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)와 상기 제 1 반도체 다이(100) 일면에 실장되며, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200) 또한, 상기 제 1 반도체 다이(100)와 상기 제 2 반도체 다이(200)를 밀봉하는 밀봉부(300)와 상기 제1 접속패드(101) 상에 형성되며, 상기 밀봉부(300)를 관통하여 외부로 노출되는 관통비아(301) 및 상기 관통비아(301)의 노출면에 형성된 제1 외부접속단자(302)를 포함한다.
이때, 상기 제1 반도체 다이(101)의 일면에 상기 제2 반도체 다이(200)가 페이스-업(Face-up)으로 실장 되며, 상기 제1 반도체 다이(100)와 상기 제2 반도체 다이(200) 사이에 접착제(400)가 개재된다.
여기서, 접착제(400)는 액상 또는 필름 형태로 이루어질 수 있으며, 비전도성 접착제 일 수 있으나, 전도성 접착제도 사용할 수 있다
예를 들어, 상기 접착제(400)로 사용될 수 있는 접착 테이프는 상용화된 유리, 실리콘, 테프론, 스테인리스 호일, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한 상술한 재료를 혼합하여 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
본 구조에서는 웨이퍼 레벨(Wafer Level) 상태에서 반도체 다이(Die)를 페이스-업(Face-up) 형태로 스택(Stack)하여, 반도체 패키징 소형화 및 다이와 다이 사이의 짧은 시그널 패스(signal pass)구성으로 디바이스의 성능을 향상시키는 효과가 있다.
또한, 상기 밀봉부(300)의 외부로 상기 제2 접속패드(201)가 노출된다.
이때, 상기 외부로 노출된 제2 접속패드(201)에 제2 외부접속단자(202)를 더 포함할 수 있다.
또한, 제1 외부접속 단자(302)와 제2 외부접속 단자(202)는 솔더볼(Solder Ball)일 수 있다.
솔더볼은 리플로우에 의하여 고정되지만, 접촉신뢰도가 저하되는 경향이 있기 때문에 솔더볼 고정력을 강화하기 위해 솔더볼 일부만 매몰되고 나머지 부분은 매몰되도록 몰딩함으로써 신뢰도를 향상시킬 수도 있다.
또한, 상기 관통비아(301)는 전도성 금속도금 또는 전도성 금속 페이스트로 이루어질 수 있다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료이다.
주로, 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
여기서, 상기 밀봉부(300)는 웨이퍼 전면을 보호할 수 있을 정도로 형성하되, 제1 외부접속단자(302)와 제2 외부접속단자(202)가 매몰되지 않아야 한다.
상기 제1 외부접속 단자와 상기 제2 외부접속 단자는 메인보드와 선택적으로 연결될 수 있으며, 디바이스의 성능에 따라서 설계자가 원하는 데로 회로 설계를 용이하게 할 수 있다는 이점이 있다.
제2 실시예
도 2는 본 발명의 일 실시예에 따른 와이어(500) 본딩으로 제1 반도체 다이(100)와 제2 반도체 다이(200)가 연결된 웨이퍼 레벨 반도체 패키지 구조를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구조로 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)와 상기 제 1 반도체 다이(100) 일면에 실장되며, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200) 또한, 상기 제 1 반도체 다이(100)와 상기 제 2 반도체 다이(200)를 밀봉하는 밀봉부(300)와 상기 제1 접속패드(101) 상에 형성되며, 상기 밀봉부(300)를 관통하여 외부로 노출되는 관통비아(301) 및 상기 관통비아(301)의 노출면에 형성된 제1 외부접속단자(302)를 포함한다.
이때, 상기 제1 외부접속 단자(302)는 솔더볼 일 수 있다.
또한, 상기 제1 반도체 다이(100)의 일면에 상기 제2 반도체 다이(200)가 페이스-업(Face-up)으로 실장 되며, 상기 제1 반도체 다이(100)와 상기 제2 반도체 다이(200) 사이에 접착제(400)가 개재된다.
여기서, 접착제(400)는 액상 또는 필름 형태로 이루어질 수 있으며, 비전도성 접착제 일 수 있으나, 전도성 접착제도 사용 가능하다.
예를 들어, 상기 접착제(400)로 사용될 수 있는 접착 테이프는 상용화된 유리, 실리콘, 테프론, 스테인리스 호일, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한 상술한 재료를 혼합하여 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
또한, 상기 제1 반도체 다이(100)의 일면에 상기 제2 반도체 다이(200)가 페이스-업으로 실장 되며, 상기 제 1 접속패드(101)와 상기 제2 접속패드(201)는 와이어(500) 본딩으로 연결된다.
본 구조에서는 웨이퍼 레벨 상태에서 반도체 다이를 페이스-업 형태로 스택하여, 반도체 패키징 소형화 및 와이어(500) 본딩으로 제1 반도체 다이(100)와 제2 반도체(200) 다이 사이의 짧은 시그널 패스 구성으로 디바이스의 성능을 향상시키는 효과가 있다.
또한, 상기 관통비아(301)는 전도성 금속도금 또는 전도성 금속 페이스트로 이루어질 수 있다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료이다.
주로, 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
상기 밀봉부(300)는 웨이퍼 전면을 보호할 수 있을 정도로 형성하되, 제1 외부접속단자(302)가 매몰되지 않아야 한다.
또한, 제1 반도체 다이(100)와 제2 반도체 다이(200) 그리고 와이어(500) 본딩 부위가 외부의 영향으로부터 보호되도록 완전히 밀봉한다.
제3 실시예
도 3은 본 발명의 일 실시예에 따른 제1 반도체 다이(100)와 제2 반도체 다이(200)가 플립칩(600) 본딩으로 연결된 웨이퍼 레벨 반도체 패키지 구조를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구조로 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)와 상기 제 1 반도체 다이(100) 일면에 실장되며, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200) 또한, 상기 제 1 반도체 다이(100)와 상기 제 2 반도체 다이(200)를 밀봉하는 밀봉부(300)와 상기 제1 접속패드(101) 상에 형성되며, 상기 밀봉부(300)를 관통하여 외부로 노출되는 관통비아(301) 및 상기 관통비아(301)의 노출면에 형성된 제1 외부접속단자(302)를 포함한다.
이때, 상기 제1 외부접속 단자(302)는 솔더볼 일 수 있다.
또한, 상기 제 1 반도체 다이(100)의 일면에 상기 제2 반도체 다이(200)가 페이스-다운(Face-down)으로 실장 될 경우, 상기 제1 접속패드(101)와 상기 제2 접속패드(102)는 플립칩(600) 본딩으로 연결된다.
플립칩 본딩(Flip Chip Bonding)은 솔더페이스트를 도포하거나 솔더 프린팅을 수행하여 전기적으로 연결해 주는 것으로 강고한 본딩을 할 수 있다.
본 구조에서는 웨이퍼 레벨 상태에서 반도체 다이를 페이스-다운(Face-down) 형태로 스택하여, 반도체 패키징 소형화 및 다이와 다이 사이의 짧은 시그널 패스구성으로 디바이스의 성능을 향상시키는 효과가 있다.
또한, 상기 관통비아(301)는 전도성 금속도금 또는 전도성 금속 페이스트로 이루어질 수 있다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료이다.
주로, 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
여기서, 상기 밀봉부(300)는 보호 부재로 웨이퍼 전면을 보호할 수 있을 정도로 형성하되, 제1 외부접속단자(302)가 매몰되지 않아야 한다.
웨이퍼 레벨 반도체 패키지의 제조방법
제1 실시예
도 4 내지 도 10은 본 발명의 제1 실시예로 제2 반도체 다이(200)의 제2 접속패드(201)와 제2 외부접속단자(202)가 노출된 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)를 준비한다.
도 5를 참조하면, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200)를 준비한다.
그 다음, 상기 제1 반도체 다이(100)의 일면에 제2 반도체 다이(200)를 실장한다.
이 단계에서, 상기 제1 반도체 다이(100)에 상기 제2 반도체 다이(200)를 페이스-업(Face-up)으로 실장 하며, 상기 제1 반도체 다이(100)와 상기 제2 반도체 다이(200) 사이에 접착제(400)를 개재한다.
여기서, 접착제(400)는 액상 또는 필름 형태로 이루어질 수 있으며, 비전도성 접착제 일 수 있으나, 전도성 접착제도 사용 가능하다.
예를 들어, 상기 접착제(400)로 사용될 수 있는 접착 테이프는 상용화된 유리, 실리콘, 테프론, 스테인리스 호일, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한 상술한 재료를 혼합하여 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
도 6을 참조하면, 상기 제1 반도체 다이(100)와 상기 실장 된 제2 반도체 다이(200)를 밀봉하는 밀봉부(300)를 형성한다.
이 단계에서, 상기 제2 접속패드(201)가 노출되도록 밀봉부(300)를 형성한다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료로 주로 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
도 7을 참조하면, 상기 제1 접속패드(101)상에 관통비아홀을 형성한다.
도 8을 참조하면, 상기 관통비아홀을 도금하여 상기 밀봉부(300)의 외부로 노출되는 관통비아(301)를 만든다.
본 실시예에서는 관통비아(301)를 도금법에 의해 형성하는 공정을 설명하였으나, 이에 한정되지 않는다.
도 9를 참조하면, 상기 관통비아(301)의 노출면에 제1 외부접속단자(302)를 형성한다.
또한, 상기 외부로 노출된 제2 접속패드(201)에 제2 외부접속단자(202)를 형성하는 단계를 더 포함한다.
이때, 상기 제1 외부접속단자(302)와 상기 제2 외부접속단자(202)는 솔더볼 일 수 있다.
도 10을 참조하면, 마지막으로 웨이퍼 레벨 반도체 패키지를 소잉(Sawing)공정을 통해 싱귤레이션(Singlation)한다.
제2 실시예
도 11 내지 도 17은 본 발명의 제2 실시예로 와이어(500) 본딩에 의해 제1 반도체 다이(100)와 제2 반도체 다이(200)가 연결된 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)를 준비한다.
도 12를 참조하면, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200)를 준비한다.
그 다음, 상기 제1 반도체 다이(100)의 일면에 제2 반도체 다이(200)를 실장한다.
이 단계에서, 상기 제1 반도체 다이(100)에 상기 제2 반도체 다이(200)를 페이스-업(Face-up)으로 실장 하며, 상기 제1 반도체 다이(100)와 상기 제2 반도체 다이(200) 사이에 접착제(400)를 개재한다.
여기서, 접착제(400)는 액상 또는 필름 형태로 이루어질 수 있으며, 비전도성 접착제 일 수 있으나, 전도성 접착제도 사용 가능하다.
예를 들어, 상기 접착제(400)로 사용될 수 있는 접착 테이프는 상용화된 유리, 실리콘, 테프론, 스테인리스 호일, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한 상술한 재료를 혼합하여 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
이 단계에서, 상기 제 1 접속패드(101)와 상기 제2 접속패드(201)를 와이어(500) 본딩으로 연결하는 단계를 포함할 수 있다.
도 13을 참조하면, 상기 제1 반도체 다이(100)와 상기 실장된 제2 반도체 다이(200)를 밀봉하는 밀봉부(300)를 형성한다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료로 주로 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
상기 밀봉부(300)는 웨이퍼 전면을 보호할 수 있을 정도로 형성하며, 제1 반도체 다이(100)와 제2 반도체 다이(200) 그리고 와이어(500) 본딩 부위가 외부의 영향으로부터 보호되도록 완전히 밀봉한다.
도 14를 참조하면, 상기 제1 접속패드(101)상에 관통비아홀을 형성한다.
도 15를 참조하면, 상기 관통비아홀을 도금하여 상기 밀봉부(300)의 외부로 노출되는 관통비아(301)를 만든다.
본 실시예에서는 관통비아(301)를 도금법에 의해 형성하는 공정을 설명하였으나, 이에 한정되지 않는다.
도 16을 참조하면, 상기 관통비아(301)의 노출면에 제1 외부접속단자(302)를 형성한다.
이때, 상기 제1 외부접속단자(302)는 솔더볼 일 수 있다.
도 17을 참조하면, 마지막으로 웨이퍼 레벨 반도체 패키지를 소잉공정을 통해 싱귤레이션한다.
제3 실시예
도 18 내지 도 24는 본 발명의 일 실시예로 제1 반도체 다이(100)와 제2 반도체 다이(200)가 플립칩(600) 본딩으로 연결된 웨이퍼 레벨 반도체 패키지의 제조공정을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 18를 참조하면, 일면에 제1 접속패드(101)를 갖는 제1 반도체 다이(100)를 준비한다.
도 19를 참조하면, 일면에 제2 접속패드(201)를 갖는 제2 반도체 다이(200)를 준비한다.
그 다음, 상기 제1 반도체 다이(100)의 일면에 제2 반도체 다이(200)를 실장한다.
이 단계에서, 상기 제1 반도체 다이(100)의 일면에 상기 제2 반도체 다이(200)를 페이스-다운(Face-down)으로 실장 하며, 제1 접속패드(101)와 제2 접속패드(201)를 플립칩(600) 본딩으로 연결한다.
여기서, 페이스-다운 본딩(Face-down Bonding)은 집적회로용 반도체 칩에 사전에 부착한 표면 전극 또는 배선용 리드와 절연 기판상에 형성된 배선용 전극을 표면끼리 맞대어 접착하여 전기적으로 접속하는 것을 이르며 그 예로 플립칩 본딩 방식이 있다.
플립칩 본딩은 솔더페이스트를 도포하거나 솔더 프린팅을 수행하여 전기적으로 연결해주는 것으로, 와이어 본딩 방식과는 달리 전극 수에 관계없이 한 번에 강고한 본딩을 할 수 있는 이점이 있다.
도 20을 참조하면, 상기 제1 반도체 다이(100)와 상기 실장 된 제2 반도체 다이(200)를 밀봉하는 밀봉부(300)를 형성한다.
상기 밀봉부(300)는 복합소재로 반도체 소자를 보호하는 재료로 주로 이엠씨(EMC: Epoxy Molding Compound)로 형성될 수 있으나 특별히 이에 한정되는 것은 아니다.
도 21을 참조하면, 상기 제1 접속패드(101)상에 관통비아홀을 형성한다.
도 22를 참조하면, 상기 관통비아홀을 도금하여 상기 밀봉부(300)의 외부로 노출되는 관통비아(301)를 만든다.
본 실시예에서는 관통비아(301)를 도금법에 의해 형성하는 공정을 설명하였으나, 이에 한정되지 않는다.
도 23을 참조하면, 상기 관통비아(301)의 노출면에 제1 외부접속단자(302)를 형성한다.
이때, 상기 제1 외부접속단자(302)는 솔더볼 일 수 있다.
도 24를 참조하면, 마지막으로 웨이퍼 레벨 반도체 패키지를 소잉공정을 통해 싱귤레이션한다.
이와 같은, 상기 웨이퍼레벨 반도체 패키지의 제조방법 실시예1,2,3을 통해서 고성능화, 소형화된 반도체 패키징 제작을 할 수 있을 뿐만 아니라 본 제작 방법들을 통해서 생산성이 향상되고 공정 비용을 절감할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
101: 제1 접속패드
200: 제2 반도체 다이
201: 제2 접속패드
202: 제2 외부접속단자
300: 밀봉부
301: 관통비아
302: 제1 외부접속단자
400: 접착제
500: 와이어
600: 플립칩

Claims (18)

  1. 일면에 제1 접속패드를 갖는 제1 반도체 다이(Die);
    상기 제 1 반도체 다이 일면에 실장되며, 일면에 제2 접속패드를 갖는 제2 반도체 다이;
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 밀봉하는 밀봉부;
    상기 제1 접속패드 상에 형성되며, 상기 밀봉부를 관통하여 외부로 노출되는 관통비아(through Via); 및
    상기 관통비아의 노출면에 형성된 제1 외부접속단자;
    를 포함하는 웨이퍼 레벨 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업(Face-up)으로 실장 될 경우, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 접착제가 개재되는 웨이퍼 레벨 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업(Face-up)으로 실장 될 경우, 상기 밀봉부의 외부로 상기 제2 접속패드가 노출되는 웨이퍼 레벨 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 외부로 노출된 제2 접속패드에 형성된 제2 외부접속단자를 더 포함하는 웨이퍼 레벨 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-업(Face-up)으로 실장 될 경우, 상기 제 1 접속패드와 상기 제2 접속패드는 와이어 본딩(Wire Bonding)로 연결되는 웨이퍼 레벨 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제 1 반도체 다이의 일면에 상기 제2 반도체 다이가 페이스-다운(Face-down)으로 실장 될 경우, 상기 제1 접속패드와 상기 제2 접속패드는 플립칩 본딩(Flip Chip Bonding)으로 연결되는 웨이퍼 레벨 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 관통비아는 전도성 금속도금 또는 전도성 금속 페이스트로 이루어진 웨이퍼 레벨 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 밀봉부는 이엠씨(EMC: Epoxy Molding Compound)로 형성된 웨이퍼 레벨 반도체 패키지.
  9. 일면에 제1 접속패드를 갖는 제1 반도체 다이(Die)를 준비하는 단계;
    일면에 제2 접속패드를 갖는 제2 반도체 다이를 준비하는 단계;
    상기 제1 반도체 다이의 일면에 제2 반도체 다이를 실장하는 단계;
    상기 제1 반도체 다이와 상기 실장된 제2 반도체 다이를 밀봉하는 밀봉부를 형성하는 단계;
    상기 제1 접속패드상에 밀봉부를 관통하는 관통비아홀을 형성하는 단계;
    상기 관통비아홀을 도금하여 상기 밀봉부의 외부로 노출되는 관통비아를 형성하는 단계; 및
    상기 관통비아의 노출면에 제1 외부접속단자를 형성하는 단계;
    를 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  10. 청구항 9에 있어서,
    상기 제1 반도체 다이의 일면에 제 2반도체 다이를 실장하는 단계에서,
    상기 제1 반도체 다이에 상기 제2 반도체 다이를 페이스-업(Face-up)으로 실장 할 경우, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 접착제를 개재하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법의 제조방법.
  11. 청구항 9에 있어서,
    상기 밀봉부를 형성하는 단계에서,
    상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-업(Face-up)으로 실장 할 경우, 상기 제2 접속패드가 노출되도록 밀봉부를 형성하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  12. 청구항 11에 있어서,
    상기 밀봉부를 형성하는 단계 이후에,
    상기 외부로 노출된 제2 접속패드에 제2 외부접속단자를 형성하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  13. 청구항 9에 있어서,
    상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-업(Face-up)으로 실장 할 경우, 상기 제 1 접속패드와 상기 제2 접속패드를 와이어 본딩(Wire Bonding)으로 연결하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  14. 청구항 9에 있어서,
    상기 제1 반도체 다이의 일면에 상기 제2 반도체 다이를 페이스-다운(Face-down)으로 실장 할 경우, 제1 접속패드와 제2 접속패드를 플립칩 본딩(Flip Chip Bonding)로 연결하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  15. 청구항 9에 있어서,
    상기 관통비아를 형성하는 단계에서 상기 관통비아는 도금법 또는 페이스트 인쇄법으로 형성되는 웨이퍼 레벨 반도체 패키지의 제조방법.
  16. 청구항 9에 있어서,
    상기 밀봉부는 이엠씨(EMC: Epoxy Molding Compound)로 형성되는 웨이퍼 레벨 반도체 패키지의 제조방법.
  17. 청구항 9에 있어서,
    상기 제1 외부접속단자를 형성하는 단계 이후에, 소잉(Sawing)공정을 통해 싱귤레이션(Singlation)하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
  18. 청구항 12에 있어서,
    상기 제2 외부접속단자를 형성하는 단계 이후에, 소잉(Sawing)공정을 통해 싱귤레이션(Singlation)하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조방법.
KR20130071201A 2013-06-20 2013-06-20 웨이퍼 레벨 반도체 패키지 및 그 제조방법 KR20140147613A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130071201A KR20140147613A (ko) 2013-06-20 2013-06-20 웨이퍼 레벨 반도체 패키지 및 그 제조방법
CN201410047188.5A CN104241233A (zh) 2013-06-20 2014-02-10 晶圆级半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130071201A KR20140147613A (ko) 2013-06-20 2013-06-20 웨이퍼 레벨 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20140147613A true KR20140147613A (ko) 2014-12-30

Family

ID=52229057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130071201A KR20140147613A (ko) 2013-06-20 2013-06-20 웨이퍼 레벨 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
KR (1) KR20140147613A (ko)
CN (1) CN104241233A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008478B2 (en) 2014-12-30 2018-06-26 Tongfu Microelectronics Co., Ltd. Fabricating method for wafer-level packaging
CN105304598A (zh) * 2015-11-23 2016-02-03 华进半导体封装先导技术研发中心有限公司 垂直叠封的多芯片晶圆级封装结构及其制作方法
US10332841B2 (en) * 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
CN108346588B (zh) * 2017-09-30 2020-12-04 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构
CN107768353A (zh) * 2017-10-17 2018-03-06 华天科技（昆山）电子有限公司 堆叠封装结构及其制作方法
CN110783327A (zh) * 2019-10-24 2020-02-11 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079701A (ja) * 2002-08-14 2004-03-11 Sony Corp 半導体装置及びその製造方法
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
CN100539126C (zh) * 2007-05-18 2009-09-09 日月光半导体制造股份有限公司 芯片堆叠结构以及可制成芯片堆叠结构的晶片结构
US8278746B2 (en) * 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
TWI455266B (zh) * 2010-12-17 2014-10-01 矽品精密工業股份有限公司 具微機電元件之封裝結構及其製法
TW201308544A (zh) * 2011-08-02 2013-02-16 Chipmos Technologies Inc 晶片封裝結構及其製作方法

Also Published As

Publication number Publication date
CN104241233A (zh) 2014-12-24

Similar Documents

Publication Publication Date Title
US11837552B2 (en) Semiconductor package with layer structures, antenna layer and electronic component
US7501697B2 (en) Integrated circuit package system
KR101805114B1 (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
US9917042B2 (en) 2.5D microelectronic assembly and method with circuit structure formed on carrier
US20180096967A1 (en) Electronic package structure and method for fabricating the same
KR20090101116A (ko) 적층 가능한 소자용 집적회로 패키지 시스템 및 그 제조 방법
US10186488B2 (en) Manufacturing method of semiconductor package and manufacturing method of semiconductor device
US8482115B2 (en) Integrated circuit packaging system with dual side connection and method of manufacture thereof
KR20140147613A (ko) 웨이퍼 레벨 반도체 패키지 및 그 제조방법
SG189741A1 (en) Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
JP2006310800A (ja) 回路装置
US20090108431A1 (en) Inverted package-on-package (POP) assemblies and packaging methods for integrated circuits
CN109216294A (zh) 半导体封装
KR20150011893A (ko) 적층형 반도체패키지 및 그 제조방법
EP3486943A1 (en) Semiconductor package
KR20150045095A (ko) 인터포저 제조방법 및 이를 이용한 적층형 패키지와 그 제조방법
US8981549B2 (en) Multi chip package
KR20140045461A (ko) 집적회로 패키지
KR102041635B1 (ko) 반도체 패키지
US20100327425A1 (en) Flat chip package and fabrication method thereof
KR20140139897A (ko) 반도체 패키지
KR20140115021A (ko) 반도체 패키지 및 그 제조방법
KR101514525B1 (ko) 반도체 패키지 및 그 제조 방법
TWI748189B (zh) 系統模組封裝結構及系統模組封裝方法
US20240088081A1 (en) Die package with sealed die enclosures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application