KR100988403B1 - 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명은 복수의 집적회로 유닛이 형성된 반도체 웨이퍼에서 단위 집적회로 영역 주변의 절단 라인(scribe lane)에 트렌치를 형성하고, 상기 웨이퍼 상면에 상부 몰딩을 형성하고, 상기 웨이퍼 하면을 연삭하여 상기 트렌치를 노출시키고, 상기 웨이퍼 하면에 하부 몰딩을 형성하는 단계를 포함하는 웨이퍼 레벨 반도체 패키지 제조 방법을 제공한다. 본 발명은 또한, 집적 회로가 형성된 반도체 칩과, 상기 반도체 칩의 상면을 커버하는 상부 몰딩과, 상기 반도체 칩의 하면을 커버하는 하부 몰딩을 포함하며, 상기 상부 몰딩의 가장자리는 하부로 연장되어 상기 하부 몰딩과 일체화되며, 상부 몰딩과 하부 몰딩에 의하여 상기 반도체 칩의 측면이 외부에 대해 보호되는 것을 특징으로 하는 반도체 패키지를 제공한다.
반도체 패키지, 몰딩, 웨이퍼레벨

Description

반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND WAFER LEVEL FABRICATION METHOD THEREFOR}
본 발명은 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법에 관한 것으로, 물리적 및 화학적 안정성이 뛰어나고 공정 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제안한다.
웨이퍼 레벨 패키지는 웨이퍼에 인쇄된 칩들을 개별적으로 분리하지 않고 여러 칩들이 붙어 있는 상태에서 다이 본딩, 몰딩, 마킹 등 일련의 조립공정을 마친 후 이를 절단해 곧바로 완제품을 만드는 기술로서, 반도체 패키지의 크기를 줄이는 것 외에도 동작속도를 향상시켜 고속의 데이터 처리에 적합한 공정으로 평가받고 있다.
특히, 반도체 칩과 동일한 크기로 패키지가 가능하기 때문에 동일 면적의 메모리 모듈에 보다 많은 칩의 탑재가 가능해져 대용량 메모리 모듈제작이 한층 쉬워진다.
또한 웨이퍼레벨 패키지 기술이 적용된 반도체는 외부 연결 단자가 짧아져 칩의 전기적 특성이 대폭 향상됨은 물론, 열방출 특성도 다른 패키지와 비교해 우 수하기 때문에 메모리 제품 고속화에 따른 과열 현상을 완화하는 등 반도체 제품의 특성 및 신뢰도 측면에서도 혁신적인 개선이 가능하다.
그러나, 웨이퍼레벨 패키지 기술이 공정 신뢰성을 확보하고 보다 안정적인 반도체 패키지를 생산하기 위해서는 개선점이 많이 있다. 예를 들어, 기판과 몰딩 물질 간의 열팽창계수 차이에 따른 기판의 휘어짐(warpage)를 해결하기 위하여 웨이퍼레벨에서의 몰딩 공정에 대한 새로운 방법이 요구된다.
또한, 웨이퍼레벨 공정시 외부 환경 예를 들어 습기, 열, 압력, 전기/기계적 피로 현상에 대한 특성 저하를 방지할 수 있는 대책이 필요하다. 뿐만 아니라, 최종적인 반도체 패키지의 반도체 칩의 측면 및 후면을 동시에 보호할 수 있는 새로운 패키지 구조가 요망되고 있다.
특히, 웨이퍼레벨에서 제조된 반도체 패키지를 개별 칩 단위로 절단할 때 크랙(crack)이 발생되는 것을 방지할 필요가 있다.
뿐만 아니라 다양한 형태와 구조의 적층형 패키지 및 시스템화된 패키지의 구현에 적합한 새로운 웨이퍼레벨 패키지 제조 공정의 확립이 요망되고 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로서, 공정 신뢰성이 높은 웨이퍼레벨 반도체 패키지 제조 방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 내구성이 우수하고 적층 구조에 적합한 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 제조 과정에서 안정성이 확보되고 동작 신뢰성이 우수한 적층형 패키지 또는 시스템 패키지를 제공하는 것이다.
기타, 본 발명의 또 다른 목적 및 기술적 특징은 이하에서 더욱 구체적으로 제시될 것이다.
본 발명은 복수의 집적회로 유닛이 형성된 반도체 웨이퍼에서 단위 집적회로 영역 주변의 절단 라인(scribe lane)에 트렌치를 형성하고, 상기 웨이퍼 상면에 상부 몰딩을 형성하고, 상기 웨이퍼 하면을 연삭하여 상기 트렌치를 노출시키고, 상기 웨이퍼 하면에 하부 몰딩을 형성하는 단계를 포함하는 웨이퍼 레벨 반도체 패키지 제조 방법을 제공한다.
상기 트렌치를 형성한 후 또는 형성하기 전에 상기 웨이퍼 상면에 전도성 포스트를 형성하는 단계를 추가할 수 있다. 또한, 상기 상부 몰딩을 연삭하여 상기 전도성 포스트의 표면을 노출시키는 단계를 추가할 수 있다.
본 발명은 또한, 집적 회로가 형성된 반도체 칩과, 상기 반도체 칩의 상면을 커버하는 상부 몰딩과, 상기 반도체 칩의 하면을 커버하는 하부 몰딩을 포함하며, 상기 상부 몰딩의 가장자리는 하부로 연장되어 상기 하부 몰딩과 일체화되며, 상부 몰딩과 하부 몰딩에 의하여 상기 반도체 칩의 측면이 외부에 대해 보호되는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 상부 몰딩과 하부 몰딩은 동종 재질인 것이 바람직하다.
상기 반도체 칩은 상부 및 하부에 각각 재배치 도전층이 형성될 수 있으며, 이 경우 반도체 칩 측면의 적어도 일부분에 형성된 도전층에 의해 상부 및 하부의 재배치 도전층을 상호 전기적으로 연결할 수 있다.
본 발명은 또한, 집적 회로가 형성된 제1반도체 칩과, 상기 제1반도체 칩의 상면을 커버하는 제1상부 몰딩과, 상기 제1반도체 칩의 하면을 커버하는 제1하부 몰딩을 포함하며, 상기 제1상부 몰딩의 가장자리는 하부로 연장되어 상기 제1하부 몰딩과 일체화되어 제1상부 몰딩과 제1하부 몰딩에 의하여 상기 제1반도체 칩의 측면이 외부에 대해 보호되는 제1반도체 패키지; 및 집적 회로가 형성된 제2반도체 칩과, 상기 제2반도체 칩의 상면을 커버하는 제2상부 몰딩과, 상기 제2반도체 칩의 하면을 커버하는 제2하부 몰딩을 포함하며, 상기 제2상부 몰딩의 가장자리는 하부로 연장되어 상기 제2하부 몰딩과 일체화되어 제2상부 몰딩과 제2하부 몰딩에 의하여 상기 제2반도체 칩의 측면이 외부에 대해 보호되는 제2반도체 패키지를 포함하며, 상기 제1반도체 패키지와 제2반도체 패키지는 상호 수직적으로 적층되며, 제1반도체 패키지 또는 제2반도체 패키지에 형성된 도전성 범프 구조물에 의하여 상호 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
상기 제1상부 몰딩, 제2상부 몰딩, 제1하부 몰딩, 및 제2하부 몰딩은 동종 재질인 것이 바람직하다.
본 발명은 또한, 도전층이 형성된 기판과, 집적 회로가 형성된 제1반도체 칩과, 상기 제1반도체 칩의 상면을 커버하는 제1상부 몰딩과, 상기 제1반도체 칩의 하면을 커버하는 제1하부 몰딩을 포함하며, 상기 제1상부 몰딩의 가장자리는 하부로 연장되어 상기 제1하부 몰딩과 일체화되어 제1상부 몰딩과 제1하부 몰딩에 의하 여 상기 제1반도체 칩의 측면이 외부에 대해 보호되는 제1반도체 패키지; 및 집적 회로가 형성된 제2반도체 칩과, 상기 제2반도체 칩의 상면을 커버하는 제2상부 몰딩과, 상기 제2반도체 칩의 하면을 커버하는 제2하부 몰딩을 포함하며, 상기 제2상부 몰딩의 가장자리는 하부로 연장되어 상기 제2하부 몰딩과 일체화되어 제2상부 몰딩과 제2하부 몰딩에 의하여 상기 제2반도체 칩의 측면이 외부에 대해 보호되는 제2반도체 패키지를 포함하며, 상기 제1반도체 패키지는 상기 기판에 도전성 범프 구조물로 전기적으로 연결되며, 상기 제2반도체 패키지는 상기 기판에 다이본딩되어 있는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
상기 제1반도체 패키지와 제2반도체 패키지를 커버하는 제3몰딩을 더 포함할 수 있다. 또한, 상기 제3몰딩을 관통하여 상기 기판의 도전층에 연결되며 도전 물질이 충진된 비어를 포함할 수 있다.
본 발명은 반도체 칩 또는 반도체 패키지의 상부와 하부에 동일 재료로 몰딩을 형성하고, 몰딩 자체를 웨이퍼레벨 공정을 위한 캐리어(carrier)로 활용하여 공정성을 향상시키는 한편, 패키지의 물리적 화학적 안정성을 증진시킨다.
특히, 본 발명에 따른 반도체 패키지 제조 방법은 칩 단위의 적층 구조나 칩 또는 패키지 단위의 축성 구조 형성이 용이하여 다양한 구조의 반도체 패키지를 웨이퍼레벨에서 제조할 수 있다.
또한, 본 발명은 반도체 패키지의 외부 충격 및 외부 오염에 대한 보호와 더불어 기판과 몰딩의 열팽창계수 차이에 따른 물리적인 안정성이 저하되는 문제를 근본적으로 해결하며, 웨이퍼레벨 공정에서 기판의 휘어짐(warpage)을 해소할 뿐만 아니라, 패키지 보호 물질의 접착력(adhesion)이 향상되고, 공정 진행 시 손상(damage)을 감소시켜 공정 신뢰성을 크게 개선한다.
도 1을 참조하면, 반도체 웨이퍼(100) 표면에 집적회로가 형성된 복수의 활성 영역(active area)(110)이 상호 이격적으로 배치되어 있다.
본 발명에서는 복수의 활성 영역(110)을 개별 칩으로 절단하지 않는 웨이퍼 상태에서 패키지 공정을 수행하고, 최종적으로 개별 패키지 단위로 절단한다.
도 2를 참조하면, 인접하고 있는 복수의 활성 영역(110) 사이에는 패키지 공정 후 개별 패키지로 절단하기 위한 절단 라인(scribe lane)(102)이 가상적으로 존재한다. 본 발명은 상기 절단 라인(102)에 (반도체 웨이퍼 두께 보다 작은 치수로) 소정 깊이의 트렌치를 형성하고, 반도체 웨이퍼의 전면과 후면에 몰딩부를 형성하는데 특징이 있다.
이와 같은 웨이퍼레벨몰딩 공정에 의하여 개별적으로 절단된 반도체 패키지는 (전기적 접속을 위한 솔더볼을 제외한) 패키지의 상면, 측면 및 하면이 모두 몰딩 물질로 커버되어 외부에 대한 보호 효과가 우수하며, 특히 웨이퍼레벨 패키지 공정 시, 또는 반도체 패키지의 실장 시, 기타 반도체 패키지 사용 시 패키지의 뒤틀림 내지 휘어짐(warpage)을 상당히 개선할 수 있다.
도 3은 도 2에서 I-I' 선 단면 구조로서, 웨이퍼레벨 패키지 공정이 완료된 후 개별 칩으로 분리된 단일 반도체 패키지를 보인 것이다.
외부의 몰딩부에 의해 내부의 반도체 칩(101)(예를 들어, 메모리 소자)이 완전히 보호되고 있다. 반도체 칩을 커버하는 몰딩부는 상부 몰딩(120)과 하부 몰딩(122)으로 구성된다. 상부 몰딩은 반도체 칩의 상면 및 측면을 커버하며, 하부 몰딩은 반도체 칩의 하면을 커버하고 있다.
후술하는 바와 같이, 본 발명의 웨이퍼레벨 반도체 패키지 제조 공정에 따르면, 두 번의 몰딩 공정으로 개별 반도체 패키지에 전면적으로 몰딩부 형성이 가능하다. 본 발명에 있어서, 상부 몰딩과 하부 몰딩은 반도체 칩의 상면 및 하면을 커버하는 몰딩부를 이해하기 위하여 편의상 구분한 것이며 반도체 칩과의 관계에서 상부 몰딩과 하부 몰딩의 위치가 반드시 특정될 필요는 없을 것이다.
도 3에서 집적 회로(활성 영역)(110)가 형성된 반도체 칩(101)의 상면에는 전극 패드(112)와 일단이 연결되는 재배치 도전층(115)과, 상기 재배치 도전층의 타단과 연결되는 전도성 포스트(또는 전도성 범프 구조물)(116), 및 상기 전도성 포스트 상면에 형성된 솔더 볼(117)을 포함하고 있다.
상기 반도체 칩의 상면을 커버하는 상부 몰딩(120)은 가장자리(A)가 하부로 더 연장되어 반도체 칩의 하면을 커버하는 상기 하부 몰딩(122)과 일체화되며, 상부 몰딩과 하부 몰딩에 의하여 상기 반도체 칩의 측면이 외부에 대해 보호된다.
상기 상부 몰딩과 하부 몰딩은 동종 재질인 것이 바람직하며, 하부 몰딩의 두께와 상부 몰딩의 두께는 내부의 반도체 칩과의 열팽창계수 차이를 고려하여 반도체 패키지의 뒤틀림 내지 휘어짐이 발생하지 않도록 적절하게 결정될 수 있을 것이다.
이와 달리, 상부 몰딩과 하부 몰딩을 서로 다른 이종 재질로 형성할 수도 있는데, 반도체 패키지의 뒤틀림이 상쇄되도록 상부 몰딩과 하부 몰딩의 두께를 달리하여 제어할 수 있을 것이다.
도 3에 도시된 반도체 칩은, 후술하는 바와 같이, 반도체 칩의 상부 및 하부에 각각 재배치 도전층이 형성되어 있고, 반도체 칩 측면의 적어도 일부분에 형성된 도전층에 의해 상부 및 하부의 재배치 도전층이 상호 전기적으로 연결함으로써 반도체 패키지 간의 적층 구조에 적용할 수도 있다.
이하, 본 발명에 따른 웨이퍼레벨 반도체 패키지 제조 공정을 설명한다.
먼저, 집적 회로 유닛이 형성된 복수의 활성 영역(110)이 배열되어 있는 반도체 웨이퍼(100)를 준비한다(도 4). 상기 반도체 웨이퍼는 활성 영역에 전극 패드(112) 및 전극 패드를 노출시키는 제1절연층(113)이 형성되어 있다.
복수의 집적회로 유닛이 형성된 반도체 웨이퍼에서 단위 집적회로 영역 주변의 절단 라인(102)에 제1깊이로 트렌치(105)를 형성한다(도 5). 트렌치가 형성되는 제1깊이는 반도체 웨이퍼(100)의 두께 보다 작으며, 활성 영역(110)의 두께 보다 크게 하는 것이 바람직하며, 구체적으로는 30 ~ 200 ㎛의 범위로 형성하는 것이 적절하다.
상기 트렌치(105)의 단면 구조는 측벽이 경사져 있는 역사다리꼴 형태가 바람직하지만, 직사각형이나 반원형 또는 반타원 형태도 무방하다. 트렌치는 활성 영역의 가장 자리 주변 영역으로 형성되므로 평면도 상에서 볼 때는 실질적으로 활성 영역을 포위하는 형태가 될 것이다.
트렌치 형성 후, 반도체 웨이퍼 상면에 활성 영역의 전극 패드(112)와 일단이 연결되도록 재배치 도전층(115)을 형성하고 이 재배치 도전층의 일부만을 노출시키도록 제2절연층(114)을 반도체 웨이퍼 상면에 형성한다. 또한, 재배치 도전층의 타단과 접촉하도록 전도성 포스트(116)를 형성한다(도 6). 상기 전도성 포스트는 도전성이 우수하며 물리적인 강도가 뛰어난 재질을 사용할 수 있으며, 예를 들어 구리, 니켈, 티타늄, 기타 합금 등을 사용할 수 있을 것이다. 전도성 포스트의 형태나 높이는 크게 제한될 필요는 없을 것이다.
다음으로 반도체 웨이퍼 상부에 전면적으로 상부 몰딩(120)을 형성한다(도 7). 상부 몰딩은 반도체 웨이퍼의 절단 라인에 형성된 트렌치(105)를 채움으로써 도 7의 X 영역은 상대적으로 상부 몰딩이 아래쪽으로 더 연장된 형태를 갖게 된다.
상부 몰딩(및 하부 몰딩)을 구성하는 물질은 반도체 웨이퍼 및 활성 영역을 외부 환경에 대해 보호하고 열 방출이 용이한 재질인 것이 바람직하며, 일반적으로 패키지 몰딩 재료로 사용되는 수지 물질을 적용할 수 있을 것이다.
상부 몰딩으로 상면이 커버된 반도체 웨이퍼는 상부 몰딩을 일종의 웨이퍼 캐리어로 이용할 수 있어 후속 공정에서 별도의 캐리어를 사용하지 않고도 웨이퍼레벨 패키지 공정을 진행할 수 있는 장점이 있다. 예를 들어 도 8에 도시한 바와 같이, 상부 몰딩(120)의 상면을 연삭하여 전도성 포스트(116)의 표면을 노출시키며, 상부 몰딩을 캐리어로 이용하여 반도체 웨이퍼의 하면을 연삭할 수 있다. 연삭에 의하여 두께가 감소된 반도체 웨이퍼(101)는 패키지의 박형화에 기여할 수 있을 뿐만 아니라, 후술하는 바와 같이 상부 몰딩이 반도체 칩의 측면을 커버할 수 있도 록 한다.
반도체 웨이퍼 하면의 연삭은 트렌치에 충진된 상부 몰딩이 노출될 때까지 수행한다.
반도체 웨이퍼 하면의 연삭 후, 반도체 웨이퍼 하면에 하부 몰딩(122)을 형성한다(도 9). 이 경우에도, 상부 몰딩을 캐리어로 이용함으로써 용이하게 하부 몰딩 형성할 수 있을 것이다. 하부 몰딩(122)은 트렌치 영역에서 상부 몰딩과 만나게 되어 실질적으로 일체화된 몰딩부를 형성하게 된다.
다음으로, 상부 몰딩으로부터 표면이 노출되어 있는 전도성 포스트(116) 표면에 솔더 볼(117)을 형성한다(도 10).
마지막으로, 집적회로가 형성된 활성 영역 별로 반도체 웨이퍼를 절단하여 개별 반도체 칩 단위의 패키지를 완성한다(도 11). 개별 반도체 패키지로 절단 하는 공정은 상부 몰딩이 충진된 트렌치 영역(즉, 절단 라인)을 기준으로 수행된다.
본 발명에 따른 반도체 패키지 제조 방법에 있어서 재배치 도전층, 절연층, 전도성 포스트 등은 트렌치 형성 공정과 순서가 바뀌어도 무방하다. 예를 들어, 도 12 및 도 13을 참조하면 트렌치를 형성하기 전에 재배치 도전층(115), 절연층(114) 및 전도성 포스트(116)를 형성하고(도 12), 다음 공정으로 트렌치(105)를 절단 라인에 형성한 것을 볼 수 있다(도 13).
또한, 본 발명에 있어서 반도체 패키지의 상부 몰딩 및/또는 하부 몰딩은 감광성(photosensitive) 물질을 사용하여 형성할 수 있다. 이 경우, 포토레지스트 공정과 유사하게 상부 몰딩 및 하부 몰딩을 패터닝하여 원하는 영역만을 (예를 들어, 솔더 형성 영역만을) 국부적으로 제거할 수 있다.
본 발명에 따른 반도체 패키지 및 웨이퍼레벨 반도체 패키지 제조 방법은 단일 반도체 패키지 뿐만 아니라 적층형 패키지 제조에도 매우 효과적이다. 도 14 내지 도 23을 참조하여 본 발명에 따른 적층형 반도체 패키지 제조 방법의 일례를 설명한다.
집적 회로 유닛이 형성된 복수의 활성 영역(110)이 배열되어 있는 반도체 웨이퍼(100)를 준비한다(도 14). 활성 영역에 전극 패드(112) 및 전극 패드를 노출시키는 제1절연층(113)이 형성되어 있다. 다음으로, 활성 영역 주변의 절단 라인(102)에 트렌치(105)를 형성한다(도 15). 트렌치가 형성되는 깊이는 반도체 웨이퍼(100)의 두께 보다 작고 활성 영역(110)의 두께 보다 크게 한다.
다음으로, 앞선 실시예에서와 유사하게 재배치 도전층, 도전성 포스트 등을 형성한다. 이 경우, 재배치 도전층의 일단(115a)을 상기 트렌치(105) 영역으로 더 연장되도록 형성한다(도 16). 트렌치 영역까지 연장된 재배치 도전층(측면 도전층)(115a)은 후술하는 바와 같이 상부 재배치 도전층과 하부 재배치 도전층을 상호 전기적으로 연결하게 된다.
다음으로 반도체 웨이퍼 상부에 전면적으로 상부 몰딩(120)을 형성한다(도 17). 상부 몰딩으로 상면이 커버된 반도체 웨이퍼의 양면을 연삭하여, 상부 몰딩(120)의 상면을 연삭하여 전도성 포스트(116)의 표면을 노출시키고 반도체 웨이퍼의 하면은 트렌치에 충진된 상부 몰딩을 노출시킨다(도 18).
연삭된 반도체 웨이퍼(101) 하면에 재배치 도전층(115') 및 도전성 포스 트(116')를 형성한다(도 19). 상기 재배치 도전층(115')의 상하면에는 제1절연층(113)과 제2절연층(114)이 형성되어 재배치 도전층의 일부분만을 노출시키게 된다. 재배치 도전층(115')의 일단은 측방향으로 연장되도록 형성한다. 연장된 재배치 도전층(115b)은 트렌치 영역에 형성된 측면 도전층(115a)과 연결되어 상부 재배치 도전층(115)과 하부 재배치 도전층(115')이 전기적으로 연결된다. 반도체 웨이퍼(101) 하면에 재배치 도전층(115') 및 전도성 포스트(116')를 형성한 후, 하부 몰딩(122)을 형성한다.
다음으로, 하부 몰딩(122)을 연삭하여 상기 전도성 포스트(116') 표면이 노출되도록 한다(도 20).
다음으로, (상부 또는 하부의) 전도성 포스트에 솔더 볼(117)을 형성하고(도 21), 트렌치 형성 영역을 기준으로 단위 활성 영역 별로 절단한다(도 22). 개별적으로 분리된 반도체 패키지는 내부에 활성 영역이 존재하며 외부에는 몰딩부로 커버되고, 상면과 하면에 외부 접속용 수단(범프 또는 솔더 볼)이 형성된 형태가 된다.
이와 같이 상부와 하부에 외부 접속용 수단이 형성된 개별 반도체 패키지는 상호 수직적으로 적층하기에 용이하다. 도 23은 적층형 반도체 패키지의 예를 보인 것으로, 제1반도체 패키지(I)와 제2반도체 패키지(II)가 상호 전기적으로 접속되어 있다.
제1반도체 패키지는 도 3에 도시한 바와 유사하게 집적 회로가 형성된 제1반도체 칩과, 상기 제1반도체 칩의 상면을 커버하는 제1상부 몰딩과, 상기 제1반도체 칩의 하면을 커버하는 제1하부 몰딩을 포함하며, 상기 제1상부 몰딩의 가장자리는 하부로 연장되어 상기 제1하부 몰딩과 일체화되어 제1상부 몰딩과 제1하부 몰딩에 의하여 상기 제1반도체 칩의 측면이 외부에 대해 보호된다.
또한, 제2반도체 패키지는 도 3에 도시한 바와 유사하게 집적 회로가 형성된 제2반도체 칩과, 상기 제2반도체 칩의 상면을 커버하는 제2상부 몰딩과, 상기 제2반도체 칩의 하면을 커버하는 제2하부 몰딩을 포함하며, 상기 제2상부 몰딩의 가장자리는 하부로 연장되어 상기 제2하부 몰딩과 일체화되어 제2상부 몰딩과 제2하부 몰딩에 의하여 상기 제2반도체 칩의 측면이 외부에 대해 보호된다.
상기 제1상부 몰딩, 제2상부 몰딩, 제1하부 몰딩, 및 제2하부 몰딩은 동종 재질인 것이 바람직하다.
상기 제1반도체 패키지와 제2반도체 패키지는 상호 수직적으로 적층되며, 제1반도체 패키지 또는 제2반도체 패키지에 형성된 도전성 범프 구조물에 의하여 상호 전기적으로 연결된다. 이와 같은 적층 형태는 2층 구조에 제한되지 않고 더 많은 수의 반도체 디바이스 적층에 적용될 수 있어, 예를 들어 고용량의 메모리 구조를 형성하는데 매우 적합할 것이다.
본 발명에 따른 반도체 패키지 제조 방법은 수직 적층 구조 이외에도 웨이퍼레벨의 축성(build-up) 구조 및 시스템화된 패키지 형성에 효과적으로 적용될 수 있다.
도 24 내지 도 29를 참조하여 웨이퍼레벨에서 축성된 시스템 패키지 제조 방법의 일례를 설명한다.
먼저, 표면에 도전층(또는 재배치 도전층)이 형성된 기판(200)을 준비한다(도 24). 상기 기판은 웨이퍼 레벨의 반도체 기판일 수도 있지만, 이와 달리 도전층이 표면에 형성된 인쇄회로기판일 수도 있으며, 기타 유연성(flexible) 기판도 사용 가능하다.
상기 기판 위에 본 발명에 따른 반도체 패키지, 예를 들어 도 3에 도시한 바와 같이 상부 몰딩과 하부 몰딩에 의하여 전면적으로 보호되는 반도체 패키지를 상기 기판에 접촉시킨다(도 25).
반도체 패키지는 예를 들어 기판에 본딩 물질(202)을 매개로 다이본딩으로 접촉될 수도 있으며(반도체 패키지 210a), 이와 달리 도전성 범프 구조물이나 솔더 볼에 의하여 전기적으로 접촉될 수도 있다(반도체 패키지 210b). 기판 위에 축성되는 반도체 패키지의 수 및 형태는 원하는 패키지 시스템에 따라 변형될 수 있다.
다음으로, 기판 위에 축성된 반도체 패키지들을 커버하는 몰딩(220)을 형성한다(도 26). 형성된 몰딩을 부분적으로 제거하여 반도체 패키지의 도전성 포스트(215)를 노출시킨다(도 27).
축성된 반도체 패키지 상면에 또 다른 반도체 소자(또는 반도체 패키지)를 연속적으로 축성하여 다층 구조의 시스템화된 반도체 패키지를 제조할 수 있다.
도 28 및 도 29는 완성된 반도체 패키지의 예를 보인 것으로, 도 28의 경우 2층 구조의 패키지를, 도 29의 경우 3층 구조의 패키지를 보이고 있다.
도 28의 실시예는 하부 층(I)과 상부 층(II)은 도전성 물질이 충진된 비어(205a, 205b)에 의하여 전기적으로 연결될 수 있으며, 하부 층과 상부 층의 반도 체 디바이스는 예를 들어 도 3의 반도체 패키지 이외에도 집적 소자(212)가 매립될 수 있다. 상부 층 표면에는 솔더 볼(217)이 형성되어 외부회로기판(미도시) 등과 전기적으로 연결될 수 있다.
또한, 하부 층(I)과 상부 층(II)은 모두 동일한 재질의 몰딩으로 커버되어 외부 환경으로부터 보호될 수 있다. 이 경우, 상기 도전성 물질이 충진된 비어(205a, 205b)는 예를 들어 몰딩을 형성한 후 몰딩을 부분적으로 제거하여 형성할 수 있을 것이다.
도 29의 실시예는 모두 3 개의 층이 수직으로 축성되어 구성된 반도체 패키지를 도시하고 있으며, 최상부 층(III)에는 예를 들어 도 3에 도시된 바와 같은 반도체 패키지(210c)가 실장되어 있다. 하부 층(I), 중간 층(II) 및 최상부 층(III)은 모두 동일한 재질의 몰딩으로 커버되어 외부 환경으로부터 보호될 수 있다.
본 발명에 따른 반도체 패키지는 웨이퍼레벨에서 몰딩 공정 뿐만 아니라 방열 수단을 형성할 수도 있다.
도 30 내지 32는 본 발명에 따른 반도체 패키지에 있어서 열방출 특성을 향상시키기 위하여 방열 수단을 형성하는 방법의 일 실시예를 보이고 있다. 상부 몰딩이 형성되고 하면이 연삭된 웨이퍼(100)의 하면에 열전도성 금속 패드(예를 들어, Cu or Al 등)(302)가 형성되어 있고, 이 금속 패드와 접촉하는 다수의 금속 포스트(예를 들어, Cu or Al 등)(304)가 형성되어 있다(도 30)(반도체 칩의 동작 시) 웨이퍼(100)의 활성 영역에서 발생하는 열은 금속 패드 및 금속 포스트를 통해 외부로 쉽게 방출될 수 있다. 하부 몰딩(122)은 금속 패드를 커버하면서 금속 포스트 의 끝단을 노출시키도록 웨이퍼 하면에 형성된다.
상기 금속 포스트의 끝단에는 별도의 방열층(310)을 추가로 접촉시켜 열방출 특성을 더욱 향상시킬 수 있다(도 31). 상기 방열층으로는 예를 들어, 열전달물질(Thermal interface material)을 코팅할 수 있다. 또한, 본 발명에 따른 반도체 패키지는 상기 방열층에 접촉하도록 부가적으로 히트 싱크(320)를 더 포함할 수도 있다(도 32).
도 33 내지 35는 다른 실시예에 따른 반도체 패키지로서 웨이퍼 후면에 열전달물질(310)과 방열패드(thermal pad)(312)으로 구성되는 열방출층을 형성한 것을 보이고 있다. 열전달 물질과 방열패드를 다수의 층이 반복적으로 형성시킴으로써 열방출 특성을 더욱 향상시킬 수 있다(도 33). 열방출층을 형성한 후 하부 몰딩(122)을 웨이퍼 후면에 형성하고, 솔더 볼(117)을 형성한 뒤, 열전달 물질(310)을 웨이퍼 하부에 추가로 도포할 수 있다(도 34). 또한, 앞선 실시예와 유사하게 부가적으로 히트 싱크를 웨이퍼 하부에 접촉시켜 열방출을 극대화시킬 수 있다(도 35).
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 집적 회로가 형성된 반도체 웨이퍼를 보인 평면도.
도 2는 도 1의 부분 확대도.
도 3은 본 발명에 따른 반도체 패키지의 구조를 보인 단면도.
도 4 내지 11은 본 발명의 제1실시예에 따른 반도체 패키지 제조 방법을 보인 공정도.
도 12 및 13은 제1실시예의 변형된 방법을 보인 공정도.
도 14 내지 23은 본 발명의 제2실시예에 따른 반도체 패키지 제조 방법을 보인 공정도.
도 24 내지 29는 축성 방식으로 패키지를 제조하는 방법을 보인 공정도.
도 30 내지 35는 본 발명의 반도체 패키지의 다른 제조 방법으로서 열방출 수단을 구비하는 단계를 보인 공정도.
*** 도면의 주요부분에 대한 부호의 설명 ***
100: 기판 110: 활성 영역
115: 재배치 도전층 116: 도전성 포스트
117: 솔더 볼 120: 상부 몰딩
122: 하부 몰딩

Claims (13)

  1. 복수의 집적회로 유닛이 형성된 반도체 웨이퍼에서 단위 집적회로 영역 주변의 절단 라인(scribe lane)에 상기 반도체 웨이퍼에 형성되는 활성 영역의 두께 보다 크게 트렌치를 형성하고,
    상기 웨이퍼 상면에 전도성 포스트를 형성하고,
    상기 웨이퍼 상면 및 상기 트렌치에 상부 몰딩을 형성하고,
    상기 상부 몰딩을 연삭하여 상기 전도성 포스트의 표면을 노출시키고,
    상기 웨이퍼 하면을 연삭하여 상기 트렌치에 충진된 상부 몰딩을 노출시키고,
    상기 웨이퍼 하면에 하부 몰딩을 형성하여 상기 트렌치에 충진된 상부 몰딩을 하부 몰딩과 연결시키고,
    상기 노출된 전도성 포스트에 솔더 볼을 형성하고,
    상기 반도체 웨이퍼를 집적회로가 형성된 활성 영역 별로 절단하는 단계를 포함하는
    웨이퍼 레벨 반도체 패키지 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 집적 회로가 형성된 제1반도체 칩과, 상기 제1반도체 칩의 상면을 커버하는 제1상부 몰딩과, 상기 제1반도체 칩의 하면을 커버하는 제1하부 몰딩을 포함하며, 상기 제1상부 몰딩의 가장자리는 하부로 연장되어 상기 제1하부 몰딩과 일체화되어 제1상부 몰딩과 제1하부 몰딩에 의하여 상기 제1반도체 칩의 측면이 외부에 대해 보호되는 제1반도체 패키지; 및
    집적 회로가 형성된 제2반도체 칩과, 상기 제2반도체 칩의 상면을 커버하는 제2상부 몰딩과, 상기 제2반도체 칩의 하면을 커버하는 제2하부 몰딩을 포함하며, 상기 제2상부 몰딩의 가장자리는 하부로 연장되어 상기 제2하부 몰딩과 일체화되어 제2상부 몰딩과 제2하부 몰딩에 의하여 상기 제2반도체 칩의 측면이 외부에 대해 보호되는 제2반도체 패키지를 포함하며,
    상기 제1반도체 패키지와 제2반도체 패키지는 상호 수직적으로 적층되며, 제1반도체 패키지 또는 제2반도체 패키지에 형성된 도전성 범프 구조물에 의하여 상호 전기적으로 연결되고,
    상기 제1반도체 패키지와 제2반도체 패키지는 제1반도체 칩 및 제2반도체 칩과 각각 전기적으로 연결되면서 제1상부 몰딩 및 제2상부 몰딩 표면으로 노출되는 제1전도성 포스트들과 제1하부 몰딩 및 제2하부 몰딩 표면으로 노출되는 제2전도성 포스트들을 포함하는 것을 특징으로 하는
    적층형 반도체 패키지.
  9. 제8항에 있어서, 상기 제1상부 몰딩, 제2상부 몰딩, 제1하부 몰딩, 및 제2하부 몰딩은 동종 재질인 적층형 반도체 패키지.
  10. 도전층이 형성된 기판과,
    집적 회로가 형성된 제1반도체 칩과, 상기 제1반도체 칩의 상면을 커버하는 제1상부 몰딩과, 상기 제1반도체 칩의 하면을 커버하는 제1하부 몰딩을 포함하며, 상기 제1상부 몰딩의 가장자리는 하부로 연장되어 상기 제1하부 몰딩과 일체화되어 제1상부 몰딩과 제1하부 몰딩에 의하여 상기 제1반도체 칩의 측면이 외부에 대해 보호되는 제1반도체 패키지; 및
    집적 회로가 형성된 제2반도체 칩과, 상기 제2반도체 칩의 상면을 커버하는 제2상부 몰딩과, 상기 제2반도체 칩의 하면을 커버하는 제2하부 몰딩을 포함하며, 상기 제2상부 몰딩의 가장자리는 하부로 연장되어 상기 제2하부 몰딩과 일체화되어 제2상부 몰딩과 제2하부 몰딩에 의하여 상기 제2반도체 칩의 측면이 외부에 대해 보호되는 제2반도체 패키지를 포함하며,
    상기 제1반도체 패키지는 상기 기판에 도전성 범프 구조물로 전기적으로 연결되며, 상기 제2반도체 패키지는 상기 기판에 다이본딩되어 있는 것을 특징으로 하는
    적층형 반도체 패키지.
  11. 제10항에 있어서, 상기 제1반도체 패키지와 제2반도체 패키지를 커버하는 제3몰딩을 포함하는 적층형 반도체 패키지.
  12. 제11항에 있어서, 상기 제3몰딩을 관통하여 상기 기판의 도전층에 연결되며 도전 물질이 충진된 비어를 포함하는 적층형 반도체 패키지.
  13. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010002843A (ko) * 1999-06-18 2001-01-15 김영환 몰드형 웨이퍼 레벨 패키지
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
KR100345166B1 (ko) * 2000-08-05 2002-07-24 주식회사 칩팩코리아 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
KR100688560B1 (ko) * 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
KR20010002843A (ko) * 1999-06-18 2001-01-15 김영환 몰드형 웨이퍼 레벨 패키지
KR100345166B1 (ko) * 2000-08-05 2002-07-24 주식회사 칩팩코리아 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
KR100688560B1 (ko) * 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11963351B2 (en) 2020-11-18 2024-04-16 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

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