KR100984729B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상태의 반도체 칩에 열방출을 위한 히트싱크를 형성한 후, 이를 스택 패키지 구현을 위해 적층시 열방출 효과를 크게 얻을 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

이를 위해, 본 발명은 보호막으로 씌워진 웨이퍼 상태의 반도체 칩과; 상기 반도체 칩의 본딩패드와 인접된 위치로부터 수직방향으로 관통 형성된 관통 실리콘 비아와; 상기 관통 실리콘 비아에 매립된 전도성 금속과; 상기 반도체 칩의 상면에서 그 사방 테두리 영역상의 보호막이 제거된 자리에 충진 또는 도금되는 열방출용 히트싱크, 또는 상기 반도체 칩의 사방 측면에 일체로 형성된 열방출용 히트싱크; 로 구성된 것을 특징으로 하는 반도체 장치 및 그 제조 방법을 제공한다.

반도체 장치, 웨이퍼, 반도체 칩, TSV, 적층, 히트싱크, 열방출

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상태의 반도체 칩에 열방출을 위한 히트싱크를 형성한 후, 이를 스택 패키지 구현을 위해 적층시 열방출 효과를 크게 얻을 수 있도록 한 반도체 장치 및 그 제조 방법에 관한 것이다.

최근에 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 다양한 구조의 스택 패키지가 개발되고 있다.

반도체 패키징 분야에서 "스택(stack)"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 구현함에 따라 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 큰 장점을 갖기 때문에 스택 칩 및 그 패 키지에 대한 연구가 지속되고 있다.

기존의 스택 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.

이러한 점을 감안하여, 스택 패키지를 위한 칩 적층 구조의 일례로서 관통 실리콘 비아(TSV: Through silicon via)를 이용한 칩 적층 방법이 제안되어 왔다.

상기 관통 실리콘 비아를 이용한 칩 적층 방법은 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 방법으로서, 그 종래의 적층 과정을 간략하게 살펴보면 다음과 같다.

첨부한 도 4는 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.

먼저, 웨이퍼(20) 레벨에서 각 칩(10)의 본딩패드 인접부분에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 물질의 확산을 방지하기 위한 절연막(미도시됨)을 형성한다.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(12) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(14)을 매립해서 관통 실리콘 비아(16)를 형성한다.

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(16)에 매립된 전도성 금속(14)을 노출시킨다.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속를 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.

그러나, 종래의 관통 실리콘 비아를 이용하여 반도체 칩이 적층된 스택 패키지에 있어서, 상하로 적층된 복수개의 반도체 칩에서 동시에 열이 발생됨에 따라 다음과 같은 문제점이 발생되고 있다.

즉, 적층된 복수개의 반도체 칩은 그 동작중 열이 발생되는데, 반도체 칩의 원재료인 실리콘과 관통 실리콘 비아에 충진된 전도성 금속간의 열팽창계수 차이로 인하여 그 경계면에 피로(fatigue)하중이 작용하고, 이 피로하중에 의하여 반도체 칩에 균열이 전파되어 칩의 불량을 야기할 수 있다.

이에, 관통 실리콘 비아 또는 범프를 이용한 반도체 칩의 적층시 별도의 열방출수단을 통하여 열방출을 극대화할 수 있는 방안이 요구되고 있다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아 또는 범프 등을 이용하여 웨이퍼 상태의 반도체 칩을 상하로 적층 구성함에 있어 서, 각 반도체 칩의 사방 테두리 부위에 열방출을 위한 히트싱크를 형성해줌으로써, 각 칩에서 발생되는 열을 외부로 신속하게 방출하여 열방출 효과를 크게 얻을 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일 구현예에 따르면, 보호막으로 씌워진 웨이퍼 상태의 반도체 칩과; 상기 반도체 칩의 본딩패드와 인접된 위치로부터 수직방향으로 관통 형성된 관통 실리콘 비아와; 상기 관통 실리콘 비아에 매립된 전도성 금속과; 상기 반도체 칩의 상면에서 그 사방 테두리 영역상의 보호막이 제거되고, 그 제거된 자리에 충진 또는 도금되는 열방출용 히트싱크; 로 구성된 것을 특징으로 하는 반도체 장치를 제공한다.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예에 따르면, 보호막으로 씌워진 웨이퍼 상태의 반도체 칩과; 상기 반도체 칩의 본딩패드와 인접된 위치로부터 수직방향으로 관통 형성된 관통 실리콘 비아와; 상기 관통 실리콘 비아에 매립된 전도성 금속과; 상기 반도체 칩의 사방 측면에 일체로 형성된 열방출용 히트싱크; 로 구성된 것을 특징으로 한다.

바람직한 구현예로서, 상기 다수개의 반도체 칩이 관통 실리콘 비아의 전도성 금속끼리 및 열방출용 히트싱크끼리 접촉되며 상하로 적층되는 것을 특징으로 한다.

또한, 적층된 반도체 칩중 가장 위쪽의 반도체 칩 상면에 동일 면적의 열방 출용 히트싱크판이 더 부착된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예에 따르면, 백그라인딩 이전의 웨이퍼의 각 반도체 칩 상면에서 그 사방 테두리 영역을 제외한 나머지 전체 영역에 걸쳐 보호막을 형성하는 단계와; 상기 보호막이 형성되지 않은 반도체 칩의 사방 테두리 부위에 보호막과 동일한 높이로 열방출을 위한 금속을 도금 또는 충진하여 히트싱크를 형성해주는 단계와; 각 반도체 칩의 본딩패드와 인접된 위치에 수직홀을 형성하고, 이 수직홀의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 관통 실리콘 비아를 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 관통 실리콘 비아의 전도성 금속이 노출될 때까지 백그라인딩하는 단계와; 상기 히트싱크를 갖는 반도체 칩이 개개 단위로 분리되도록 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.

상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예에 따르면, 백그라인딩 이전의 웨이퍼의 소잉라인을 따라 트렌치를 형성하는 단계와; 상기 웨이퍼의 각 반도체 칩 상면 및 상기 트렌치 표면에 보호막을 형성하는 단계와; 상기 보호막으로 코팅된 트렌치내에 히트싱크가 되는 금속을 도금 또는 충진하는 단계와; 각 반도체 칩의 본딩패드와 인접된 위치에 수직홀을 형성하고, 이 수직홀의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 관통 실리콘 비아를 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 관통 실리콘 비아의 전도성 금속 및 상기 트렌치내의 히트싱크 저면이 노출될 때까지 백 그라인딩하는 단계와; 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하되, 상기 트렌치내의 히트싱크의 중심부를 따라 소잉을 실시하여, 양측면에 히트싱크를 갖는 반도체 칩이 개개의 단위로 분리되는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.

바람직한 구현예로서, 상기 개개의 단위로 분리된 반도체 칩을 적층하되, 상기 관통 실리콘 비아의 전도성 금속끼리 접촉시키는 동시에 열방출용 히트싱크끼리 접촉시키며 상하로 적층하는 단계를 더 포함하는 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.

웨이퍼 상태의 각 반도체 칩에 관통 실리콘 비아를 형성함과 함께, 각 반도체 칩의 사방 테두리 부위에 열방출을 위한 히트싱크를 형성해준 다음, 다수개의 반도체 칩을 관통 실리콘 비아 및 히트싱크끼리 서로 접촉시키며 상하로 적층해줌으로써, 각 칩에서 발생되는 열을 히트싱크를 통하여 외부로 신속하게 방출할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

본 발명은 웨이퍼 상태의 각 반도체 칩에 열방출수단인 히트싱크를 미리 일체로 형성하고, 히트싱크를 갖는 반도체 칩들이 상하로 적층되어 스택 패키지로 적용되었을 때, 각 반도체 칩에서 발생되는 열을 히트싱크를 통하여 외부로 용이하게 방출시킬 수 있도록 한 점에 주안점이 있다.

본 발명의 제1실시예에 따른 반도체 장치 및 그 제조 방법을 설명하면 다음과 같다.

첨부한 도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제1실시예를 나타내는 단면도이다.

먼저, 백그라인딩 이전의 웨이퍼(20)를 구비한다.

상기 웨이퍼(20)의 각 반도체 칩(10) 상면에 걸쳐 보호막(18: passivation)이 형성된다.

상기 보호막(18)은 반도체 칩 표면에 일종의 폴리머를 도포하여 형성되는 층으로서, 반도체 칩(10)에 각종 패턴을 이루면서 집적화된 반도체 소자들을 보호하기 위하여 형성된다.

이때, 상기 보호막(18)의 형성 과정에서 각 반도체 칩(10)의 사방 테두리 영역(웨이퍼의 소잉라인과 바로 인접된 위치)에는 보호막을 형성하지 않도록 한다.

또는, 상기 보호막(18)의 형성 과정에서 각 반도체 칩(10)의 사방 테두리 영역에도 보호막이 형성된다 하더라도 에칭 등의 방법으로 제거해준다.

이어서, 상기 보호막(18)이 형성되지 않은 부위 즉, 각 반도체 칩(10)의 사방 테두리 영역에 보호막과 동일한 높이로 열방출을 위한 금속을 도금 또는 충진하 여 히트싱크(30a)를 형성한다.

한편, 상기 웨이퍼(20) 상태의 각 반도체 칩(10)에 관통 실리콘 비아(16)가 형성된다.

즉, 각 반도체 칩(10)의 본딩패드(22)와 인접된 위치에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀(12)내에 전도성 금속(14)을 매립시킨 구조의 관통 실리콘 비아(16)가 형성된다.

다음으로, 상기 웨이퍼의 후면을 백그라인딩하되, 상기 관통 실리콘 비아(16)의 전도성 금속(14)이 노출될 때까지 백그라인딩을 실시한다.

이어서, 상기 웨이퍼(20)의 각 반도체 칩(10)을 개개 단위로 소잉하는 공정이 진행된다.

보다 상세하게는, 상기 웨이퍼(20)의 소잉라인을 따라 소잉이 진행되어, 개개의 반도체 칩(10)을 분리되며, 이때 분리된 반도체 칩(10)의 상면에서 그 사방 테두리 영역에는 보호막(18)과 동일한 높이를 갖는 히트싱크(30a)가 일체로 형성된 상태가 된다.

이렇게 제조된 제1실시예에 따른 반도체 칩(10)을 여러개 적층시켜 스택 패키지로 제조하게 되는데, 각 반도체 칩(10)의 관통 실리콘 비아(16)내의 전도성 금속(14)끼리 전기적으로 접촉시키면서 상하로 적층하게 된다.

따라서, 여러개의 반도체 칩(10)이 적층되어 스택 패키지로 제조된 후, 그 동작중에 발생하는 열을 각 반도체 칩(10)의 상면에서 그 사방 테두리 영역에 위치된 히트싱크를 통해 전도하여 외부로 용이하게 방출시킬 수 있다.

여기서, 본 발명의 제2실시예에 따른 반도체 장치 및 그 제조 방법을 설명하면 다음과 같다.

첨부한 도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제2실시예를 나타내는 단면도이다.

먼저, 백그라인딩 이전의 웨이퍼(20)의 소잉라인을 따라 소정 깊이의 트렌치(26)를 형성한다.

이어서, 제1실시예와 같은 방법으로, 상기 웨이퍼(20)의 각 반도체 칩(10) 상면 및 상기 트렌치(26) 표면에 보호막(18: passivation)을 형성한다.

다음으로, 상기 보호막(18)으로 코팅된 트렌치(26)내에 히트싱크(30b)가 되는 금속을 도금 또는 충진하되, 반도체 칩(10)의 상면에 코팅된 보호막 표면과 동일한 높이로 충진된다.

한편, 제1실시예와 같이 상기 웨이퍼(20) 상태의 각 반도체 칩(10)에 관통 실리콘 비아(16)가 형성된다.

즉, 각 반도체 칩(10)의 본딩패드(22)와 인접된 위치에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀(12)내에 전도성 금속(14)을 매립시킨 구조의 관통 실리콘 비아(16)가 형성된다.

다음으로, 상기 웨이퍼(20)의 후면을 백그라인딩하되, 상기 관통 실리콘 비아(16)의 전도성 금속(14) 및 상기 트렌치(26)내의 히트싱크(30b) 저면이 노출될 때까지 백그라인딩한다.

이어서, 상기 웨이퍼(20)의 소잉라인을 따라 소잉을 실시하여, 반도체 칩(10)을 개개 단위로 분리한다.

보다 상세하게는, 상기 웨이퍼(20)의 소잉라인과 일치되는 위치에 트렌치(26)가 형성되고, 이 트렌치(26)에 히트싱크(30b)가 도금 내지 충진된 상태이므로, 이때의 소잉은 상기 트렌치(26)내의 히트싱크(30b)의 중심부를 따라 실시됨으로써, 양측면에 히트싱크(30b)를 일체로 갖는 반도체 칩(10)이 개개의 단위로 분리된다.

이렇게 제조된 제2실시예에 따른 반도체 칩(10)을 여러개 적층시켜 스택 패키지로 제조하게 되는데, 각 반도체 칩(10)의 관통 실리콘 비아(16)의 전도성 금속(14)끼리 전기적으로 접촉시키면서 상하로 적층하게 되고, 특히 각 반도체 칩(10)의 적층시 그 측면에 일체로 형성된 열방출용 히트싱크(30b)도 상하로 접촉되며 적층된다.

따라서, 여러개의 반도체 칩(10)이 적층되어 스택 패키지로 제조된 후, 그 동작중에 발생하는 열을 각 반도체 칩(10)의 측면에 일체로 형성된 히트싱크(30b)를 통해 전도되어 외부로 용이하게 방출시킬 수 있다.

한편, 첨부한 도 3a 및 도 3b에 도시된 바와 같이, 여러개의 반도체 칩(10)의 적층 구성된 상태에서, 가장 위쪽의 반도체 칩(10) 상면에 동일한 면적을 갖는 히트싱크판(32)을 부착하여, 열방출 성능을 보다 향상시킬 수 있다.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제1실시예를 나타내는 단면도,

도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법에 대한 제2실시예를 나타내는 단면도,

도 3a는 도 1의 반도체 장치에 히트싱크판이 더 부착된 상태를, 도 3b는 도 2의 반도체 장치에 히트싱크판이 더 부착된 상태를 나타내는 단면도,

도 4는 종래의 TSV를 이용한 칩 적층 방법을 설명하는 단면도.

<도면의 주요 부분에 대항 부호의 설명>

10 : 반도체 칩 12 : 수직홀

14 : 전도성 금속 16 : 관통 실리콘 비아

18 : 보호막 20 : 웨이퍼

22 : 본딩패드 26 : 트렌치

30a,30b : 히트싱크 32 : 히트싱크판

Claims (7)

1. 보호막으로 씌워진 웨이퍼 상태의 반도체 칩과;

   상기 반도체 칩의 본딩패드와 인접된 위치로부터 수직방향으로 관통 형성된 관통 실리콘 비아와;

   상기 관통 실리콘 비아에 매립된 전도성 금속과;

   상기 반도체 칩의 상면에서 그 사방 테두리 영역상의 보호막이 제거되고, 그 제거된 자리에 충진 또는 도금되거나, 상기 반도체 칩의 사방 측면에 일체로 충진 또는 도금되어 일체로 형성된 열방출용 히트싱크;

   를 포함하여 구성하고, 상기 반도체 칩 여러개가 관통 실리콘 비아의 전도성 금속끼리 또는 열방출용 히트싱크끼리 접촉되며 상하로 적층되도록 한 것을 특징으로 하는 반도체 장치.
2. 삭제
3. 삭제
4. 청구항 1에 있어서, 적층된 반도체 칩중 가장 위쪽의 반도체 칩 상면에 동일 면적의 열방출용 히트싱크판이 더 부착된 것을 특징으로 하는 반도체 장치.
5. 백그라인딩 이전의 웨이퍼의 각 반도체 칩 상면에서 그 사방 테두리 영역을 제외한 나머지 전체 영역에 걸쳐 보호막을 형성하는 단계와;

   상기 보호막이 형성되지 않은 반도체 칩의 사방 테두리 부위에 보호막과 동일한 높이로 열방출을 위한 금속을 도금 또는 충진하여 히트싱크를 형성해주는 단계와;

   각 반도체 칩의 본딩패드와 인접된 위치에 수직홀을 형성하고, 이 수직홀의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 관통 실리콘 비아를 형성하는 단계와;

   상기 웨이퍼의 후면을 백그라인딩하되, 상기 관통 실리콘 비아의 전도성 금속이 노출될 때까지 백그라인딩하는 단계와;

   상기 히트싱크를 갖는 반도체 칩이 개개 단위로 분리되도록 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
6. 백그라인딩 이전의 웨이퍼의 소잉라인을 따라 트렌치를 형성하는 단계와;

   상기 웨이퍼의 각 반도체 칩 상면 및 상기 트렌치 표면에 보호막을 형성하는 단계와;

   상기 보호막으로 코팅된 트렌치내에 히트싱크가 될 금속을 도금 또는 충진하는 단계와;

   각 반도체 칩의 본딩패드와 인접된 위치에 수직홀을 형성하고, 이 수직홀의 표면에 절연막을 형성한 후, 절연막이 형성된 수직홀내에 전도성 금속을 매립하여 관통 실리콘 비아를 형성하는 단계와;

   상기 웨이퍼의 후면을 백그라인딩하되, 상기 관통 실리콘 비아의 전도성 금속 및 상기 트렌치내의 히트싱크 저면이 노출될 때까지 백그라인딩하는 단계와;

   상기 웨이퍼의 소잉라인을 따라 소잉을 실시하되, 상기 트렌치내의 히트싱크의 중심부를 따라 소잉을 실시하여, 양측면에 히트싱크를 갖는 반도체 칩이 개개의 단위로 분리되는 단계;

   를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
7. 청구항 5 또는 청구항 6에 있어서, 상기 개개의 단위로 분리된 반도체 칩을 적층하되, 상기 관통 실리콘 비아의 전도성 금속끼리 접촉시키거나, 열방출용 히트싱크끼리 접촉시키며 상하로 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.

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