KR101128892B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성한 후, 상기 관통 기판 비아(TSV)의 내부 및 외부 측벽에 절연막을 증착하고 상기 관통 기판 비아(TSV)의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 매립함으로써, 후속 공정에서 범프(bump) 형성 공정 후, 스택킹(stacking) 시 반도체 기판의 실리콘(Si)과 범프와의 쇼트(short)를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Apparatus and Method for Manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 TSV(Through Substrate Via) 공정에 관련된 기술이다.
반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수 개 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서 각 칩의 본딩 패드와 기판의 전도성 회로 패턴 간에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로 패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 구조가 제안되었는 바, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서, 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
도 1은 종래 기술에 따른 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.
먼저, 웨이퍼 레벨에서 각 칩(26)의 본딩 패드 인접 부분에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막(미도시)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(12) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(14)을 매립해서 관통 실리콘 비아(16)를 형성한다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(16)에 매립된 전도성 금속(14)을 노출시킨다.
이어서, 웨이퍼를 쏘잉하여 개별 칩으로 분리시킨 후, 기판상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속을 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.
여기서, 상기 관통 실리콘 비아(16)와 연결된 금속 배선 및 범프(bump) 형성 공정 후, 스택킹(stacking) 시 범프(bump)가 눌려 인접한 실리콘(Si)에 맞닿을 때 쇼트(short)가 발생하는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성한 후, 상기 관통 기판 비아(TSV)의 내부 및 외부 측벽에 절연막을 증착하고 상기 관통 기판 비아(TSV)의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 매립함으로써, 후속 공정에서 범프(bump) 형성 공정 후, 스택킹(stacking) 시 반도체 기판의 실리콘(Si)과 범프와의 쇼트(short)를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명은 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성하는 단계, 상기 관통 기판 비아의 내부 및 외부 측벽에 절연막을 증착하는 단계 및 상기 관통 기판 비아의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 금속막은 구리(Cu)로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 1㎛ ~ 10㎛ 두께로 증착되는 것을 특징으로 한다.
바람직하게는, 상기 금속막을 형성하는 단계 후, 백그라인딩(Back grinding) 공정을 실시하여 상기 절연막을 분리하는 것을 특징으로 한다.
바람직하게는, 상기 절연막과 상기 금속막 사이에 장벽 금속(barrier metal)을 증착하는 것을 더 포함한다.
바람직하게는, 상기 장벽 금속(barrier metal)은 Ti/TiN층으로 형성하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판 내에 형성된 링(Ring) 타입의 관통 기판 비아(TSV), 상기 관통 기판 비아의 내부 및 외부 측벽에 형성된 절연막 및 상기 관통 기판 비아의 중심부 및 상기 절연막과 상기 절연막 사이에 형성된 금속막을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 금속막은 구리(Cu)로 형성한 것을 특징으로 한다.
바람직하게는, 상기 절연막은 1㎛ ~ 10㎛ 두께로 증착된 것을 특징으로 한다.
바람직하게는, 상기 절연막과 상기 금속막 사이에 증착된 장벽 금속(barrier metal)을 더 포함한다.
바람직하게는, 상기 장벽 금속(barrier metal)은 Ti/TiN층으로 형성한 것을 특징으로 한다.
본 발명은 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성한 후, 상기 관통 기판 비아(TSV)의 내부 및 외부 측벽에 절연막을 증착하고 상기 관통 기판 비아(TSV)의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 매립함으로써, 후속 공정에서 범프(bump) 형성 공정 후, 스택킹(stacking) 시 반도체 기판의 실리콘(Si)과 범프와의 쇼트(short)를 방지할 수 있는 장점이 있다.
도 1은 종래 기술에 따른 반도체 장치 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법을 도시한 마스크.
도 3은 본 발명에 따른 반도체 장치 및 그 제조 방법을 도시한 평면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법을 도시한 마스크이다.
도 2를 참조하면, 링(Ring) 타입의 관통 기판 비아(TSV) 마스크(105)를 도시한 것으로서, 링 타입의 차광 패턴(110)과 상기 링 타입의 차광 패턴(110)의 양 주위는 투광 패턴(120)으로 형성된다. 이때, 링 타입의 차광 패턴(110)의 안쪽은 전체 영역이 투광 패턴이며, 링 타입의 차광 패턴(110)의 바깥쪽은 상기 링 타입의 차광 패턴(110)의 표면을 포함한 일부 영역이 투광 패턴인 것을 특징으로 한다.
도 3은 본 발명에 따른 반도체 장치 및 그 제조 방법을 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(100)에 감광막을 형성한 후, 링 타입의 관통 기판 비아(TSV) 마스크(도 1의 105)를 이용하여 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 마스크로 상기 반도체 기판(100)을 식각하여 링(Ring) 타입의 관통 기판 비아(TSV, 110)를 형성한다.
다음에는, 상기 관통 기판 비아(TSV, 110)의 내부 및 외부 측벽에 절연막(120)을 증착한다. 이때, 절연막(120)은 산화막(oxide)으로 형성하는 것이 바람직하며, 상기 절연막(120)은 1㎛ ~ 10㎛ 두께로 증착되는 것이 바람직하다.
다음에는, 상기 관통 기판 비아(TSV, 110)의 중심부 및 상기 절연막(120)과 상기 절연막(120) 사이에 장벽 금속(barrier metal, 미도시) 및 금속막(130)을 형성한다. 이때, 장벽 금속은 Ti/TiN 막으로 형성하고, 금속막(130)은 구리(Cu)로 형성하는 것이 바람직하며, 구리(Cu) 씨드(seed)를 증착한 후, 절연막(120)과 절연막(120) 사이에 남은 공간은 구리(Cu)로 도금한다.
다음에는, 금속막(130)을 평탄화 식각(Chemical Mechanical Polishing) 하여 상기 관통 기판 비아(TSV)를 서로 분리한 후, 백그라인딩(Back grinding) 공정을 실시하여 상기 절연막(120)을 서로 분리한다.
본 발명은 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성한 후, 상기 관통 기판 비아(TSV)의 내부 및 외부 측벽에 절연막을 증착하고 상기 관통 기판 비아(TSV)의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 매립함으로써, 후속 공정에서 범프(bump) 형성 공정 후, 스택킹(stacking) 시 반도체 기판의 실리콘(Si)과 범프와의 쇼트(short)를 방지할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 반도체 기판에 관통 기판 비아(TSV)를 형성하되, TSV 마스크를 이용하여 상기 반도체 기판을 식각하여 링(Ring) 타입으로 형성하는 단계;
    상기 관통 기판 비아의 내부 및 외부 측벽에 절연막을 증착하는 단계; 및
    상기 관통 기판 비아의 중심부 및 상기 절연막과 상기 절연막 사이에 금속막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 금속막은 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 절연막은 1㎛ ~ 10㎛ 두께로 증착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 금속막을 형성하는 단계 후, 백그라인딩(Back grinding) 공정을 실시하여 상기 절연막을 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 절연막과 상기 금속막 사이에 장벽 금속(barrier metal)을 증착하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 장벽 금속(barrier metal)은 Ti/TiN층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
KR20070112709A (ko) * 2006-05-22 2007-11-27 소니 가부시끼 가이샤 반도체 장치와 그 제조 방법
KR20080024277A (ko) * 2006-09-13 2008-03-18 동부일렉트로닉스 주식회사 시스템 인 패키지를 이용한 인덕터 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
KR20070112709A (ko) * 2006-05-22 2007-11-27 소니 가부시끼 가이샤 반도체 장치와 그 제조 방법
KR20080024277A (ko) * 2006-09-13 2008-03-18 동부일렉트로닉스 주식회사 시스템 인 패키지를 이용한 인덕터 제조 방법

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