KR20080038035A - 반도체 패키지 및 적층형 반도체 패키지 - Google Patents

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KR20080038035A
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다카하루 야마노
츠요시 고바야시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

복수의 패키지를 서로 적층하여 구성되는 적층형 반도체 패키지에서, 상기 복수의 패키지는, 반도체 칩; 오목부가 형성되는 기판; 상기 오목부에 실장되는 반도체 칩; 및 적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함한다.
Figure P1020070107806
반도체 패키지, 적층형 반도체 패키지, 반도체 칩

Description

반도체 패키지 및 적층형 반도체 패키지{SEMICONDUCTOR PACKAGE AND STACKED LAYER TYPE SEMICONDUCTOR PACKAGE}
본 발명은 기판에 반도체 칩을 실장하여 구성되는 반도체 패키지, 및 상기 반도체 패키지를 채용한 적층형 반도체 패키지에 관한 것이다.
반도체 칩에 관한 다양한 타입의 패키지 구조가 제안되어 있지만, 패키지가 실장된 전자기기가 고성능으로 제조되기 때문에, 예를 들면, 종래의 패키지를 서로 적층하는 것에 의해 제조된 적층형 반도체 패키지(패키지 온 패키지(Package-on-Package: PoP))를 채용하는 경우가 있다.
적층형 패키지는 반도체 칩을 포함하는 복수 갯수의 패키지가 서로 적층되도록 구성된 구조를 갖지만, 다양한 타입의 패키지가 서로 조합될 수 있으므로, 다양한 수단으로 제조된 고성능 전자기기에 용이하게 적용될 수 있다.
[특허 문헌 1] 일본 공개특허공보 제2005-347229호
그러나, 최근의 반도체 칩들 사이에서는, 이러한 반도체 칩들의 고성능화와 관련하여 접속 단자의 전체 갯수가 증가하고 있다. 즉, 소위 말하는 반도체 칩의 "다중핀(multiple pin)"이 대중화되고 있다. 상기 "다중핀"으로 제조된 반도체 칩에 적용할 수 있는 패키지를 구성할 경우, 이러한 패키지에 채용되는 접속 단자의 전체 갯수가 증가한다. 결과적으로, 이러한 패키지는 서로 적층하기가 곤란하다는 문제점이 있다.
예를 들면, 소위 "다중핀"으로 제조된 패키지를 서로 적층할 경우, 이러한 패키지들 간을 전기적으로 접속시키기 위해 사용되는 영역이 확보되어야만 한다. 결과적으로, 적층형 패키지가 대형화되는 다른 문제점이 있다. 또한, 적층형 패키지의 두께가 증가하는 문제점이 있기 때문에, 이러한 적층 패키지를 더 두껍게 제조할 수 없다는 또 다른 문제점이 있다. 상술한 바와 같이, "다중핀"에 적용될 수 있는 동시에 소형으로 제조될 수 있는 적층형 패키지에 대한 구체적인 구조의 예가 제안되어 있지 않다.
또한, 상기 고성능의 다중핀으로 제조된 반도체 칩에서는, 반도체 칩의 발열량이 증가하기 때문에, 반도체 칩의 열 사이클에 의해 여러가지 패키지 불량이 발생할 가능성이 있다.
예를 들면, 일반적인 반도체 칩은 실리콘으로 제조된다. 따라서, 실리콘과 인터포저(interposer) 사이의 열팽창율에 큰 차이가 있다. 인터포저는 일반적인 패키지에 채용되는 수지 재료로 만들어진다.
이 때문에, 반도체 칩의 발열과 방열(heat dissipation)이 반복적으로 수행되는 경우, 반도체 칩과 인터포저 사이의 열팽창율 차이에 의해 패키지의 단선이 일어나고 패키지가 파손될 위험이 있다. 따라서, 이러한 패키지의 신뢰성이 저하할 수 있다는 또 다른 문제점이 있다.
본 발명은 상술한 문제점들을 해결할 수 있는, 새롭고 유용한 반도체 패키지 및 적층형 반도체 패키지를 제공하는 것을 통합적인 목적으로 한다.
본 발명의 구체적인 목적은 소형 및 박형(薄型)으로 제조되고, 우수한 신뢰성을 갖는 반도체 패키지와 소형 및 박형으로 제조되고, 우수한 신뢰성을 갖는 적층형 반도체 패키지를 제공하는 것이다.
본 발명의 제 1 관점에 따라, 상술한 문제점은,
반도체 칩;
상기 반도체 칩이 실장되는 오목부가 형성된 기판; 및
적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함하는 것을 특징으로 하는 반도체 패키지에 의해 해결한다.
또한, 본 발명의 제 2 관점에 따라, 상술한 문제점은,
복수의 패키지가 서로 적층되어 구성되는 적층형 반도체 패키지에 있어서,
반도체 패키지인 상기 복수의 패키지는,
반도체 칩;
상기 반도체 칩이 실장되는 오목부가 형성된 기판; 및
적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함하는 것을 특징으로 하는 적층형 반도체 패키지에 의해 해결한다.
본 발명에 의하면, 소형 및 박형(薄型)으로 제조된, 우수한 신뢰성을 갖는 반도체 패키지 및 소형 및 박형으로 제조된, 우수한 신뢰성을 갖는 적층형 반도체 패키지를 제공할 수 있다.
본 발명에 따른, 반도체 패키지는, 반도체 칩; 상기 반도체 칩이 실장되는 오목부가 형성된 기판; 및 적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함하는 것에 특징이 있다.
상기 반도체 패키지에서는, 배선 구조가 적어도 반도체 칩의 바로 위 및 바로 아래 위치에서 상기 반도체 칩에 외부 접속될 수 있다(외부접속단자를 설치). 예를 들면, 상기 반도체 패키지에서는, 제 1 주면과 제 2 주면 모두에 접속 단자를 소위 "풀 그리드 어레이(full grid array)" 형태로 배치할 수 있다. 따라서, 상기 반도체 패키지를 채용한다면, 적층형 반도체 패키지를 소형으로 제조할 수 있다. 또한, 상기 반도체 칩에서는, 상기 실리콘 기판의 오목부에 반도체 칩이 실장되기 때문에, 반도체 패키지(적층형 반도체 패키지)를 박형으로 제조할 수 있다.
즉, 상기 반도체 패키지를 채용함으로써, 적층형 반도체 패키지를 소형 및 박형의 크기로 구성할 수 있고, 또한 고성능의 장치(대표적으로는 다중핀을 갖는 반도체 칩) 및 모바일 기기에 적용할 수 있다.
또한, 상기 반도체 패키지에서는, 반도체 칩을 실장하는 오목부가 형성된 기판으로서 실리콘 기판을 채용하는 것이 바람직하다. 예를 들면, 앞서 설명한 고성능의 반도체 칩은 발열량이 증가하는 경우가 있다. 이 때문에, 종래의 수지 재료로 제조된 기판(인터포저)을 채용한 패키지에서는, 반도체 칩을 구성하는 실리콘과 기판을 구성하는 수지 재료 사이의 열팽창율 차이에 의해 패키지의 배선이 끊어지거나, 파손되는 등의 문제가 발생할 위험이 있다.
한편, 본 발명에 따른 상기 반도체 패키지에서는, 반도체 칩과 기판 사이의 열팽창율 차가 거의 없기 때문에, 고성능의 반도체 칩(대표적으로 다중핀을 구비한 반도체 칩)이 실장된 경우에 신뢰성이 우수해질 수 있는 장점이 있다.
또한, 상기 기판을 구성하는 재료로서는, 예를 들면, 글래스(glass) 및 세라믹이 선택적으로 채용될 수 있다. 예를 들면, 글래스 및 세라믹의 조성을 조정함으로써, 기판의 열팽창율을 반도체 칩(실리콘)의 열팽창율에 근접시킬 수 있다.
다음, 상기 반도체 패키지 및 상기 반도체 패키지를 채용한 상기 적층형 반도체 패키지에 관한 구조예를 도면을 참조하여 구체적으로 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지(100)를 개략적으로 나타낸 단면도이다. 도 1을 참조하면, 제 1 실시예에 따른 반도체 패키지(100)는 개략적으로 실리콘으로 제조된 기판(101)에 오목부(101A)를 형성하고, 상기 오목부(101A)에 수납되도록 반도체 칩(301)을 실장함으로써 제조될 수 있다.
또한, 반도체 패키지(100)에서는, 제 1 주면측(즉, 오목부(101A)의 개구측에 위치된 주면) 및 제 2 주면측(즉, 오목부(101A) 개구측의 반대측에 위치된 주면)에서 반도체 칩(301)에 외부 접속될 수 있도록 배선 구조(200)가 형성되어 있다. 예를 들면, 배선 구조(200)에 형성되는 복수의 외부접속단자(범프)(208, 210)가 제 1 주면 및 제 2 주면에 각각 배치되어 있다.
상기 외부접속단자(208, 210)는 평면에서 볼 때 격자(格子) 형상, 즉 소위 "풀 그리드 어레이(full grid array) 형상"으로 배치되어 있다. 다시 말해, 상기 배선 구조(200)는 제 1 주면과 제 2 주면의 주변부분 뿐만 아니라 적어도 반도체 칩(301)의 바로 위 및 바로 아래에 위치된 부분에서도 반도체 칩(301)에 외부 접속될 수 있다는 특징점에 따라 제조된다.
예를 들면, 상기 배선 구조(200)는 기판(101)을 관통하는 비아 플러그(201)를 구비하고, 비아 플러그(201)와 외부접속단자(208, 210)를 접속시키는 비아 플러그 및 패턴 배선이 기판(101)의 양면에 각각 형성되는 구조를 갖는다.
예를 들면, 비아 플러그(201)에 접속된 패턴 배선(202)이 기판(101)의 전면 측(즉, 반도체 칩(301)이 실장되는 측)에 형성되어 있고, 절연층(102)이 패턴 배선(202)을 덥도록 상기 전면측에 형성되어 있다. 또한, 비아 플러그(203)는 절연층(102)을 관통하도록 형성되어 있고, 비아 플러그(203)에 접속된 패턴 배선(전극 패드)(204)이 절연층(102) 상에 형성되어 있다.
또한, 외부접속단자(땜납 범프)(208)는 패턴 배선(204) 상에 형성되어 있고, 외부접속단자(208)는 평면에서 볼 때 격자 형상으로 배치되는 "풀 그리드 어레이"로 배치되어 있다. 또한, 필요에 따라, 외부접속단자(208)와 패턴 배선(204) 사이 에는 접속층(207)이 형성되어 있다. 접속층(207)은, 예를 들면, Au/Ni(Au가 외부접속단자측에 위치하도록 하여 Au층 및 Ni층으로 제조된 적층 구조)로 제조된다. 또한, 솔더 레지스트 층(solder resist layer)(103)이 절연층(102)의 일부분 및 패턴 배선(204)의 일부분을 덮도록 외부접속단자(103) 주위에 형성되어 있다.
또한, 절연층(104)은 기판(101)의 후면측(즉, 반도체 칩(301)이 실장된 측의 반대측)에 형성되어 있다. 또한, 비아 플러그(201)에 접속된 비아 플러그(205)가 절연층(104)을 관통하도록 형성되고, 또한 비아 플러그(205)에 접속된 패턴 배선(전극 패드)(206)이 절연층(104) 상에 형성된다.
또한, 앞서 설명한 바와 같이, 외부접속단자(땜납 범프)(210)는 패턴 배선(206) 상에 형성되어 있고, 외부접속단자(210)는 평면에서 볼 때 격자 형상으로 배치되는 "풀 그리드 어레이"로 배치되어 있다. 또한, 필요에 따라, 외부접속단자(210)와 패턴 배선(206) 사이에는 접속층(209)이 형성되어 있다. 접속층(209)은, 예를 들면, Au/Ni(Au가 외부접속단자측에 위치하도록 하여 Au층 및 Ni층으로 제조된 적층 구조)로 제조된다. 또한, 솔더 레지스트 층(solder resist layer)(105)이 절연층(104)의 일부분 및 패턴 배선(206)의 일부분을 덮도록 외부접속단자(210) 주위에 형성되어 있다.
상술한 구조에서, 절연층들(102, 104)은 예를 들면, "빌드 업(build-up)" 재료로 불리는 에폭시계의 수지 물질을 주성분으로 채용한 재료에 의해 형성된다. 또한, 배선 구조(200)(비아 플러그(201,203,205) 및 패턴 배선(202,204,206)으로 구성)은 예를 들면, Cu로 제조된다. 그러나, 상기 재료는 하나의 예시일 뿐이고, 본 발명이 이러한 재료만으로 한정되는 것은 아니다.
반도체 칩(301)은 그 디바이스 면이 하부 방향(오목부(101A)의 바닥면측)을 향하는 상태, 즉 소위 "페이스 다운(face down)" 상태로 오목부(101A)에 실장되어 있다. 반도체 칩(301)의 디바이스 면에 형성된 전극 패드(미도시)에 접속된 범프(302)는 패턴 배선(202)에 접속되고, 반도체 칩(301)과 기판(101) 사이에는 언더 필 수지(under fill resin)(수지 재료)(33)가 충전된다.
상기 배선 구조(200)를 구성하는 비아 플러그(201)는 평면에서 볼 때 실리콘 기판(101)의 거의 전체면에 형성되고, 예를 들면, 오목부(101A) 바닥의 실리콘 두께가 얇은 부분과 오목부(101A) 주위의 실리콘 두께가 두터운 다른 부분 모두에 형성된다.
또한, 비아 플러그(201) 및 반도체 칩(301)(범프(302))에 접속되는 패턴 배선(202)은, 예를 들면, 오목부(101A)의 측벽면에 형성된 부분을 포함하도록 형성되어 있다. 예를 들면, 패턴 배선(202)은 오목부(101A)의 바닥면에서 비아 플러그(201)와 반도체 칩(301)(범프(302)) 모두에 접속되어 있다. 또한, 패턴 배선(202)은 오목부(101A)의 바닥면으로부터 오목부(101A)의 측벽면까지 오목부(101A)의 내부 벽면을 따라 형성되어 있고, 또한, 오목부(101A)의 외측을 향해서 기판(101)의 표면을 연장하도록 형성되어 있다.
한편, 절연층(101) 상에 형성된 패턴 배선(204)은 오목부의 외측에 위치하는 부분으로부터 오목부(101A)와 겹치는 다른 부분(반도체 칩(301)의 바로 위 위치)까지 연장하도록 형성된 부분을 포함한다.
상술한 방법으로 배선 구조(200)를 형성함으로써, 반도체 칩(301)의 바로 위에 위치된 면을 포함하는 제 1 주면의 거의 전체 면에, 소위 "풀 그리드 어레이"로 배치되도록, 배선 구조(200)에 접속된 외부접속단자(208)를 제조할 수 있다.
또한, 상기 반도체 패키지(100)에서는, 반도체 칩(301)의 바로 아래에 위치된 면을 포함하는 제 2 주면의 거의 전체 면에, 소위 "풀 그리드 어레이"로 배치되도록, 배선 구조(200)에 접속된 외부접속단자(210)를 제조할 수 있다. 또한, 필요에 따라, 패턴 배선(202)에 대응하고 비아 플러그(201)에 접속되는 패턴 배선을 기판(101)의 후면 상에 선택적으로 설치할 수 있다.
반도체 칩(301)이 상기 반도체 칩(301)의 바로 위 및 바로 아래 배선 구조(200)에 외부 접속될 수 있도록 상기 반도체 패키지(100)를 구성함으로써(예를 들면, 풀 그리드 어레이로 배치), 반도체 패키지(100)를 반도체 칩(301)의 다중핀에 용이하게 적용할 수 있다(즉, 범프의 전체 갯수 증대).
따라서, 반도체 패키지가 다중핀으로 제조된 반도체 칩에 적용되는 경우에도, 반도체 패키지의 영역 증대량을 억제할 수 있고, 반도체 패키지는 소형 구조를 가질 수 있다. 또한, 상기 반도체 패키지를 채용함으로써, 적층형 반도체 패키지를 소형으로 제조할 수 있다. 즉, 상기 반도체 패키지를 서로 적층할 경우에, 양면(즉, 제 1 주면 및 제 2 주면)이 풀 그리드 어레이 구조이기 때문에, 이러한 반도체 패키지는 공간을 절약한 상태에서 더욱 효율적으로 서로 접속될 수 있다.
또한, 상기 반도체 패키지(100)에서는, 반도체 칩(301)을 실리콘 기판(101)의 오목부(101A)에 실장하기 때문에, 반도체 패키지(100)(반도체 패키지(100)를 채 용한 적층형 반도체 패키지)를 박형(薄型)으로 제조할 수 있다.
즉, 상기 반도체 패키지(100)를 채용함으로써, 이 반도체 패키지(100)를 ,대표적으로 다중핀으로 제조된 반도체 칩(301)으로 알려진, 고성능 디바이스에 적용할 수 있고, 동시에, 박형화와 소형화의 요구(모바일 기기 등의 요구)를 수용할 수 있는 적층형 반도체 패키지를 구성할 수 있다.
또한, 상기 반도체 패키지(100)에서는, 기판(101)이 실리콘으로 제조되는 구성에 또한 특징이 있다. 예를 들면, 고성능 및 다중핀을 갖는 반도체 칩(즉, 반도체 칩(301))에서는, 발열량이 증가하는 경우가 있다. 발열량이 커지는 문제를 해결하기 위해, 상기 반도체 패키지(100)에서는, 실리콘을 채용하여 형성된 반도체 칩(301)과 실리콘으로 제조된 기판(101) 모두를 반도체 칩(301)과 기판(101) 사이에서 열팽창율 차가 거의 없도록 구성한다. 따라서, 대표적으로 다중핀으로 제조된 반도체 칩으로 알려진, 고성능 반도체 칩을 실장하는 경우의 신뢰성이 우수해 질 수 있다.
또한, 상기 반도체 패키지(100)에서는, 반도체 칩(301)에 대한 동작 테스트를 수용할 수 있도록 배선 구조(200)를 배치해서, 반도체 칩(301)의 동작 테스트를 수행할 수도 있다. 예를 들면, 복수의 반도체 패키지(100)를 서로 적층시켜서 적층형 반도체 패키지를 구성할 경우, 반도체 패키지(100)를 서로 적층하기 전에 이 복수의 반도체 칩(301)에 대한 각 패키지의 동작 테스트를 개별적으로 수행한다. 이에 따라, 적층형 반도체 패키지의 제조 수율을 향상시킬 수 있다.
상기 반도체 패키지(100)는 공지의 제조 방법(예를 들면, 실리콘의 RIE(Reactive Ion Etching)법, 도금법에 의한 배선 구조(200)의 형성 등)에 따라 제조될 수 있다. 도 1을 참조하여, 반도체 패키지(100)의 제조 방법을 개략적이고 간단하게 설명하도록 한다.
상기 반도체 패키지(100)를 제조할 경우에는, 먼저, 실리콘으로 제조된 기판(101)에, RIE(reactive ion etching)법에 의해, 오목부(101A)에 대응하는 구조와 기판(101)을 관통하는 관통홀을 형성한다. 또한, 기판(101)의 표면을 절연시키기 위한 열산화막(도 1에 미도시)을 형성한 후에, 도금법에 의해, Cu로 제조되고 관통홀에 매설되는 비아 플러그(201)를 형성한다.
다음, 세미 애더티브법(semi-additive method)에 의해 Cu 배선패턴(202)을 형성한다. 이 경우, 필요에 따라, 기판(101)의 후면에도 패턴 배선을 선택적으로 형성할 수 있다. 그 후, 초음파 또는 가열 등에 의해 반도체 칩(301)의 범프(Au)(302)를 패턴 배선(202)에 접합시키고, 이어서, 반도체 칩(301)과 기판(101) 사이에 언더 필 수지(액상 수지)(303)를 충전한다(플립 칩 실장).
다음, 진공에서 수지 필름을 라미네이팅하는 것에 의해 기판(101)의 양면에 절연층(102, 104)을 각각 형성하고, 이어서, 상기 형성된 절연층(102, 104)을 가열해서 경화시킨다. 수지를 도포하고 가열하는 것에 의해 절연층(102, 104)을 선택적으로 형성할 수 있다. 또한, 절연층(102, 104)에 관통홀을 형성한 후(필요에 따라, 데스메어 처리(desmear processing)를 더 수행), 세미 애더티브법에 의해 비아 플러그(203, 205) 및 패턴 배선(204, 206)을 형성한다.
다음, 솔더 레지스트층(103, 105)을 형성한 후, 필요에 따라, 예를 들면 도 금법을 수행하는 것에 의해 솔더 레지스트층(103, 105)으로부터 노출되는 패턴 배선(204, 206) 상에 접속층(207, 209)을 각각 형성한다. 이어서, 접속층(207, 209) 상에(패턴 배선(204, 206) 상에) 땜납 범프로 만들어진 외부접속단자(208, 209)를 형성한다. 그 후에, 기판(101)(실리콘 웨이퍼)을 다이싱해서, 개별적인 반도체 패키지(100)를 제조할 수 있다.
(제 2 실시예)
도 2 는 상기 제 1 실시예에따라 형성된 반도체 패키지(100)를 채용하여 제조된 적층형 패키지(400)를 나타낸 도면이다. 앞서의 제 1 실시예에서와 동일한 구조의 구성요소를 나타내는 것에 대해서는 동일한 참조 부호를 채용하고, 그 설명을 생략하도록 한다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지(400)는 상기 제 1 실시예에 따라 형성된 반도체 패키지(100) 3 개를 서로 적층하여 제조한다. 서로 적층되는 반도체 패키지(100) 사이에는 액상 수지가 충전 및 경화되어 형성된 절연층(UF)(언더 필 수지)이 형성되어 있지만, 이 절연층(UF)을 생략할 수도 있다. 또는, 상기 패키지를 서로 적층시키는 경우 패키지 사이에 수지 필름을 설치하는 것에 의해 상기 절연층을 형성할 수 있다.
상기 구조에서, 최하부층에 위치된 반도체 패키지(100)의 외부접속단자(210)는 마더 보드(mother board)(S)에 접속되어 있다. 또한, 예를 들면, 다른 반도체 칩이나, 커패시터, 저항, 인덕터 등의 전자 부품(표면 패키지 부품)은 최하부층에 위치된 반도체 패키지(100)의 패턴 배선(204)(접속층(207))에 설치될 수 있다. 또 한, 상기 적층형 반도체 패키지(400)로부터 최상층에 설치된 반도체 패키지(100)의 외부접속단자(208)를 생략할 수 있다.
앞서 설명한 바와 같이, 본 발명의 제 1 실시예에 따라 제조된 반도체 패키지(100)를 채용함으로써, 소형 및 박형의 우수한 신뢰성을 갖는 적층형 반도체 패키지를 구성할 수 있다.
또한, 서로 적층된 패키지의 전체 갯수는 3 개로만 한정되는 것이 아니다. 예를 들면, 서로 적층된 반도체 패키지(100)의 전체 갯수는 2 개로 선택될 수 도 있다. 또한, 서로 적층된 반도체 패키지(100) 전체 갯수는 4 또는 그 이상의 갯수로 선택될 수 있다.
(제 3 실시예)
도 3은 상기 제 1 실시예에 따라 형성된 반도체 패키지(100)를 채용하여 제조된 적층형 패키지(600)를 나타낸 도면이다. 앞서의 제 1 실시예에서와 동일한 구조의 구성요소를 나타내는 것에 대해서는 동일한 참조 부호를 채용하고, 그 설명을 생략하도록 한다.
도 3을 참조하면, 상기 제 3 실시예에 따른 적층형 반도체 패키지(600)는 상기 제 1 실시예에 따른 반도체 패키지(100) 상에 반도체 패키지(100)와는 다른 반도체 패키지(500)를 적층하여 구성된다.
상기 반도체 패키지(500)는 소위 "F-BGA" 구조, 즉, 인터포저(501) 상에 반도체 칩(502, 503)을 적층시킨 구조를 갖는다. 또한, 반도체 칩(502, 503)은 와이어(504, 505)에 의해 각각 인터포저(501)와 전기적으로 접속되어 있고, 이 반도체 칩(502, 503)은 몰드 수지(506)에 의해 인터포저(501) 상에서 밀봉되어 있다.
또한, 상기 구조는 반도체 칩(502)이 인터포저(501)에 플립 칩 접속(flip-chip-connect)되고, 반도체 칩(502)의 후면(상부 면)에 설치된 반도체 칩(503)은 와이어에 의해 인터포저(501)에 접속되는 다른 구조로 변경될 수 있다.
앞서 설명한 바와 같이, 상기 제 1 실시예에 따른 반도체 패키지(100) 상에 적층되는 패키지로서는, 다양한 구조 및 다양한 배치를 갖는 패키지를 선택할 수 있다.
바람직한 실시예들을 참조하여 본 발명을 설명하였지만, 본 발명은 상술한 특정 실시예들에 한정되는 것이 아니며, 청구범위에 기재된 요점 내에서 다양한 방법으로 수정 및 변형이 가능하다.
예를 들면, 오목부(101A)에 실장되는 복수의 반도체 칩(예를 들어, 적층형 반도체 칩)은 선택적으로 채용될 수 있는 것이다. 또한, 복수의 오목부(101A)가 기판(101)에 선택적으로 형성될 수 있고, 복수의 반도체 칩이 선택적으로 실장될 수 있다.
본 발명에 따르면, 소형 및 박형으로 제조된 우수한 신뢰성의 반도체 패키지와 소형 및 박형으로 제조된 우수한 신뢰성의 적층형 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지를 나타낸 도면.
도 2는 본 발명의 제 2 실시예에 따른 적층형 반도체 패키지를 나타낸 도면.
도 3은 본 발명의 제 3 실시예에 따른 적층형 반도체 패키지를 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 500: 반도체 패키지
101: 기판 101A: 오목부
102, 104: 절연층 103, 105: 솔더 레지스트층
200: 배선 구조 201, 203, 205: 비아 플러그
202, 204, 206: 패턴 배선 207, 209: 접속층
208, 210: 외부접속단자 301: 반도체 칩
302: 범프(bump) 303: 액상 수지
400: 적층형 반도체 패키지 501: 인터포저(interposer)
502, 503: 반도체 칩 504, 505: 와이어
506: 몰드 수지 600: 적층형 반도체 패키지

Claims (8)

  1. 반도체 칩;
    상기 반도체 칩이 실장되는 오목부가 형성된 기판; 및
    적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩은 페이스 다운(face down) 상태로 상기 오목부에 실장되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 배선 구조는 상기 기판의 상기 오목부의 바닥 부분을 관통하는 비아 플러그(via plug)를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 배선 구조는 상기 오목부의 측벽면에 형성되는 부분을 포함하는 패턴 배선을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 복수의 패키지가 서로 적층되어 구성되는 적층형 반도체 패키지에 있어서,
    반도체 패키지인 상기 복수의 패키지는,
    반도체 칩;
    상기 반도체 칩이 실장되는 오목부가 형성된 기판; 및
    적어도 상기 반도체 칩의 바로 위 및 바로 아래에서 상기 반도체 칩에 외부 접속될 수 있도록 구성된 배선 구조를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체 칩은 페이스 다운 상태로 상기 오목부에 실장되는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 배선 구조는 상기 기판의 상기 오목부의 바닥 부분을 관통하는 비아 플러그(via plug)를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 배선 구조는 상기 오목부의 측벽면에 형성되는 부분을 포함하는 패턴 배선을 갖는 것을 특징으로 하는 적층형 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046713B1 (ko) * 2009-12-17 2011-07-06 삼성전기주식회사 패키지 기판 및 패키지 기판의 제조방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2707311C (en) * 2007-12-04 2017-09-05 Alcoa Inc. Improved aluminum-copper-lithium alloys
US8618669B2 (en) * 2008-01-09 2013-12-31 Ibiden Co., Ltd. Combination substrate
US8378475B1 (en) * 2008-05-30 2013-02-19 Wavefront Research, Inc. Optoelectronic chip carriers
CN101872749B (zh) * 2009-04-24 2012-05-23 南茂科技股份有限公司 凹穴芯片封装结构及使用其的层叠封装结构
CN101872757B (zh) * 2009-04-24 2012-05-23 南茂科技股份有限公司 凹穴芯片封装结构及使用其的层叠封装结构
US8310835B2 (en) * 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
US8895358B2 (en) * 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
KR101676620B1 (ko) * 2010-02-05 2016-11-16 에스케이하이닉스 주식회사 적층 반도체 패키지
JP5218460B2 (ja) * 2010-03-26 2013-06-26 セイコーエプソン株式会社 焦電型光検出器、焦電型光検出装置及び電子機器
CN102215043A (zh) * 2010-04-09 2011-10-12 国民技术股份有限公司 一种无线通信模块
JP5517800B2 (ja) * 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
CN102403275B (zh) * 2010-09-17 2014-01-15 深南电路有限公司 一种堆叠封装结构及其制作方法
CN102064159B (zh) * 2010-11-05 2013-09-18 中国兵器工业集团第二一四研究所苏州研发中心 一种多模块封装组件
JP5357241B2 (ja) * 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2013070207A1 (en) 2011-11-09 2013-05-16 Intel Corporation Thermal expansion compensators for controlling microelectronic package warpage
US8749043B2 (en) 2012-03-01 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package structure
CN103811444B (zh) * 2012-11-07 2016-11-23 环旭电子股份有限公司 电子装置、系统级封装模块及系统级封装模块的制造方法
US9627325B2 (en) * 2013-03-06 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package alignment structure and method of forming same
JP2014209091A (ja) * 2013-03-25 2014-11-06 ローム株式会社 半導体装置
CN103390717B (zh) * 2013-07-30 2016-02-03 广东洲明节能科技有限公司 叠层led发光模组及制作方法
CN103579206B (zh) * 2013-11-07 2016-09-21 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
JP5958454B2 (ja) * 2013-12-05 2016-08-02 株式会社村田製作所 部品内蔵モジュール
TW201526198A (zh) * 2013-12-18 2015-07-01 Innovative Turnkey Solution Corp 具有堆疊元件的封裝模組
DE102014206608A1 (de) 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
DE102014206601A1 (de) * 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
KR101565690B1 (ko) * 2014-04-10 2015-11-03 삼성전기주식회사 회로기판, 회로기판 제조방법, 전자부품 패키지 및 전자부품 패키지 제조방법
KR102262907B1 (ko) * 2014-05-30 2021-06-09 삼성전기주식회사 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법
JP6554338B2 (ja) * 2014-07-28 2019-07-31 ローム株式会社 半導体装置
TWI571185B (zh) * 2014-10-15 2017-02-11 矽品精密工業股份有限公司 電子封裝件及其製法
JP6606331B2 (ja) * 2015-02-16 2019-11-13 ローム株式会社 電子装置
JP6557481B2 (ja) * 2015-02-26 2019-08-07 ローム株式会社 電子装置
JP2017037900A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置およびその製造方法
JP6676308B2 (ja) * 2015-08-07 2020-04-08 ローム株式会社 半導体装置
CN105118815B (zh) * 2015-08-13 2017-09-29 上海航天电子通讯设备研究所 一种基于铝基板的三维封装用垂直互连结构及其制备方法
CN105489589B (zh) * 2016-01-26 2018-06-01 兰微悦美（北京）科技有限公司 可堆叠的集成电路及其封装方法
JP2017175000A (ja) * 2016-03-24 2017-09-28 ローム株式会社 電子部品およびその製造方法、ならびに、インターポーザ
JP6770331B2 (ja) * 2016-05-02 2020-10-14 ローム株式会社 電子部品およびその製造方法
US10497846B2 (en) * 2017-07-11 2019-12-03 Lg Innotek Co., Ltd. Light emitting device package
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
KR20210076292A (ko) * 2019-12-13 2021-06-24 삼성전자주식회사 반도체 패키지

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1484656A3 (en) * 1995-06-06 2005-07-13 The Chamberlain Group, Inc. Movable barrier operator having force and position learning capability
JPH11168150A (ja) * 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
JPH11289023A (ja) 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
TW388201B (en) * 1998-04-22 2000-04-21 World Wiser Electronics Inc Method for producing thermal structure of printed circuit board
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
TW399309B (en) * 1998-09-30 2000-07-21 World Wiser Electronics Inc Cavity-down package structure with thermal via
JP2001230515A (ja) * 2000-02-15 2001-08-24 Matsushita Electric Ind Co Ltd 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。
KR20080031522A (ko) 2000-02-25 2008-04-08 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置
CN1551720A (zh) * 2000-06-27 2004-12-01 ���µ�����ҵ��ʽ���� 陶瓷叠层器件
JP2002026187A (ja) * 2000-07-07 2002-01-25 Sony Corp 半導体パッケージ及び半導体パッケージの製造方法
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
EP1400820A1 (en) * 2002-09-20 2004-03-24 Corning O.T.I. SRL Integrated optical chip
WO2004047167A1 (ja) * 2002-11-21 2004-06-03 Nec Corporation 半導体装置、配線基板および配線基板製造方法
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
KR20040078807A (ko) * 2003-03-05 2004-09-13 삼성전자주식회사 볼 그리드 어레이 적층 패키지
US7070207B2 (en) * 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
JP2004363351A (ja) * 2003-06-05 2004-12-24 Mitsubishi Electric Corp 積層型の半導体装置
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005347299A (ja) * 2004-05-31 2005-12-15 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
JP2005347229A (ja) 2004-06-04 2005-12-15 Teruo Kamagata 専用リモコン不用の「リモコン照明器具」
KR100673354B1 (ko) * 2004-06-18 2007-01-24 주식회사 네패스 반도체 촬상소자 패키지 및 그 제조방법
EP1617714B1 (en) * 2004-07-16 2008-09-10 STMicroelectronics S.A. Electronic circuit assembly, device comprising such assembly and method for fabricating such device
KR100669830B1 (ko) * 2004-11-16 2007-04-16 삼성전자주식회사 이방성 도전막을 이용한 적층 패키지
KR100618892B1 (ko) * 2005-04-13 2006-09-01 삼성전자주식회사 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
JP2006351565A (ja) 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046713B1 (ko) * 2009-12-17 2011-07-06 삼성전기주식회사 패키지 기판 및 패키지 기판의 제조방법

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Publication number Publication date
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