KR101046253B1 - Ｔｓｖ를 이용한 적층 칩 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아가 형성된 여러개의 칩을 적층하거나, 일반칩과 혼용하여 적층할 때, 플립칩 본딩과 와이어를 이용하여 기판에 연결시킬 수 있도록 한 TSV를 이용한 적층 칩 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 기판과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 하부칩 모듈과; 상기 하부칩 모듈이 기판상에 전기적으로 탑재되도록 하부칩 모듈의 가장 아래쪽 칩과 기판의 전도성패턴간에 연결되는 전도성 플립칩 본딩과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 것으로서, 상기 하부칩 모듈의 가장 위쪽의 칩상에 절연체를 사이에 두고 적층되는 상부칩 모듈과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 관통 실리콘 비아간에 형성된 재배선과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 상기 기판의 전도성패턴간에 전기적으로 연결되는 와이어; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지를 제공한다.
반도체 패키지, 기판, 플립칩 본딩, 관통 실리콘 비아, 와이어

Description

ＴＳＶ를 이용한 적층 칩 반도체 패키지{Stack Chip Package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아가 형성된 여러개의 칩을 적층하거나, 일반칩과 혼용하여 적층할 때, 플립칩 본딩과 와이어를 이용하여 기판에 연결시킬 수 있도록 한 TSV를 이용한 적층 칩 반도체 패키지에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 칩을 적층하여 패키지의 성능 향상을 도모하면서도 제조 단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 적층 부착 되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간을 전기적 신호 교환을 위해 와이어로 연결하는 구조로 제조됨에 따라, 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 더 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via: TSV)를 이용한 구조가 제안되어 왔다.
상기 TSV를 이용한 적층 칩 패키지는 칩 내에 TSV를 형성하고, 이 TSV에 의해 여러개의 칩이 물리적 및 전기적으로 적층 연결되는 패키지로서, 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
첨부한 도 9는 종래의 TSV 형성 과정을 설명하는 단면도이다.
먼저, 웨이퍼 레벨에서 각 칩(100)의 본딩패드(123)에서 그 인접부분에 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(112) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(114)을 매립해서 관통 실리콘 비아(16)를 형성하게 되고, 이때 칩(100)의 본딩패드와 전도성 금속(114)은 재배선(RDL:ReDistribution Line)에 의하여 전기적으로 연결된다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(116)에 매립된 전도성 금속(114)의 하단부를 외부로 노출시킨다.
이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아(116)의 전도성 금속(114)를 통해 신호 교환 가능하 게 수직으로 쌓아올려 적층시킨다.
보다 상세하게는, 서로 적층된 상부칩(100a)과 하부칩(100b)간의 전기적 연결 구조를 보면, 상부칩(100a)의 관통 실리콘 비아(116)를 통해 저부로 노출된 전도성 금속(114)과, 하부칩(100b)의 관통 실리콘 비아(116)를 통해 상부로 노출된 전도성 금속(114)간이 전도성 범프(118)에 의하여 서로 전기적으로 연결된다.
이후, 스택된 상부 및 하부칩들을 기판에 실장하여, 기판과 상부칩간의 와이어 본딩을 실시한 후, 몰딩 컴파운드 수지로 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.
그러나, 여러개의 칩을 적층함에 따라 그 신호전달을 위한 관통 실리콘 비아의 갯수도 각 칩마다 증대되어야 하므로, 각 칩에 관통 실리콘 비아를 형성하는 구조가 복잡해지는 단점이 있고, 특히 관통 실리콘 비아를 형성하는 공정수가 증가함과 더불어 제조비용이 증가하는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아가 형성된 여러개의 칩을 적층할 때, 일부는 플립칩 본딩을 이용하여 기판과 전기적으로 연결하고, 나머지는 와이어 본딩을 통해 기판과 전기적으로 연결함으로써, 칩의 적층 갯수를 늘릴 수 있고, 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감하는 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 칩의 공간활용도를 높일 수 있는 적층 칩 반도체 패키지를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 일반칩을 기판상에 적층하되, 플립칩 본딩과 와이어를 매개로 기판상에 적층하여 구성되는 적층 칩 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 하부칩 모듈과; 상기 하부칩 모듈이 기판상에 전기적으로 탑재되도록 하부칩 모듈의 가장 아래쪽 칩과 기판의 전도성패턴간에 연결되는 전도성 플립칩 본딩과; 관통 실리콘 비아를 갖는 다수개의 칩이 전도성범프에 의하여 적층된 것으로서, 상기 하부칩 모듈의 가장 위쪽의 칩상에 절연체를 사이에 두고 적층되는 상부칩 모듈과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 관통 실리콘 비아간에 형성된 재배선과; 상기 상부칩 모듈의 가장 위쪽에 배치된 칩의 본딩패드와 상기 기판의 전도성패턴간에 전기적으로 연결되는 와이어; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 상부칩 모듈과 하부칩 모듈의 각 칩에는 열방출을 위한 써멀비아가 관통 형성된 것을 특징으로 한다.
바람직하게는, 상기 상부칩 모듈의 가장 위쪽 칩상에는 써멀비아와 접촉되는 히트스프레더가 부착된 것을 특징으로 한다.
더욱 바람직하게는, 상기 상부칩 모듈과 하부칩 모듈의 사이에는 써멀비아와 접촉하는 메탈스페이서가 삽입된 것을 특징으로 한다.
특히, 와이어 본딩이 진행된 방향과 수직된 방향을 이루는 상기 히트스프레더와 메탈스페이서의 양측단부는 패키지의 끝단까지 연장 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판상에 관통 실리콘 비아가 있는 칩이 플립칩 본딩을 매개로 탑재되고, 관통 실리콘 비아가 있는 칩의 상면에 일반칩이 적층 부착되며, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 일반칩의 본딩패드간을 와이어로 연결시키거나, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 기판의 전도성패턴간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.
이때, 상기 일반칩의 상면에는 이미지센서가 더 부착되고, 이미지센서 위쪽에는 수광을 위한 글래스가 부착되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판상에 관통 실리콘 비아가 없는 일반칩이 와이어를 매개로 탑재되고, 이 일반칩의 상면에 관통 실리콘 비아가 있는 칩이 2개 이상 플립칩 본딩을 매개로 적층 부착되며, 상기 관통 실리콘 비아가 있는 칩의 본딩패드와 상기 일반칩의 본딩패드간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.
이때, 상기 관통 실리콘 비아가 있는 칩의 상면에는 이미지센서가 더 부착되고, 이미지센서의 위쪽에는 수광을 위한 글래스가 부착되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 메인 기판상에 관통 실리콘 비아가 있는 칩이 플립칩 본딩을 매개로 탑재되고, 관통 실리콘 비아가 있는 칩의 상면에 시스템 인 패키지가 적층 부착되며, 상기 메인기판과 상기 시스템 인패키지의 기판간을 와이어로 연결시킨 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 시스템 인 패키지는 리드프레임 또는 인쇄회로기판인 기판상에 와이어를 매개로 반도체 칩이 실장되고, 반도체 칩과 와이어가 수지로 몰딩된 구조로서, 기판의 상면이 위쪽을 향하는 동시에 그 몰딩면이 관통 실리콘 비아가 있는 칩의 상면에 접촉되며 적층된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 관통 실리콘 비아가 형성된 여러개의 칩을 하부칩 모듈과 상부칩 모듈로 구분하여, 기판상에 전기적으로 적층하되, 하부칩 모듈은 플립칩 본딩을 이용하여 기판상에 적층 연결하고, 상부칩 모듈은 와이어 본딩을 통해 기판과 전기적으로 연결되게 함으로써, 적층되는 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감하는 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 칩의 공간활용도를 높일 수 있고, 이 부분을 써멀비아의 공간으로 사용해서 열방출 효과를 극대화할 수 있다.
특히, 다수의 칩이 상부칩 모듈과 하부칩 모듈로 구분되면서 각각 기판에 전 기적으로 접속됨에 따라, 칩의 적층 갯수를 크게 늘릴 수 있다.
또한, 본 발명에 따르면 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 일반칩을 혼용하여 플립칩 본딩 및 와이어를 이용하여 기판상에 여러가지 형태로 적층 구성함으로써, 칩 스케일 패키지, 시스템 인 패키지 등 여러가지 구조를 갖는 패키지를 구현할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 관통 실리콘 비아가 형성된 칩을 적층하거나, 관통 실리콘 비아가 형성된 칩과 관통 실리콘 비아가 없는 칩을 혼용하여 적층할 때, 기판과의 전기적 연결 수단을 플립칩 본딩과 와이어를 이용한 점에 주안점이 있다.
먼저, 본 발명의 제1실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 1 내지 도 2는 본 발명에 따른 적층 칩 반도체 패키지에 대한 제1실시예를 나타내는 단면도이다.
본 발명의 제1실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)가 형성된 다수개의 칩을 적층하되, 다수개의 칩들을 플립칩 본딩(14)에 의하여 기판과 전기적 접속되는 하부칩 모듈(20)과, 와이어(16)에 의하여 기판과 전기적 접속되는 상부칩 모듈(30)로 구분하여 적층한 점에 특징이 있다.
상기 하부칩 모듈(20)은 관통 실리콘 비아(52)를 갖는 다수개의 칩(22), 바람직하게는 5개 이상의 칩(22)이 전도성범프(18)에 의하여 적층된 것으로서, 가장 위쪽에 배열된 칩(22n)은 관통 실리콘 비아가 형성되지 않은 칩 또는 써멀 비아만 형성된 칩이 적층된다.
이렇게 여러개의 칩(22)이 관통 실리콘 비아(52)를 통해 수직으로 적층된 하부칩 모듈(20)을 기판(10)상에 전기적으로 접속 가능하게 탑재하게 된다.
즉, 상기 하부칩 모듈(20)의 가장 아래쪽 칩(22a)과 기판(10)의 전도성패턴(12)간을 전도성 플립칩 본딩(14)으로 연결함으로써, 하부칩 모듈(20)이 기판(10)상에 전기적으로 접속되며 적층된 상태가 된다.
상기와 같이 기판(10)에 적층된 하부칩 모듈(20)상에는 보다 많은 칩이 적층되도록 상부칩 모듈(30)이 적층된다.
보다 상세하게는, 상기 상부칩 모듈(30)은 관통 실리콘 비아(52)를 갖는 다수개의 칩(32), 바람직하게는 5개 이상의 칩(32)이 전도성범프(18)에 의하여 상호간에 적층된 것으로, 가장 아래쪽의 칩(32a)은 관통 실리콘 비아가 형성되지 않은 칩 또는 써멀 비아만 형성된 칩이 적층된다.
한편, 상기 하부칩 모듈(20)상에 상부칩 모듈(30)이 적층된 상태를 보면, 상기 하부칩 모듈(20)의 가장 위쪽 칩(22n)과 상기 상부칩 모듈(30)의 가장 아래쪽 칩(32a)이 서로 접촉되는 바, 절연을 위하여 상기 하부칩 모듈(20)의 가장 위쪽 칩(22n)과 상기 상부칩 모듈(30)의 가장 아래쪽 칩(32a) 사이에 별도의 절연체(40)를 삽입하는 것이 바람직하다.
본 발명에 따르면, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)과 상기 기판(10)의 전도성패턴(12)은 와이어(16)로 연결된다.
이때, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)의 관통 실리콘 비아(52)로부터 그 바깥쪽에 형성되는 본딩패드까지 재배선(RDL)이 포토-리소그라피(photo-lithography) 방식 또는 전기 도금 방식에 의하여 형성된다.
이에, 상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)과 상기 기판(10)의 전도성패턴(12)간을 와이어(16)로 연결할 때, 재배선(RDL)에 의하여 칩(32n)의 관통 실리콘 비아(52)와 전기 접속된 본딩패드에 1차 본딩(ball bonding)을 실시하고, 기판(10)의 전도성패턴(12)에 2차 본딩(stitch bonding)을 실시함으로써, 상부칩 모듈(30)을 구성하는 각 칩(32)들은 와이어(16)에 의하여 기판(10)과 전기적 신호 교환을 하게 된다.
이와 같이, 본 발명의 제1실시예에 따르면, 관통 실리콘 비아(52)가 형성된 여러개의 칩을 하부칩 모듈(20)과 상부칩 모듈(30)로 구분하여 기판(10)상에 전기적으로 적층하되, 하부칩 모듈(20)은 플립칩 본딩(14)을 이용하여 기판(10)상에 적층하고, 상부칩 모듈(30)은 와이어(16) 본딩을 통해 기판(10)과 전기적으로 연결되게 함으로써, 적층되는 각 칩에 형성되는 관통 실리콘 비아의 갯수를 절감할 수 있고, 동시에 각 칩에 관통 실리콘 비아가 형성되는 공간을 줄여 열방출 구조를 위한 공간으로 활용할 수 있다.
즉, 본 발명의 제1실시예에 따른 상부 및 하부칩 모듈에 포함된 다수의 칩을 종래 방식, 즉 플립칩 본딩만을 이용하여 적층하는 경우에는 각 칩간의 신호전달경 로가 충분히 많아야 함에 따라 각 칩에 관통 실리콘 비아의 가공 갯수가 증가될 수 밖에 없지만, 본 발명에서와 같이 와이어를 이용하여 일부 칩을 기판에 연결함에 따라 관통 실리콘 비아의 갯수 및 그 형성 공간을 줄일 수 있다.
한편, 본 발명의 제1실시예에 따른 반도체 패키지에서 각 칩에 관통 실리콘 비아의 갯수 및 그 형성 공간이 절감됨에 따라, 그 절감된 공간에 열방출 구조를 용이하게 적용할 수 있다.
보다 상세하게는, 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 각 칩(22,32)에서 관통 실리콘 비아가 형성되지 않은 절감된 영역에 걸쳐 열방출을 위한 써멀비아(44)가 형성되는 바, 이 써멀비아(44)는 관통 실리콘 비아의 가공시 동일한 구조로 형성될 수 있고, 전기적 신호를 부여하지 않음에 따라 열전달 및 방출 역할을 수행하게 된다.
특히, 상기 상부칩 모듈(30)의 가장 위쪽 칩(32n)상에는 써멀비아(44)와 접촉되는 히트스프레더(46)가 외부로 노출 가능하게 부착되고, 또한 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 사이에는 써멀비아(44)와 접촉하는 메탈스페이서(48)를 더 삽입하여 열방출 효과를 보다 증대시킬 수 있다.
따라서, 상기 상부칩 모듈(30)과 하부칩 모듈(20)의 각 칩(22,32)에서 발생되는 열이 메탈 스페이서(48) 및 써멀비아(44)를 경유하여 기판(10)쪽으로 방출되거나, 또는 써멀비아(44)를 통해 히트스프레더(46)쪽으로 용이하게 방출될 수 있다.
한편, 첨부한 도 2b에 도시된 바와 같이 열방출 효과를 보다 크게 얻어낼 수 있도록 상기 히트스프레더(46)와 메탈스페이서(48)의 사방 모서리중 와이어가 존재하지 않는 양측단부 즉, 와이어 본딩이 진행된 방향과 수직된 방향의 양측단부를 전체 패키지의 끝단(기판의 끝단)까지 연장시켜, 와이어 본딩이 배제된 상부칩 모듈(30) 및 하부칩 모듈(20)의 측면에 걸쳐 더 부착된 히트스프레더(46)와 연결하여, 히트스프레더(46)와 메탈스페이서(48)의 열방출 접촉면적을 증대시키는 것이 바람직하다.
여기서, 본 발명의 제2실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 3 내지 도 5는 본 발명에 따른 적층 칩 반도체 패키지에 대한 제2실시예를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)이 형성된 칩(50)과, 관통 실리콘 비아가 없는 저가의 일반칩(60)을 기판(10)상에 적층시키되, 관통 실리콘 비아(52)가 있는 칩(50)은 플립칩 본딩(14)을 매개로 기판(10)상에 전기적 접속되게 탑재하고, 관통 실리콘 비아가 없는 일반칩(60)은 와이어(16)를 이용하여 기판(10)에 전기적 접속이 이루어지도록 한 점에 특징이 있다.
보다 상세하게는, 상기 기판(10)상의 전도성패턴(12)에 관통 실리콘 비아(52)가 있는 칩(50)을 플립칩 본딩(14)을 매개로 적층한 다음, 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 일반칩(60)을 적층하게 된다.
특히, 도 3 및 도 4에 도시된 바와 같이 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 일반칩(60)의 본딩패드간을 와이어(16)로 연결시키거나, 도 5에 도시된 바와 같이 상기 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 기판(10)의 전도성패턴(12)간을 와이어(16)로 연결시킬 수 있다.
한편, 본 발명의 제2실시예에 따른 반도체 패키지를 광학용 패키지로 구성할 수 있는 바, 이를 위해 상기 일반칩(60)의 상면에는 이미지센서(62)가 더 부착되고, 이미지센서(62) 위쪽에는 수광을 위한 글래스(64)가 부착된다.
여기서, 본 발명의 제3실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 6 및 도 7은 본 발명에 따른 적층 칩 반도체 패키지에 대한 제3실시예를 나타내는 단면도이다.
본 발명의 제3실시예에 따른 반도체 패키지는 제2실시예의 반도체 패키지와 유사하되, 칩의 적층 순서를 달리한 점에 특징이 있다.
즉, 본 발명의 제3실시예에 따른 반도체 패키지는 도 6 및 도 7에서 보는 바와 같이, 기판(10)상에 관통 실리콘 비아가 없는 저가의 일반칩(60)이 와이어(16)를 매개로 먼저 탑재되고, 이 일반칩(60)의 상면에 관통 실리콘 비아(52)가 있는 2개 이상의 칩(50)이 플립칩 본딩(14)을 매개로 적층 부착되며, 또한 도 6에 도시된 바와 같이 상기 관통 실리콘 비아(52)가 있는 칩(50)의 본딩패드와 상기 일반칩(60)의 본딩패드간을 와이어(16)로 연결시킨 점에 특징이 있다.
본 발명의 제3실시예에 따른 반도체 패키지도 광학용 패키지로 구성할 수 있는 바, 이를 위해 상기 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 이미지센서(62)가 더 부착되고, 이미지센서(62)의 위쪽에는 수광을 위한 글래스(64)가 부착 되어진다.
이와 같이, 관통 실리콘 비아(52)가 있는 칩(50)과, 관통 실리콘 비아가 없는 일반칩(60)을 플립칩 본딩(14) 및 와이어(16)를 이용하여 기판상에 여러가지 구조로 적층할 수 있다.
여기서, 본 발명의 제4실시예에 따른 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 8은 본 발명에 따른 적층 칩 반도체 패키지에 대한 제4실시예를 나타내는 단면도이다.
본 발명의 제4실시예에 따른 반도체 패키지는 관통 실리콘 비아(52)가 형성된 칩(50)과 시스템 인 패키지(80)를 조합시킨 점에 특징이 있다.
즉, 메인 기판(70)상에 관통 실리콘 비아(52)가 있는 칩(50)을 플립칩 본딩(14)을 매개로 전기적 접속 가능하게 탑재하고, 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 일반칩 대신 시스템 인 패키지(80)를 적층 부착한 후, 상기 메인 기판(70)과 상기 시스템 인패키지(80)의 기판(82)간을 와이어(16)로 연결시킨 구조를 특징으로 한다.
보다 상세하게는, 상기 시스템 인 패키지(80)는 리드프레임 또는 인쇄회로기판인 기판(82)상에 와이어(16)를 매개로 반도체 칩(84)이 실장되고, 반도체 칩(84)과 와이어(16)가 몰딩수지(86)로 몰딩된 구조로서, 상기 메인 기판(70)상에 탑재된 관통 실리콘 비아(52)가 있는 칩(50)상에 적층 구성된다.
이때, 상기 시스템 인 패키지(80)의 기판(82) 상면이 위쪽을 향하게 되고, 그 몰딩수지(86)면이 관통 실리콘 비아(52)가 있는 칩(50)의 상면에 접촉되며 적층되며, 특히 시스템 인 패키지(80)의 기판(82)과 메인기판(70)이 전기적 신호 전달 간으하게 와이어(16)로 연결된다.
이와 같이, 본 발명의 제4실시예에 따르면 관통 실리콘 비아(52)를 갖는 칩(50)을 플립칩 본딩(14)과 와이어(16)를 이용하여 시스템 인 패키지(80)와도 전기적 신호 교환 가능하게 조합시킬 수 있다.
도 1 내지 도 2b는 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제1실시예를 나타내는 단면도,
도 3 내지 도 5는 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제2실시예를 나타내는 단면도,
도 6 및 도 7은 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제3실시예를 나타내는 단면도,
도 8은 본 발명에 따른 TSV를 이용한 적층 칩 반도체 패키지에 대한 제4실시예를 나타내는 단면도,
도 9는 종래의 TSV를 이용한 적층 칩 구조를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 전도성패턴
14 : 플립칩 본딩 16 : 와이어
18 : 전도성 범프 20 : 하부칩 모듈
22, 22a, 22n : 칩 30 : 상부칩 모듈
32, 32a, 32n : 칩 40 : 절연체
42 : 재배선 44 : 써멀 비아
46 : 히트스프레더 48 : 메탈스페이서
50 : 칩 52 : 관통 실리콘 비아
60 : 일반칩 62 : 이미지센서
64 : 글래스 70 : 메인기판
80 : 시스템 인 패키지 82 : 기판
84 : 반도체 칩 86 : 몰딩수지

Claims (11)

  1. 기판(10)과;
    관통 실리콘 비아(52)를 갖는 다수개의 칩(22)이 전도성범프(18)에 의하여 적층된 하부칩 모듈(20)과;
    상기 하부칩 모듈(20)이 기판(10)상에 전기적으로 탑재되도록 하부칩 모듈(20)의 가장 아래쪽 칩(22a)과 기판(10)의 전도성패턴(12)간에 연결되는 전도성 플립칩 본딩(14)과;
    관통 실리콘 비아(52)를 갖는 다수개의 칩(32)이 전도성범프(18)에 의하여 적층된 것으로서, 상기 하부칩 모듈(20)의 가장 위쪽의 칩(22n)상에 절연체(40)를 사이에 두고 적층되는 상부칩 모듈(30)과;
    상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)의 본딩패드와 관통 실리콘 비아(52)간에 형성된 재배선(42)과;
    상기 상부칩 모듈(30)의 가장 위쪽에 배치된 칩(32n)의 본딩패드와 상기 기판(10)의 전도성패턴(12)간에 전기적으로 연결되는 와이어(16);
    를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지
  2. 청구항 1에 있어서,
    상기 상부칩 모듈(30)과 하부칩 모듈(20)의 각 칩(22,32)에는 열방출을 위한 써멀비아(44)가 관통 형성된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 상부칩 모듈(30)의 가장 위쪽 칩(32n)상에는 써멀비아(44)와 접촉되는 히트스프레더(46)가 부착되고, 와이어 본딩이 배제된 상부칩 모듈(30) 및 하부칩 모듈(20)의 측면에 걸쳐 히트스프레더(46)가 더 부착된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 상부칩 모듈(30)과 하부칩 모듈(20)의 사이에는 써멀비아(44)와 접촉하는 메탈스페이서(48)가 삽입된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지.
  5. 청구항 3 또는 청구항 4에 있어서,
    와이어 본딩이 진행된 방향과 수직된 방향을 이루는 상기 히트스프레더(46) 와 메탈스페이서(48)의 양측단부는 전체 패키지의 끝단까지 연장 형성되어, 그 측면부의 히트스프레더(46)와 연결된 것을 특징으로 하는 TSV를 이용한 적층 칩 반도체 패키지.
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