CN117153700A - 射频前端模组的封装方法及封装结构 - Google Patents
射频前端模组的封装方法及封装结构 Download PDFInfo
- Publication number
- CN117153700A CN117153700A CN202311418980.2A CN202311418980A CN117153700A CN 117153700 A CN117153700 A CN 117153700A CN 202311418980 A CN202311418980 A CN 202311418980A CN 117153700 A CN117153700 A CN 117153700A
- Authority
- CN
- China
- Prior art keywords
- chip
- wire
- area
- metal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 77
- 239000002184 metal Substances 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910000679 solder Inorganic materials 0.000 claims abstract description 31
- 238000003466 welding Methods 0.000 claims abstract description 11
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims description 8
- 239000004332 silver Substances 0.000 claims description 8
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 4
- 238000012858 packaging process Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
本发明涉及射频模组技术领域,本发明公开了一种射频前端模组的封装方法及封装结构,封装方法包括以下步骤:S1、将基板设置成第一区域和第二区域;S2、将第一芯片以正装方式固定于第一区域内,在第一芯片上设置打线金属片,将一焊球焊接在打线金属片;S3、在第二芯片上贯穿设置有金属通孔,在第二芯片的衬底下方位于金属通孔的位置制作金属PAD,将第二芯片以正装方式贴合叠设于第二区域,并使第二芯片的一端向第一区域方向延伸,以使得金属PAD贴合于焊球;S4、将第一芯片和第二芯片分别与基板电连接;第一芯片和第二芯片采用引线键合方式连接。本发明的射频前端模组的封装方法能优化射频性能的一致性和封装工艺的灵活性。
Description
技术领域
本发明涉及射频模组技术领域,尤其是涉及一种射频前端模组的封装方法及封装结构。
背景技术
随着人类进入信息化时代,无线通信技术有了飞速发展,从手机,无线局域网,蓝牙等已成为社会生活和发展不可或缺的一部分。在双模终端的射频收发芯片中,手机终端的射频前端是实现信号传输收发的关键器件,随着通信多模多制式化,射频前端担负着多种制式多模信号收发的作用。随着移动通信技术逐步向5G及Beyond 5G演进,当前电信运营商使用多个不同制式,各个制式的模式和频段也各不相同。
现有的一个典型的TDD系统射频前端模组中,如WIFI 射频前端模组,由以下几部分组成。功率放大组件,用于放大射频芯片输出射频信号;接收电路组件,用于接收信号通路,通常包括一个低噪声放大器(LNA);射频开关组件,用于切换发射和接收通路;逻辑控制组件,用于控制其他组件工作状态。将上述各组件通过银浆贴合在基板上,通过键合线连接在一起,并封装成完整模组。
然而,上述是典型的引线键合(wire bonding)封装方式,这种方式在射频模组上应用较多。键合线通常是金或铜制成,直径数十um,长度数百um。并可以设计成不同的形状和弧度,使其具有不同的射频特性。但是引线键合的封装方式有一个明显的缺点,在生产时由于工艺的不稳定,容易造成键合线形状的不一致,从而影响射频性能。
发明内容
本发明实施例的目的在于提供一种射频前端模组的封装方法,通过在基板上设置高低不同的区域用于分别安装第一芯片和第二芯片,并通过引线键合和焊球焊接的方式实现基板、第一芯片和第二芯片之间相互连接,以解决现有的射频前端模组的封装过程中工艺不稳定,容易造成键合线形状的不一致,从而影响射频性能的问题。
为了解决上述技术问题,第一方面,本发明实施例提供了一种射频前端模组的封装方法,所述封装方法包括以下步骤:
S1、提供一个基板,并将所述基板设置成第一区域和第二区域,且所述第二区域在水平方向高于所述第一区域;
S2、将第一芯片以正装方式固定于所述第一区域内,并在所述第一芯片上设置打线金属片,将一焊球焊接在所述打线金属片。
S3、在第二芯片上贯穿设置有由上向下延伸的金属通孔,在所述第二芯片的衬底下方位于所述金属通孔的位置制作金属PAD,将所述第二芯片以正装方式贴合叠设于所述第二区域,并使所述第二芯片的一端向所述第一区域方向延伸,以使得所述金属PAD贴合于所述焊球;
S4、通过第一引线和第二引线采用引线键合的方式将所述第一芯片和所述第二芯片分别与所述基板电连接;所述第一芯片和所述第二芯片通过第三引线采用引线键合的方式连接。
优选的,所述第一区域由所述第二区域的一侧向内凹陷形成。
优选的,所述基板的横截面为梯形结构设置。
优选的,所述打线金属片包括多个,所述焊球包括多个,每一所述打线金属片分别设置一个所述焊球。
优选的,所述金属通孔包括多个,所述金属PAD包括多个,每一所述金属通孔靠近所述基板的一端分别设置一个所述金属PAD;每一所述金属PAD分别贴合于每一所述焊球的上方。
优选的,所述第二芯片通过银浆贴合固定于所述第二区域。
优选的,所述第一芯片和所述第二芯片相互错位且平行设置。
优选的,所述第一引线、所述第二引线和所述第三引线的结构相同。
优选的,所述第一引线包括垂直连接于所述第一芯片的第一导线、由所述第一导线向远离所述第二芯片的方向垂直弯折延伸的第二导线、以及由所述第二导线向远离所述第二芯片的方向弯折延伸形成的第三导线,所述第三导线连接至所述基板。
第二方面,本发明实施例提供一种封装结构,所述封装结构基于上述的射频前端模组的封装方法制成。
与现有技术相比,本发明中的射频前端模组的封装方法,通过将所述基板设置成第一区域和第二区域,且所述第二区域高于所述第一区域;将第一芯片以正装方式固定于所述第一区域内,并在所述第一芯片上设置打线金属片,将一焊球焊接在所述打线金属片;在所述第二芯片上贯穿设有金属通孔,在所述第二芯片的衬底下方位于所述金属通孔的位置制作金属PAD,将所述第二芯片的一端贴合叠设于所述第一区域,所述第二芯片的另一端的所述金属PAD贴合于所述焊球;将所述第一芯片和所述第二芯片分别通过第一引线和第二引线采用引线键合的方式连接,所述第一芯片和所述第二芯片通过第三引线采用引线键合的方式连接,完成封装。通过在第一芯片和第二芯片之间的直接电连接设计,优化了性能的一致性,同时保留了引线键合封装工艺的灵活性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图,其中:
图1为本发明实施列提供的射频前端模组的封装方法的流程图;
图2为本发明实施列提供的射频前端模组的封装方法的工艺示意图;
图3为本发明实施列提供的封装结构的结构示意图。
图中,100、封装结构,1、基板,11、第一区域,12、第二区域,2、第一芯片,3、第二芯片,4、第一引线,41、第一导线,42、第二导线,43、第三导线,5、第二引线,6、第三引线,7、焊球。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
实施例一
请参阅附图1-图2所示,本发明实施例提供了一种射频前端模组的封装方法,所述封装方法包括以下步骤:
S1、提供一个基板1,并将所述基板1设置成第一区域11和第二区域12,且所述第二区域12在水平方向高于所述第一区域11。基板1为金属基板等。
S2、将第一芯片2以正装方式(叠设)固定于所述第一区域11内,并将所述第一芯片上设置打线金属片(图中未标记),将一焊球7焊接在所述打线金属片。
优选的,第二区域12比第一区域11高h,h为大于或等于第一芯片2的厚度。
其中,将第一芯片2通过银浆叠设固定在第一区域11内,在第一芯片2设置打线金属片,使得需要和焊球7连接的信号节点电连接。
其中,打线金属片可以是特定PAD,通过将特定PAD设置为圆形结构,并在其上面植焊球7,以使这些特定PAD的尺寸满足植焊球7的要求。
S3、在第二芯片3上贯穿设置有由上向下延伸的金属通孔(图中未标记),在所述第二芯片3的衬底下方位于所述金属通孔的位置制作金属PAD(图中未标记),将所述第二芯片3以正装方式贴合叠设于所述第二区域12,并使所述第二芯片3的一端向所述第一区域11方向延伸,以使得所述金属PAD贴合于所述焊球7。
其中,金属PAD是第二芯片3上电路引出器件,也称为排针或引脚,是第二芯片3的输入输出接口。
其中,设置第一芯片2为裸片1(Die1),第二芯片3为裸片2(Die2)。该金属PAD通过所述金属通孔连接裸片2的内部电路。
其中,通过将第二芯片3的一端贴合在第二区域12内,第二芯片3的另一端位于第一区域11的上方位置。在所述第二芯片3上贯穿设有金属通孔,在所述第二芯片3的衬底下方位于所述金属通孔的位置制作金属PAD,金属PAD贴合在所述焊球7上。
优选的,金属PAD的大小和形状应满足焊球7的焊接要求。其中,焊接要求可以是金属PAD的材料、形状、大小和排列等等。在选择金属PAD的材料时,需要考虑金属PAD的导电性、耐腐蚀性、机械强度和焊接性等特性。同时,还要考虑采用的几何形状、大小和排列方式等来实现优化的布局和电气性能。通过相应的焊接要求设置,从而提高金属PAD和焊球7的焊接效率和质量。
进一步的,第一芯片2和第二芯片3的安装位置也可以相互调换。
S4、分别通过第一引线4和第二引线5采用引线键合(wire bonding)的方式将所述第一芯片2和所述第二芯片3分别与所述基板1电连接;所述第一芯片2和所述第二芯片3通过第三引线6采用引线键合的方式连接。
具体的,通过将所述基板1设置成第一区域11和第二区域12,且所述第二区域12高于所述第一区域11;将第一芯片2叠设固定于所述第一区域11内,并在所述第一芯片2上设置打线金属片,将一焊球7焊接在所述打线金属线;在所述第二芯片3上贯穿设有金属通孔,在所述第二芯片3的衬底下方位于所述金属通孔的位置制作金属PAD,将所述第二芯片3的一端贴合叠设于所述第一区域11,所述第二芯片3的另一端的所述金属PAD贴合于所述焊球7;将所述第一芯片2和所述第二芯片3分别通过第一引线4和第二引线5采用引线键合的方式连接,所述第一芯片2和所述第二芯片3通过第三引线6采用引线键合的方式连接,完成封装。通过在第一芯片2和第二芯片3之间的直接电连接设计,优化了性能的一致性,同时保留了引线键合封装工艺的灵活性。
同时,该封装方法可用于QFN封装及LGA封装等主流封装形式,适用范围广。
其中,QFN封装(Quad Flat No-leads Package)是一种无引线四方扁平封装。在芯片底部大多数会设计一块较大的地平面,对于功率型IC,该平面会很好的解决散热问题,通过PCB的铜皮设计,可以将热量更快的传导出去,该封装可为正方形或长方形。
LGA封装(Land Grid Array)为底部方形焊盘,区别于QFN封装,在芯片侧面没有焊点,焊盘均在底部。这种封装对焊接要求相对较高,对于芯片封装的设计也有很高的要求,否则批量生产很容易造成虚焊以及短路的情况,在小体积应用场景中这种封装的使用较多。
本实施例中,所述第一区域11由所述第二区域12的一侧向内凹陷形成。使得基板1形成的第一区域11和第二区域12制作方便,提高生产效率。
本实施例中,所述基板1的横截面为梯形结构设置。
本实施例中,所述打线金属片包括多个,所述焊球7包括多个,每一所述打线金属片分别设置一个所述焊球7。
本实施例中,所述金属通孔包括多个,所述金属PAD包括多个,每一所述金属通孔靠近所述基板1的一端分别设置一个所述金属PAD;每一所述金属PAD分别贴合于每一所述焊球7的上方。
本实施例中,所述第二芯片3通过银浆贴合固定于所述第二区域12。银浆贴合固定安装方便,固定效果好。
本实施例中,所述第一芯片2和所述第二芯片3相互错位且平行设置。使得第一芯片2和第二芯片3安装方便,第一芯片2和第二芯片3之间的引线键合封装一致性好,射频性能优良。
本实施例中,所述第一引线4、所述第二引线5和所述第三引线6的结构相同。
本实施例中,所述第一引线4包括垂直连接于所述第一芯片2的第一导线41、由所述第一导线41向远离所述第二芯片3的方向垂直弯折延伸的第二导线42、以及由所述第二导线42向远离所述第二芯片3的方向弯折延伸形成的第三导线43,所述第三导线43连接至所述基板1。
实施例二
请参阅附图3所示,本发明实施例提供一种封装结构100,所述封装结构100基于上述实施例一的射频前端模组的封装方法制成。
本实施例中,所述打线金属片包括多个,所述焊球7包括多个,每一所述第一打线金属片分别设置一个所述焊球7。
本实施例中,所述金属通孔包括多个,所述金属PAD包括多个,每一所述金属通孔靠近所述基板1的一端分别设置一个所述金属PAD;每一所述金属PAD分别贴合于每一所述焊球7的上方。
本实施例中,所述第二芯片3通过银浆贴合固定于所述第二区域12。银浆贴合固定安装方便,固定效果好。
本实施例中,所述第一芯片2和所述第二芯片3相互错位且平行设置。使得第一芯片2和第二芯片3安装方便,第一芯片2和第二芯片3之间的引线键合封装一致性好,射频性能优良。
本实施例中,所述第一引线4、所述第二引线5和所述第三引线6的结构相同。
本实施例中,所述第一引线4包括垂直连接于所述第一芯片2的第一导线41、由所述第一导线41向远离所述第二芯片3的方向垂直弯折延伸的第二导线42、以及由所述第二导线42向远离所述第二芯片3的方向弯折延伸形成的第三导线43,所述第三导线43连接至所述基板1。
需要说明的是,在本文中,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述仅为本发明的实施例,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其它相关的技术领域,均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种射频前端模组的封装方法,其特征在于,所述封装方法包括以下步骤:
S1、提供一个基板,并将所述基板设置成第一区域和第二区域,且所述第二区域在水平方向高于所述第一区域;
S2、将第一芯片以正装方式固定于所述第一区域内,并在所述第一芯片上设置打线金属片,将一焊球焊接在所述打线金属片;
S3、在第二芯片上贯穿设置有由上向下延伸的金属通孔,在所述第二芯片的衬底下方位于所述金属通孔的位置制作金属PAD,将所述第二芯片以正装方式贴合叠设于所述第二区域,并使所述第二芯片的一端向所述第一区域方向延伸,以使得所述金属PAD贴合于所述焊球;
S4、通过第一引线和第二引线采用引线键合的方式将所述第一芯片和所述第二芯片分别与所述基板电连接;所述第一芯片和所述第二芯片通过第三引线采用引线键合的方式连接。
2.如权利要求1所述的射频前端模组的封装方法,其特征在于,所述第一区域由所述第二区域的一侧向内凹陷形成。
3.如权利要求2所述的射频前端模组的封装方法,其特征在于,所述基板的横截面为梯形结构设置。
4.如权利要求1所述的射频前端模组的封装方法,其特征在于,所述打线金属片包括多个,所述焊球包括多个,每一所述打线金属片分别设置一个所述焊球。
5.如权利要求4所述的射频前端模组的封装方法,其特征在于,所述金属通孔包括多个,所述金属PAD包括多个,每一所述金属通孔靠近所述基板的一端分别设置一个所述金属PAD;每一所述金属PAD分别贴合于每一所述焊球的上方。
6.如权利要求1所述的射频前端模组的封装方法,其特征在于,所述第二芯片通过银浆贴合固定于所述第二区域。
7.如权利要求1所述的射频前端模组的封装方法,其特征在于,所述第一芯片和所述第二芯片相互错位且平行设置。
8.如权利要求7所述的射频前端模组的封装方法,其特征在于,所述第一引线、所述第二引线和所述第三引线的结构相同。
9.如权利要求8所述的射频前端模组的封装方法,其特征在于,所述第一引线包括垂直连接于所述第一芯片的第一导线、由所述第一导线向远离所述第二芯片的方向垂直弯折延伸的第二导线、以及由所述第二导线向远离所述第二芯片的方向弯折延伸形成的第三导线,所述第三导线连接至所述基板。
10.一种封装结构,其特征在于,所述封装结构基于权利要求1-9任一项所述的射频前端模组的封装方法制成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311418980.2A CN117153700A (zh) | 2023-10-30 | 2023-10-30 | 射频前端模组的封装方法及封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311418980.2A CN117153700A (zh) | 2023-10-30 | 2023-10-30 | 射频前端模组的封装方法及封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117153700A true CN117153700A (zh) | 2023-12-01 |
Family
ID=88897157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311418980.2A Pending CN117153700A (zh) | 2023-10-30 | 2023-10-30 | 射频前端模组的封装方法及封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117153700A (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110033368A (ko) * | 2009-09-25 | 2011-03-31 | 앰코 테크놀로지 코리아 주식회사 | Tsv를 이용한 적층 칩 반도체 패키지 |
US20120208324A1 (en) * | 2011-02-14 | 2012-08-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
CN104766903A (zh) * | 2013-12-03 | 2015-07-08 | 光澄科技股份有限公司 | 集成模块及其形成方法 |
CN105977174A (zh) * | 2016-07-07 | 2016-09-28 | 力成科技(苏州)有限公司 | 指纹产品封装结构的金线打线方法 |
CN108735687A (zh) * | 2017-04-14 | 2018-11-02 | 谷歌有限责任公司 | 用于高数据速率的硅光子ic的集成 |
-
2023
- 2023-10-30 CN CN202311418980.2A patent/CN117153700A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110033368A (ko) * | 2009-09-25 | 2011-03-31 | 앰코 테크놀로지 코리아 주식회사 | Tsv를 이용한 적층 칩 반도체 패키지 |
US20120208324A1 (en) * | 2011-02-14 | 2012-08-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
CN104766903A (zh) * | 2013-12-03 | 2015-07-08 | 光澄科技股份有限公司 | 集成模块及其形成方法 |
CN105977174A (zh) * | 2016-07-07 | 2016-09-28 | 力成科技(苏州)有限公司 | 指纹产品封装结构的金线打线方法 |
CN108735687A (zh) * | 2017-04-14 | 2018-11-02 | 谷歌有限责任公司 | 用于高数据速率的硅光子ic的集成 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW560032B (en) | Lead frame, method for manufacturing the same, resin-encapsulated semiconductor device and method for manufacturing the same | |
US10389241B2 (en) | Power supply converter and method for manufacturing the same | |
US7279784B2 (en) | Semiconductor package | |
CN101416310B (zh) | 多管芯半导体封装 | |
US6856007B2 (en) | High-frequency chip packages | |
US20170271303A1 (en) | Diffusion barrier layer for radio frequency transmission line | |
US20070053167A1 (en) | Electronic circuit module and manufacturing method thereof | |
KR101218989B1 (ko) | 반도체 패키지 및 그 제조방법 | |
KR100713195B1 (ko) | 고주파모듈 및 그 제조방법 | |
JP2009111010A (ja) | 半導体装置およびその製造方法 | |
US20120018892A1 (en) | Semiconductor device with inductor and flip-chip | |
US6798046B1 (en) | Semiconductor package including ring structure connected to leads with vertically downset inner ends | |
JP4652281B2 (ja) | 樹脂封止型半導体装置 | |
CN114566479A (zh) | 一种封装模组、其制备方法、基站及电子设备 | |
US20090045491A1 (en) | Semiconductor package structure and leadframe thereof | |
US20060286711A1 (en) | Signal isolation in a package substrate | |
US20060214271A1 (en) | Device and applications for passive RF components in leadframes | |
JP2006222471A5 (zh) | ||
JP2010166100A (ja) | 樹脂封止型半導体装置 | |
CN117153700A (zh) | 射频前端模组的封装方法及封装结构 | |
US11955692B2 (en) | Microelectronic device package with integrated antenna | |
CN113838824B (zh) | 功率放大器芯片 | |
KR101629470B1 (ko) | 전력용 반도체 모듈의 조립방법 및 이를 이용하여 제조된 전력용 반도체 모듈 | |
JP3913228B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
CN210200723U (zh) | 天线前端模组 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20231201 |
|
RJ01 | Rejection of invention patent application after publication |