KR102455427B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지는 제1 반도체 칩 및 제1 관통 비아를 포함하는 제1 층, 상기 제1 층의 일면 상에 배치되고 제1_1 배선과 제2_1 배선을 포함하는 제1 재배선층, 및 제2 반도체 칩을 포함하고 상기 제1 층 상에 적층되는 제2 층을 포함한다. 상기 제1 반도체 칩은 제1_1 버퍼를 포함하고, 상기 제1_1 버퍼는 상기 제1_1 배선 및 상기 제2_1 배선 사이에 전기적으로 연결된다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로서, 상세하게는 팬-아웃(Fan-out) 패키징 기술이 적용된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요구하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 집적도를 증가시킬 필요성이 커지고 있다. 패키지 공정 중 와이어 본딩(Wire bonding) 공정은 반도체 패키지의 두께가 두꺼워 지고, 4층 이상 적층(stack)이 어렵다.
이에, 최근 반도체 패키지 공정에서는 집적도를 증가시키고, 단가를 개선할 수 있는 팬아웃(Fan-out package)로 PLP(Panel Level Package), WLP(Wafer Level Package) 기술이 연구 개발되고 있다. 그러나, 스택(stack) 구조를 갖는 팬아웃 패키지의 경우, 복수의 층 간의 로드(load) 증가로 스택 개수의 제한이 있다.
본 발명의 일 목적은 팬-아웃 패키징 기술을 적용하고 스택 구조를 포함하되 복수의 층 간의 로드(load)를 감소시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 반도체 패키지는 제1 반도체 칩 및 제1 관통 비아를 포함하는 제1 층, 상기 제1 층의 일면 상에 배치되고 제1_1 배선과 제2_1 배선을 포함하는 제1 재배선층, 및 제2 반도체 칩을 포함하고 상기 제1 층 상에 적층되는 제2 층을 포함한다. 상기 제1 반도체 칩은 제1_1 버퍼를 포함하고, 상기 제1_1 버퍼는 상기 제1_1 배선 및 상기 제2_1 배선 사이에 전기적으로 연결된다.
상기 다른 목적을 달성하기 위해, 반도체 패키지의 제조 방법에 따르면, 제1_1 버퍼를 포함하는 제1 반도체 칩 및 제1 관통 비아를 포함하는 제1 층을 형성한다. 제1_1 배선 및 제2_1 배선을 포함하는 제1 재배선층을 상기 제1 층의 일면 상에 형성한다. 제2 반도체 칩 및 제2 관통 비아를 포함하는 제2 층을 상기 제1 층 상에 적층한다. 상기 제1_1 배선과 전기적으로 연결되는 외부접속단자를 형성하는 외부접속단자 접합한다. 상기 제1_1 버퍼는 상기 제1_1 배선 및 상기 제2_1 배선 사이에 전기적으로 연결된다.
상기 일 목적을 달성하기 위해, 상기 반도체 패키지는 외부접속단자, 상기 외부접속단자 상에 배치되고, 제1 관통 비아 및 제1 반도체 칩을 포함하는 제1 층, 및 상기 제1 층 상에 배치되고 제2 관통 비아 및 제2 반도체 칩을 포함하는 제2 층을 포함한다. 상기 외부접속단자는 상기 제1 반도체 칩이 포함하는 적어도 하나의 버퍼를 거쳐 상기 제2 층의 상기 제2 반도체 칩에 전기적으로 연결된다.
상기와 같은 본 발명의 실시예들에 따른 반도체 패키지는 제1 층의 반도체 칩의 버퍼에 의해, 상기 반도체 패키지 내부와 외부의 로드(load)가 분리되어, 상기 반도체 패키지의 외부접속단자와 상기 반도체 패키지 내부의 반도체 칩들의 입출력 패드들 사이에 버퍼가 존재하지 않는 경우에 비해, 로드가 감소할 수 있다.
또한, 와이어 본딩 패키지 구조와 달리 상기 반도체 패키지는 관통 비아에 의한 적층 구조를 갖고, 상기 반도체 칩의 버퍼에 의해 로드가 감소하므로, 로드 증가 없이 multi-stacking 이 가능하다.
또한, 각 층 별로 관통 비아의 위치 및 재배선층의 배선 구조를 적절히 선택하여 반도체 칩 내의 버퍼를 사용 또는 사용하지 않을 수 있으며, 이에 따라 원하는 회로를 구성할 수 있다.
또한, 각 층 별로 반도체 칩의 입출력 패드까지 통과하는 버퍼의 개수를 조절할 수 있으므로, 이에 따라 각 층별 딜레이 차이를 줄일 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면도이다.
도 2a, 2b 및 2c는 도 1의 반도체 패키지(100)의 제 1층(L1)의 제1 반도체 칩(110)을 나타낸 평면도 및 단면도이다.
도 3은 도 1의 반도체 패키지(100)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다.
도 4는 도 3의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 5a 내지 5e는 도 1의 반도체 패키지(100)의 A 부분에 대한 다양한 실시예들을 나타낸 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다.
도 7은 도 6의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다.
도 9은 도 8의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지(200)의 단면도이다.
도 11a, 11b 및 11c는 도 10의 반도체 패키지(200)의 제 1층(L1)의 제1 반도체 칩(210)을 나타낸 평면도 및 단면도이다.
도 12는 도 10의 반도체 패키지(200)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다.
도 13은 도 12의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지(300)의 단면도이다.
도 15는 도 14의 반도체 패키지(200)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다.
도 16은 도 13의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 17는 본 발명의 일 실시예에 따른 반도체 패키지(400)의 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 20a, 20b, 20c, 및 20d는 도 1의 반도체 패키지(100)의 제조 방법을 설명하기 위한 단면도들이다.
도 21a, 21b, 21c, 및 21d는 도 10의 반도체 패키지(200)의 제조 방법을 설명하기 위한 단면도들이다.
도 22a, 22b, 22c, 및 22d는 도 17의 반도체 패키지(300)의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면도이다. 도 2a, 2b 및 2c는 도 1의 반도체 패키지(100)의 제 1층(L1)의 제1 반도체 칩(110)을 나타낸 평면도 및 단면도이다.
도 1 및 2a 내지 2c를 참조하면, 상기 반도체 패키지(100)는 제1 층(L1), 제1 재배선층(RDL1), 제2 층(L2), 제2 재배선층(RDL2), 제3 층(L3), 제3 재배선층(RDL3), 및 외부접속단자(SB)을 포함할 수 있다.
상기 제1 층(L1)은 하나 이상의 제1 반도체 칩(110), 하나 이상의 관통 비아인 제1 TPV(Through Panel Via, TPV1), 및 상기 제1 반도체 칩(110)이 수용되는 제1 수용부(AC1)를 구비하는 제1 패널(PNL1)을 포함할 수 있다.
상기 제2 층(L2)은 하나 이상의 제2 반도체 칩(210), 하나 이상의 관통 비아인 제2 TPV(Through Panel Via, TPV2), 및 상기 제2 반도체 칩(210)이 수용되는 제2 수용부를 구비하는 제2 패널(PNL2)을 포함할 수 있다.
상기 제3 층(L3)은 하나 이상의 제3 반도체 칩(310), 하나 이상의 관통 비아인 제3 TPV(Through Panel Via, TPV3), 및 상기 제3 반도체 칩(310)이 수용되는 제3 수용부를 구비하는 제3 패널(PNL3)을 포함할 수 있다.
상기 제1 패널(PNL1)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D3)이 이루는 평면 상에 배치될 수 있다. 상기 제1 패널(PNL1)에는 상기 제1 반도체 칩(110)이 수용되기 위한 제1 수용부(AC1)가 상기 제1 패널(PNL1)의 상면에 형성될 수 있다.
상기 제2 패널(PNL2)은 상기 제1 및 제2 방향(D1, D2)과 수직한 제3 방향(D3)으로 상기 제1 패널(PNL1) 상에 적층되어 배치될 수 있다. 상기 제2 패널(PNL2)에는 상기 제2 반도체 칩(210)이 수용되기 위한 제2 수용부가 상기 제2 패널(PNL2)의 상면에 형성될 수 있다.
상기 제3 패널(PNL3)은 상기 제3 방향(D3)으로 상기 제2 패널(PNL2) 상에 적층되어 배치될 수 있다. 상기 제3 패널(PNL3)에는 상기 제3 반도체 칩(310)이 수용되기 위한 제3 수용부가 상기 제3 패널(PNL2)의 상면에 형성될 수 있다.
예시적 실시 예에 있어서, 상기 제1 패널(PNL1), 상기 제2 패널(PNL2), 및 상기 제3 패널(PNL3)은 각각 절연기판을 포함할 수 있다. 상기 절연기판은 절연물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic) 또는 폴리머(polymer)를 포함할 수 있다. 기 제1 패널(PNL1), 상기 제2 패널(PNL2), 및 상기 제3 패널(PNL3)은 각각 평판 형상으로 구현될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 구현될 수도 있다.
상기 제1 반도체 칩(110)은 상기 제1 수용부(AC1)에 수용되며, 제1 패드(111), 제2 패드(112) 및 제3 패드(114)를 포함할 수 있다. 상기 제1 패드(111), 상기 제2 패드(112) 및 상기 제3 패드(114)는 상기 제1 반도체 칩(110)의 제1 면(F1) 상에 형성될 수 있다.
상기 제1 내지 제3 패드들(111, 112, 113)은 금속을 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 패드들(111, 112, 113)은 도금 처리가 된 도금 패드일 수 있고, Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나를 포함할 수 있다.
상기 제1 반도체 칩(110)은 제1_1 버퍼(LB1_1) 및 제2_1 버퍼(LB2_1)를 더 포함할 수 있다.
상기 제1_1 버퍼(LB1_1)의 일단은 상기 제1 패드(111)와 전기적으로 연결되고, 상기 제1_1 버퍼(LB1_1)의 타단은 상기 제2 패드(112)와 전기적으로 연결될 수 있다. 즉 상기 제1 패드(111)와 상기 제2 패드(112) 사이에 상기 제1_1 버퍼(LB1_1)가 전기적으로 연결되며, 상기 제1_1 버퍼(LB1_1)가 상기 반도체 패키지 내부와 상기 반도체 패키지 외부의 로드(load)를 분리할 수 있다. 상기 제1_1 버퍼(LB1_1)는 양방향 버퍼일 수 있다.
상기 제2_1 버퍼(LB2_1)의 일단은 상기 제2 패드(112)와 전기적으로 연결되고, 상기 제2 버퍼(LB1_2)의 타단은 상기 제1 패드(111)와 전기적으로 연결될 수 있다. 즉 상기 제2 패드(112)와 상기 제1 패드(111) 사이에 상기 제2_1 버퍼(LB2_1)가 전기적으로 연결될 수 있다. 상기 제2_1 버퍼(LB2_1)는 양방향 버퍼일 수 있다.
본 실시예에 있어서, 상기 제1 반도체 칩(110)의 상기 제2_1 버퍼(LB2_1)는 사용되지 않으나, 상기 제1 반도체 칩(110)과 동일한 공정으로 동일하게 제조되는 상기 제2 반도체 칩(120)에는, 제1 버퍼(LB1_2) 대신 제2_2 버퍼(LB2_2)가 사용될 수 있다. (도 4 참조) 즉, 상기 반도체 패키지의 설계에 따라 상기 제1 및 제2 버퍼들(LB1_1, LB2_1) 중, 필요로 하는 버퍼를 상기 TPV 및 상기 재배선층의 배선을 이용하여 선택할 수 있다.
상기 제2 반도체 칩(120)은 상기 제2 수용부에 수용되며, 제1 패드, 제2 패드 및 제3 패드를 포함할 수 있다. 상기 제1 패드, 상기 제2 패드 및 상기 제3 패드는 상기 제2 반도체 칩(120)의 제1 면 상에 형성될 수 있다. 상기 제1 내지 제3 패드들은 금속을 포함할 수 있다.
상기 제2 반도체 칩(120)은 제1_2 버퍼(LB1_2) 및 제2_2 버퍼(LB2_2)를 더 포함할 수 있다.
상기 제1_2 버퍼(LB1_2)의 일단은 상기 제1 패드와 전기적으로 연결되고, 상기 제1_2 버퍼(LB1_2)의 타단은 상기 제2 패드와 전기적으로 연결될 수 있다. 즉 상기 제1 패드와 상기 제2 패드 사이에 상기 제1_2 버퍼(LB1_2)가 전기적으로 연결될 수 있다. 상기 제1_2 버퍼(LB1_2)는 양방향 버퍼일 수 있다.
상기 제2_2 버퍼(LB2_2)의 일단은 상기 제2 패드와 전기적으로 연결되고, 상기 제2_2 버퍼(LB2_2)의 타단은 상기 제1 패드와 전기적으로 연결될 수 있다. 즉 상기 제2 패드와 상기 제1 패드 사이에 상기 제2_2 버퍼(LB2_2)가 전기적으로 연결될 수 있다. 상기 제2_2 버퍼(LB2_2)는 양방향 버퍼일 수 있다.
본 실시예에 있어서, 상기 제2 반도체 칩(120)의 상기 제1_2 버퍼(LB1_2) 및 상기 제2_2 버퍼(LB2_2)는 사용되지 않으나, 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)은 동일한 공정으로 동일하게 제조될 수 있으며, 상기 반도체 패키지의 설계에 따라 상기 제1 및 제2 버퍼들(LB1_1, LB2_1) 중, 필요로 하는 버퍼(또는 사용하지 않을 수 있음)를 상기 TPV 및 상기 재배선층의 배선을 이용하여 선택할 수 있다.
상기 제3 반도체 칩(310)은 상기 제3 수용부에 수용되며, 제1 패드, 제2 패드 및 제3 패드를 포함할 수 있다. 상기 제1 패드, 상기 제2 패드 및 상기 제3 패드는 상기 제3 반도체 칩(130)의 제1 면 상에 형성될 수 있다. 상기 제1 내지 제3 패드들은 금속을 포함할 수 있다.
상기 제3 반도체 칩(130)은 제1_3 버퍼(LB1_3) 및 제2_3 버퍼(LB2_3)를 더 포함할 수 있다.
상기 제1_3 버퍼(LB1_3)의 일단은 상기 제1 패드와 전기적으로 연결되고, 상기 제1_3 버퍼(LB1_3)의 타단은 상기 제2 패드와 전기적으로 연결될 수 있다. 즉 상기 제1 패드와 상기 제2 패드 사이에 상기 제1_3 버퍼(LB1_3)가 전기적으로 연결될 수 있다. 상기 제1_3 버퍼(LB1_3)는 양방향 버퍼일 수 있다.
상기 제2_3 버퍼(LB2_3)의 일단은 상기 제2 패드와 전기적으로 연결되고, 상기 제2_2 버퍼(LB2_2)의 타단은 상기 제1 패드와 전기적으로 연결될 수 있다. 즉 상기 제2 패드와 상기 제1 패드 사이에 상기 제2_2 버퍼(LB2_2)가 전기적으로 연결될 수 있다. 상기 제2_2 버퍼(LB2_2)는 양방향 버퍼일 수 있다.
본 실시예에 있어서, 상기 제2 반도체 칩(120)의 상기 제1_2 버퍼(LB1_2) 및 상기 제2_2 버퍼(LB2_2)는 사용되지 않으나, 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)은 동일한 공정으로 동일하게 제조될 수 있으며, 상기 반도체 패키지의 설계에 따라 상기 제1 및 제2 버퍼들(LB1_1, LB2_1) 중, 필요로 하는 버퍼(또는 사용하지 않을 수 있음)를 상기 TPV 및 상기 재배선층의 배선을 이용하여 선택할 수 있다.
상기 제1 반도체 칩(110), 상기 제2 반도체 칩(210) 및 상기 제3 반도체 칩(310)은 각각 예를 들어 휘발성 메모리일 수도 있으며, 보다 구체적으로, DRAM(dynamic random access memory), SRAM(static random access memory), SDRAM, RDRAM(rambus DRAM) 등일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 제1 반도체 칩(110)은 로직 칩일 수 있으며, 일 예로 메모리칩들을 제어하는 제어기일 수 있다.
또한, 상기 제1 반도체 칩(110), 상기 제2 반도체 칩(210) 및 상기 제3 반도체 칩(310)은 각각 예를 들어 비휘발성 메모리 장치일 수 있으며, 보다 구체적으로, EEPROM, 플래시 메모리(flash memory), 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 고체자기 메모리(magnetic RAM, MRAM), 폴리머 RAM(polymer RAM, PoRAM), 나노 부유 게이트 메모리(nano floating memory, NFGM), 분자 전자 메모리 소자(molecular electronics memory device), 절연 저항 변화 메모리(insulator resistance change memory) 등일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 반도체 칩(110), 상기 제2 반도체 칩(210) 및 상기 제3 반도체 칩(310)은 서로 동일한 반도체 칩들일 수 있고 서로 상이한 반도체 칩들일 수도 있다. 또한, 상기 제1 층(L1)(또는, 제2 층(L2) 또는 제3 층(L3)이 복수의 제1 반도체 칩(110)(또는 제2 반도체 칩(120) 또는 제3 반도체 칩(130))들을 포함하는 경우, 복수의 상기 제1 반도체 칩(110)(또는 제2 반도체 칩(120) 또는 제3 반도체 칩(130))들 중 일부가 서로 동일한 반도체 칩들이고 나머지 반도체 칩들은 상이한 반도체 칩들일 수도 있다. 복수의 제1 반도체 칩(110)(또는 제2 반도체 칩(120) 또는 제3 반도체 칩(130))은 상기 제1 방향(D1) 및 제2 방향(D2)을 따라 인접 또는 접촉하여 제1 층(L1)(또는, 제2 층(L2) 또는 제3 층(L3))에 배치될 수 있다.
상기 제1 내지 제3 재배선층들(RDL1, RDL2, RDL3)은 재배선 공정을 통해 각각 상기 제1 내지 제3 층들(L1, L2, L3) 상에 적층될 수 있다.
상기 제1 내지 제3 재배선층들(RDL1, RDL2, RDL3)은 각각 상기 제1 내지 제3 층들(L1, L2, L3) 상에서 재배선 패턴을 형성함으로써, 상기 반도체 칩들(110, 120, 130)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 수를 증가시킬 수 있으며, 팬-아웃(Fan-Out) 구조를 가능케 할 수 있다. 또한, 상기 제1 내지 제3 재배선층들(RDL1, RDL2, RDL3)이 각각 상기 제1 내지 제3 층들(L1, L2, L3) 상에서 재배선 패턴을 형성하여 팬-아웃 구조를 가능케 함으로써, 고성능 및 고속 신호 처리에 유리한 상기 반도체 패키지(100)를 구현할 수 있다. 상기 제1 내지 제3 재배선층들(RDL1, RDL2, RDL3)은 각각 도전성 배선들과 이들을 적절히 절연시키는 절연층을 포함할 수 있다.
상기 제1 재배선층(RDL1)은 상기 제1 층(L1)과 상기 제2 층(L2) 사이에 배치될 수 있다. 상기 제1 재배선층(RDL1)은 제1 배선(RD1_1) 및 제2 배선(RD1_2)을 포함할 수 있다. 상기 제1 및 제2 배선(RD1_1, RD2_1)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리(Cu), 구리 합금, 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다.
상기 제1 배선(RD1_1)은 상기 제1 반도체 칩(110)의 상기 제1 패드(111) 및 상기 제1 TPV(TPV1)와 전기적으로 연결될 수 있다. 상기 제2 배선(RD2_1)은 상기 제1 반도체 칩(110)의 상기 제2 패드(112) 및 상기 제3 패드(113)와 전기적으로 연결될 수 있다. 한편, 상기 제2 배선(RD2_1)은 상기 제2 층(L2)의 상기 제2 TPV(TPV)와 전기적으로 연결될 수 있다.
자세히 도시하지는 않았으나, 상기 제1 배선(RD1_1)과 상기 제1 패드(111)는 다양한 방법으로 서로 연결될 수 있다.
예를 들면, 상기 제1 패드(111)와 상기 제1 배선(RD1_1)은 물리적/전기적으로 연결될 수 있다. 예시적 실시 예에 있어서, 상기 제1 패드(111)의 상면은 상기 제1 배선(RD1_1)의 하면과 접촉할 수 있다. 다른 예시적인 실시예 들에 따르면, 상기 제1 패드(111)와 상기 제1 배선(RD1_1)은 그 사이에 배치되는 하나 이상의 범프(미도시)에 의해 전기적으로 연결될 수 있다. 예를 들어, 상기 범프는 Cu, Au, Ni, Al, Ag 또는 이들 금속 중 하나 이상을 포함하는 합금을 포함할 수 있다. 다른 예시적인 실시예 들에 따르면, 상기 제1 배선(RD1_1)과 상기 제1 패드(111) 사이의 각각의 면에 형성되는 돌출부와 홈의 결합에 의해 연결될 수 도 있다.
본 실시예에 따른 상기 반도체 패키지(100)는, 와이어 본딩 없이도 TPV 및 재배선층을 이용하여 칩들을 전기적으로 연결할 수 있다. 이에 따라, 적층 수에 한정되지 않고 또한 얇은 두께를 가질 수 있다.
상기 제2 재배선층(RDL2)은 제1_2 배선(RD1_2) 및 제2_2 배선(RD2_2)을 포함할 수 있다. 상기 제3 재배선층(RDL3)은 제1_3 배선(RD1_3) 및 제2_3 배선(RD2_3)을 포함할 수 있다. 상기 제2 재배선층(RDL2) 및 상기 제3 재배선층(RDL3)의 구체적인 연결관계는 도 3의 설명에서 후술한다. 상기 제2 재배선층(RDL2) 및 상기 제3 재배선층(RDL3)도 상기 제1 재배선층(RDL1)과 유사한 방법으로 형성될 수 있다.
상기 제1 TPV(TPV1)는 상기 제1 층(L1)의 상기 제1 패널(PNL1)을 상기 제3 방향(D3)으로 관통하여, 상기 외부접속단자(SB) 및 상기 제1 재배선층(RDL1)의 상기 제1 배선(RD_1)과 전기적으로 연결될 수 있다.
예시적 실시 예에 있어서, 상기 제1 TPV(TPV)는 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 TPV(TPV)는 구리(Cu), 구리주석(CuSn), 구리마그네슘(CuMg), 구리니켈(CuNi), 구리아연(CuZn), 구리납(CuPd), 구리금(CuAu), 구리레늄(CuRe), 구리텅스텐(CuW), 및 텅스텐(W) 합금 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 TPV(TPV)는 무전해 도금(electroless plating), 전해 도금(electroplating), 스퍼터링(sputtering) 및 프린팅(printing) 공정 중 적어도 하나를 통해 형성될 수 있다.
상기 제2 TPV(TPV2)는 상기 제2 층(L2)의 상기 제2 패널(PNL2)을 상기 제3 방향(D3)으로 관통하여, 상기 제1 재배선층(RDL1) 및 상기 제2 재배선층(RDL2)과 전기적으로 연결될 수 있다. 상기 제3 TPV(TPV3)는 상기 제3 층(L3)의 상기 제3 패널(PNL3)을 상기 제3 방향(D3)으로 관통하여, 상기 제2 재배선층(RDL2) 및 상기 제3 재배선층(DRL3)과 전기적으로 연결될 수 있다. 상기 제2 및 제3 TPV(TPV2, TPV3)과 상기 재배선층들 과의 구체적인 연결관계는 도 3 및 4의 설명에서 후술한다. 상기 제2 TPV(TPV2) 및 상기 제3 TPV(TPV3)도 상기 제1 TPV(TPV1)와 유사한 방법으로 형성될 수 있다.
상기 외부접속단자(SB)은 외부 입출력 단자로써, 솔더볼 일 수 있다. 상기 외부접속단자(SB)는 상기 반도체 패키지(100) 하부에 배치될 수 있다. 상기 외부접속단자(SB)은 상기 제1 TPV(TPV1)과 전기적으로 연결될 수 있다.
상기 반도체 패키지(100)는 상기 외부접속단자(SB)을 통해 외부와 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 반도체 패키지(100)는 패널 레벨 팬아웃 패키지(Panel Level Fan-out package)로 구현되었으나, 팬아웃 패키지(Fan-out package)로써 PLP(Panel Level Package) 뿐만 아니라 WLP(Wafer Level Package)로 구현될 수도 있다. 이경우, 상기 각 층의 패널은 웨이퍼일 수 있고, 상기 TPV는 TSV(Through silicon Via) 일 수 있다.
도시하지 않았으나, 상기 제3 층(L3) 상에 추가적인 추가 층이 더 적층될 수 있다. 예시적 실시 예에 있어서, 상기 추가 층 커패시터 또는 인덕터 등의 소자를 포함할 수 있다. 또는, 상기 추가 층은 제1 내지 제3 층(L1~L3)과 동일 또는 유사한 구성을 포함함으로써, 추가적인 반도체 칩들을 더 포함할 수도 있다.
도 3은 도 1의 반도체 패키지(100)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다. 도 4는 도 3의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 1 내지 4를 참조하면, 상기 외부접속단자(SB)는 상기 제1 TPV(TPV1)와 전기적으로 연결될 수 있다. 상기 제1 TPV(TPV1)는 상기 제1 재배선층(RDL1)의 상기 제1_1 배선(RD1_1)과 전기적으로 연결될 수 있다. 상기 제1_1 배선(RD1_1)은 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)와 전기적으로 연결될 수 있다. 상기 제1_1 버퍼(LB1_1)는 상기 제2_1 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제2_1 배선(RD2_1)은 상기 제1 반도체 칩(110)의 입출력 패드인 상기 제3 패드(113)와 전기적으로 연결될 수 있다.
상기 제2_1 배선(RD2_1)은 상기 제2 TPV(TPV2)과 전기적으로 연결될 수 있다. 상기 제2 TPV(TPV2)는 상기 제2 재배선층(RDL2)의 상기 제2_2 배선(RD2_2)과 전기적으로 연결될 수 있다. 상기 제2_2 배선(RD2_2)은 상기 제2 반도체 칩(120)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다.
상기 제2_2 배선(RD2_2)은 상기 제3 TPV(TPV3)과 전기적으로 연결될 수 있다. 상기 제3 TPV(TPV3)는 상기 제3 재배선층(RDL3)의 상기 제2_3 배선(RD2_3)과 전기적으로 연결될 수 있다. 상기 제2_3 배선(RD2_3)은 상기 제3 반도체 칩(130)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다.
여기서, 상기 제1 TPV1(TPV1)과 상기 제2 TPV2(TPV2)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)이 이루는 평면상에서 서로 다른 위치에 위치하여 중첩하지 않도록 배치될 수 있다. 이는 상기 제1 층(L1) 및 상기 제2 층(L2)을 이루는 구성들(반도체 칩, 재배선층, 패널)을 동일한 공정을 이용하여 동일하게 형성한 뒤, TPV의 위치를 변경해 가며 상기 층들을 적층하면 원하는 구조를 형성할 수 있기 때문이다.
도 4에는 상기 제1 내지 제3 재배선층(RDL1, RDL2, RDL3)에서의 외부접속단자(SB)통해 입력되는 신호의 흐름을 나타내고 있다. 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)에 의해, 상기 반도체 패키지 내부와 외부의 로드(load)가 분리되어, 상기 외부접속단자(SB)와 상기 제1 내지 제3 반도체 칩(110, 120, 130)들의 입출력 패드들 사이에 버퍼가 존재하지 않는 경우에 비해, 로드가 감소할 수 있다.
본 실시예에서는, 상기 제1 층(L1)의 버퍼인 상기 제1_1 버퍼(LB1_1) 만 작동하므로, 상기 제1_1 버퍼(LB1_1)에 의해 re-driving된 신호를 모든 반도체 칩들이 공유한다. 이에 따라 N 개의 층이 적층된 구조라면, 최대 로드는 N (max N loads)이 될 수 있다.
상기 제1_1 버퍼(LB1_1)는 양방향 버퍼일 수 있고, 따라서 read/write 의 경우 모두 상기 반도체 패키지가 유사하게 작동할 수 있다.
도 5a 내지 5e는 도 1의 반도체 패키지(100)의 A 부분에 대한 다양한 실시예들을 나타낸 확대 단면도이다.
도 1 및 도 5a를 참조하면, 상기 TPV(TPV1)과 상기 제1 재배선층(RDL1) 및 상기 제1 재배선층(RDL1)과 상기 제2 TPV(TPV2)는 각각 물리적/전기적으로 연결될 수 있다. 예를 들어, 상기 제1 TPV(TPV1)의 상면은 상기 제1 재배선층(RDL1)의 하면과 접촉할 수 있다. 예시적 실시 예에 있어서, 상기 제1 TPV(TPV1)의 상면은 상기 제1 재배선층(RDL1)의 하면과 실질적으로 동일한 평면을 형성할 수 있다.
또한, 상기 제2 TPV(TPV2)의 하면은 상기 제1 재배선층(RDL2)의 상면과 접촉할 수 있다. 예시적 실시 예에 있어서, 상기 제2 TPV(TPV2)의 하면은 상기 제1 재배선층(RDL2)의 상면과 실질적으로 동일한 평면을 형성할 수 있다.
도 1 및 도 5b를 참조하면, 상기 제1 재배선층(RDL1)과 상기 제2 TPV(TPV2) 사이에 범프(BP_V)가 배치될 수 있다. 도 5b에서는 하나의 범프가 도시되었으나, 범프의 개수는 이에 한정되지 않는다. 예를 들어, 상기 범프(BP_V)는 Cu, Au, Ni, Al, Ag 또는 이들 금속 중 하나 이상을 포함하는 합금을 포함할 수 있다. 이에 따라, 상기 제1 재배선층(RDL1)과 상기 제2 TPV(TPV2)는 상기 범프(BP_V)를 통해 상호 전기적으로 연결될 수 있다. 상기 범프(BP_V)의 단면은, 예를 들어 원형일 수 있으나 이에 한정되는 것은 아니다.
도 1 및 도 5c를 참조하면, 상기 제2 TPV(TPV2)는 상기 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_b)를 포함할 수 있다. 또한, 상기 제1 재배선층(RDL1)은 상기 돌출부(WDV_b)와 결합되는 홈(GV_b)을 포함할 수 있다. 예시적 실시 예에 있어서, 상기 돌출부(WDV_b) 및 상기 홈(GV_b)의 단면 형상은 사각형 모양일 수 있다. 이하 도 5c 내지 5e에서는 돌출부 및 이와 결합하는 홈이 하나씩 도시되었으나, 돌출부 및 홈의 개수는 이에 한정되지 않는다.
도 1 및 도 5d를 참조하면, 상기 제2 TPV(TPV2)는 상기 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_c)를 포함할 수 있다. 또한, 상기 제1 재배선층(RDL1)은 상기 돌출부(WDV_c)와 결합되는 홈(GV_c)을 포함할 수 있다. 예시적 실시 예에 있어서, 상기 돌출부(WDV_c)의 하면은 상기 제1 재배선층(RDL1)을 향해 볼록한 프로파일을 가질 수 있다. 다시 말해서, 상기 제1 재배선층(RDL1)은, 볼록한 프로파일을 갖는 상기 돌출부(WDV_c)와 결합되도록, 상기 제2 TPV(TPV2)를 향해 오목한 프로파일을 갖는 하면을 구비하는 상기 홈(GV_c)을 포함할 수 있다.
도 1 및 도 5e를 참조하면, 상기 제2 TPV(TPV2)는 상기 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_d)를 포함할 수 있다. 또한, 상기 제1 재배선층(RDL1)은 상기 돌출부(WDV_d)와 결합되는 홈(GV_d)을 포함할 수 있다. 예시적 실시 예에 있어서, 상기 돌출부(WDV_d) 및 상기 홈(GV_d)의 단면 형상은 삼각형 모양일 수 있다.
도 5a 내지 5e 에 설명된 바와 같이, 상기 제1 층의 구성과 제2 층의 구성이 적층되어 상기 반도체 패키지(100)를 형성할 수 있다. 상기 제1 및 제2 TPV들(TPV1, TPV2)과 상기 제1 재배선층(RDL1)의 적층관계만 설명하였으나, 상기 제2 TPV(TPV2), 상기 제3 TPV(TPV3), 상기 제2 재배선층 (RDL2) 및 상기 제3 재배선층(RDL3) 사이에서도 유사한 방식으로 각 구성들이 적층될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다. 도 7은 도 6의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 1, 도 6 및 7을 참조하면, 상기 반도체 패키지는 상기 재배선층들과 상기 TPV의 연결관계를 제외하고, 도 1 내지 4의 반도체 패키지와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 외부접속단자(SB)는 상기 제1 TPV(TPV1)와 전기적으로 연결될 수 있다. 상기 제1 TPV(TPV1)는 상기 제1 재배선층(RDL1)의 상기 제1_1 배선(RD1_1)과 전기적으로 연결될 수 있다. 상기 제1_1 배선(RD1_1)은 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)와 전기적으로 연결될 수 있다. 상기 제1_1 버퍼(LB1_1)는 상기 제2_1 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제2_1 배선(RD2_1)은 상기 제1 반도체 칩(110)의 입출력 패드인 상기 제3 패드(113)와 전기적으로 연결될 수 있다.
상기 제2_1 배선(RD2_1)은 상기 제2 TPV(TPV2)과 전기적으로 연결될 수 있다. 상기 제2 TPV(TPV2)는 상기 제2 재배선층(RDL2)의 상기 제2_2 배선(RD2_2)과 전기적으로 연결될 수 있다. 상기 제1_2 배선(RD1_2)은 상기 제2 반도체 칩(120)의 상기 제2_2 버퍼(LB2_2)와 전기적으로 연결될 수 있다. 상기 제2_2 배선(RD2_2)은 상기 제2 반도체 칩(120)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다. 상기 제2_2 버퍼(LB2_2)는 상기 제1_2 배선(RD1_2)과 전기적으로 연결될 수 있다.
상기 제1_2 배선(RD1_2)은 상기 제3 TPV(TPV3)과 전기적으로 연결될 수 있다. 상기 제3 TPV(TPV3)는 상기 제3 재배선층(RDL3)의 상기 제1_3 배선(RD1_3)과 전기적으로 연결될 수 있다. 상기 제1_3 배선(RD1_3)은 상기 제3 반도체 칩(130)의 상기 제1_3 버퍼(LB1_3)와 전기적으로 연결될 수 있다. 상기 제1_3 버퍼(LB1_3)는 상기 제2_3 배선(RD2_3)과 전기적으로 연결될 수 있다. 상기 제2_3 배선(RD2_3)은 상기 제3 반도체 칩(130)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다.
도 7에는 상기 제1 내지 제3 재배선층(RDL1, RDL2, RDL3)에서의 외부접속단자(SB)를 통해 입력되는 신호의 흐름을 나타내고 있다. 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)에 의해, 상기 반도체 패키지 내부와 외부의 로드(load)가 분리되고, 상기 제2_2 버퍼(LB2_2)에 의해 상기 제1 층과 제2 층 이상의 로드)가 분리되고, 상기 제1_3 버퍼(LB1_3)에 의해 상기 제2 층과 제3 층 이상의 로드가 분리되므로, 상기 외부접속단자(SB)와 상기 제1 내지 제3 반도체 칩(110, 120, 130)들의 입출력 패드들 사이에 버퍼가 존재하지 않는 경우에 비해, 로드가 감소할 수 있다.
본 실시예에서는, 각각의 층에서 각각의 버퍼들이 작동하므로, 이에 따라 N 개의 층이 적층된 구조를 갖더라도, 최대 로드는 1 (max 1 load)이 될 수 있다.
상기 제1_1 버퍼(LB1_1)는 양방향 버퍼일 수 있고, 따라서 read/write 의 경우 모두 상기 반도체 패키지가 유사하게 작동할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다. 도 9은 도 8의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 1, 도 8 및 도 9를 참조하면, 상기 반도체 패키지는 상기 재배선층들과 상기 TPV의 연결관계 및 각각의 반도체 칩의 버퍼의 갯수를 제외하고, 도 1 내지 4의 반도체 패키지와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
각각의 상기 제1 내지 제3 반도체 칩(110, 120, 130)은 제1 버퍼 내지 제6 버퍼를 포함할 수 있다. 상기 제1 내지 제4 재배선층(RDL1, RDL2, RDL3)은 각각 제1 내지 제4 배선을 포함할 수 있다. 또한, 각각의 상기 제1 내지 제3 반도체 칩(110, 120, 130)은 상기 제1 내지 제6 버퍼들이 상기 재배선층의 배선들과 연결되기 위한 패드들을 더 포함할 수 있다.
상기 외부접속단자(SB)는 상기 제1 TPV(TPV1)와 전기적으로 연결될 수 있다. 상기 제1 TPV(TPV1)는 상기 제1 재배선층(RDL1)의 상기 제1_1 배선(RD1_1)과 전기적으로 연결될 수 있다. 상기 제1_1 배선(RD1_1)은 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)와 전기적으로 연결될 수 있다. 상기 제1_1 버퍼(LB1_1)는 상기 제2_1 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제2_1 배선(RD2_1)은 상기 제3_1 버퍼(LB3_1)와 전기적으로 연결될 수 있다. 상기 제3_1 버퍼(LB3_1)는 상기 제3_1 배선(RD3_1)과 전기적으로 연결될 수 있다. 상기 제3_1 배선(RD3_1)은 상기 제5_1 버퍼(LB5_1)와 전기적으로 연결될 수 있다. 상기 제5_1 버퍼(LB5_1)는 상기 제4_1배선(LB4_1)과 전기적으로 연결될 수 있다. 상기 제4_1배선(LB4_1)은 상기 제1 반도체 칩(110)의 입출력 패드인 상기 제3 패드(113)와 전기적으로 연결될 수 있다.
상기 제2_1 배선(RD2_1)은 상기 제2 TPV(TPV2)과 전기적으로 연결될 수 있다. 상기 제2 TPV(TPV2)는 상기 제2 재배선층(RDL2)의 상기 제2_2 배선(RD2_2)과 전기적으로 연결될 수 있다. 상기 제1_2 배선(RD1_2)은 상기 제2 반도체 칩(120)의 상기 제2_2 버퍼(LB2_2) 및 상기 제4_2 버퍼(LB4_2)와 전기적으로 연결될 수 있다. 상기 제2_2 버퍼(LB2_2)는 상기 제1_2 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제4_2 버퍼(LB4_2)는 상기 제3 배선(RD3_2)과 전기적으로 연결될 수 있다. 상기 제3 배선(RD3_2)은 상기 제5_2 버퍼(LB5_2)와 전기적으로 연결될 수 있다. 상기 제5_2 버퍼(LB5_2)는 상기 제4_2 배선(RD4_2)과 전기적으로 연결될 수 있다. 상기 제4_2 배선(RD4_2)은 상기 제2 반도체 칩(120)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다.
상기 제1_2 배선(RD1_2)은 상기 제3 TPV(TPV3)과 전기적으로 연결될 수 있다. 상기 제3 TPV(TPV3)는 상기 제3 재배선층(RDL3)의 상기 제1_3 배선(RD1_3)과 전기적으로 연결될 수 있다. 상기 제1_3 배선(RD1_3)은 상기 제3 반도체 칩(130)의 상기 제1_3 버퍼(LB1_3) 및 상기 제5_3 버퍼(LB5_3)와 전기적으로 연결될 수 있다. 상기 제1_3 버퍼(LB1_3)는 상기 제2_3 배선(RD2_3)과 전기적으로 연결될 수 있다. 상기 제5_3 버퍼(LB5_3)는 상기 제4_3 배선(RD4_3)과 전기적으로 연결될 수 있다. 상기 제4_3 배선(RD4_3)은 상기 제3 반도체 칩(130)의 입출력 패드인 상기 제3 패드와 전기적으로 연결될 수 있다.
도 9에는 상기 제1 내지 제3 재배선층(RDL1, RDL2, RDL3)에서의 외부접속단자(SB)통해 입력되는 신호의 흐름을 나타내고 있다. 상기 제1 반도체 칩(110)의 상기 제1_1 버퍼(LB1_1)에 의해, 상기 반도체 패키지 내부와 외부의 로드(load)가 분리되고, 상기 제2_2 버퍼(LB2_2)에 의해 상기 제1 층과 제2 층 이상의 로드가 분리되고, 상기 제1_3 버퍼(LB1_3)에 의해 상기 제2 층과 제3 층 이상의 로드가 분리되므로, 상기 외부부입력단자(SB)와 상기 제1 내지 제3 반도체 칩(110, 120, 130)들의 입출력 패드들 사이에 버퍼가 존재하지 않는 경우에 비해, 로드가 감소할 수 있다.
또한, 각각의 상기 제1 내지 제3 반도체 칩(110, 120, 130)의 입출력 패드까지 통과하는 버퍼의 개수가 동일하게 3개 이므로, 버퍼 개수 차이에 의한 딜레이 문제를 해결할 수 있다. 본 실시예에서는 3층으로 적층된 구조에서 각 층마다 3개의 버퍼를 포함하는 구조가 예시되어 있으나, N층으로 적층된 구조에서 각 층마다 N개의 버퍼를 포함하도록 상기 반도체 칩 및 상기 재배선층을 설계하여 동일한 효과를 얻을 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지(200)의 단면도이다. 도 11a, 11b 및 11c는 도 10의 반도체 패키지(200)의 제 1층(L1)의 제1 반도체 칩(210)을 나타낸 평면도 및 단면도이다. 도 12는 도 10의 반도체 패키지(200)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다. 도 13은 도 12의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 10 내지 13을 참조하면, 상기 반도체 패키지(200)는 외부접속단자(SB)의 위치 및 제1 내지 제3 층(L1, L2, L3)이 상하 뒤집힌 것을 제외하고, 도 1 내지 4의 반도체 패키지(100)와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 반도체 패키지(200)는 제1 재배선층(RDL1), 제1 층(L1), 제2 재배선층(RDL2), 제2 층(L2), 제3 재배선층(RDL3), 제3 층(L3), 및 외부접속단자(SB)을 포함할 수 있다.
상기 외부접속단자(SB) 상에 상기 제1 재배선층(RDL1)이 배치될 수 있다. 상기 제1 재배선층(RDL1) 상에 상기 제1 층(L1)이 배치될 수 있다. 상기 제1 층(L1) 상에 상기 제2 재배선층(RDL2)이 배치될 수 있다. 상기 제2 재배선층(RDL2) 상에 상기 제2 층(L2)이 배치될 수 있다. 상기 제2 층(L2) 상에 상기 제3 재배선층(RDL3)이 배치될 수 있다. 상기 제3 재배선층(RDL3) 상에 상기 제3 층(L3)이 배치될 수 있다.
제1 반도체 칩(210)은 버퍼(LB_1)를 포함할 수 있다. 제2 반도체 칩(220)은 버퍼(LB_2)를 포함할 수 있다. 제3 반도체 칩(230)은 버퍼(LB_3)를 포함할 수 있다. 즉, 상기 반도체 칩들은 각각 하나의 버퍼를 포함할 수 있다. 상기 버퍼는 양방향 버퍼일 수 있다.
상기 외부접속단자(SB)는 상기 제1 재배선층(RDL1)의 제1 배선(RD1_1)과 전기적으로 연결될 수 있다. 상기 제1_1 배선(RD1_1)은 상기 버퍼(LB_1)와 전기적으로 연결될 수 있다. 상기 버퍼(LB_1)는 제2_1 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제2_1 배선(RD2_1)은 제1 TPV(TPV1) 및 상기 제1 반도체 칩(210)의 입출력 패드인 제3 패드(213)와 전기적으로 연결될 수 있다.
상기 제1 TPV(TPV1)는 상기 제2 재배선층(RDL2)의 제2_2 배선(RD2_2)과 전기적으로 연결될 수 있다. 제2_2 배선(RD2_2)은 제2 TPV(TPV2)와 전기적으로 연결될 수 있다. 상기 제2_2 배선(RD2_2)은 상기 제2 반도체 칩(220)의 입출력 패드인 제3 패드와 전기적으로 연결될 수 있다.
상기 제2 TPV(TPV2)는 상기 제3 재배선층(RDL3)의 제2_3 배선(RD2_3)과 전기적으로 연결될 수 있다. 상기 제2_3 배선(RD2_3)은 상기 제2 반도체 칩(230)의 입출력 패드인 제3 패드와 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1 재배선층(RDL1)에 상기 외부접속단자(SB)가 직접 연결되므로, 도 1 내지 4의 반도체 패키지(100)와 달리 하나의 버퍼만으로도 동일한 회로 구성이 가능하게 된다. 따라서, 상기 반도체 패키지(200)의 구조가 간단해 지고, 제조 공정이 단순해질 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지(300)의 단면도이다. 도 15는 도 14의 반도체 패키지(200)의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3)의 연결관계를 나타낸 도면이다. 도 16은 도 13의 제1 재배선층(RDL1), 제2 재배선층(RDL2) 및 제3 재배선층(RDL3) 각각을 나타낸 평면도들이다.
도 14 내지 16을 참조하면, 상기 반도체 패키지(300)는 제1 내지 제3 층(L1, L2, L3)이 번갈아가며 뒤집혀 배치되는 것을 제외하고, 도 10 내지 13의 반도체 패키지(200)와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 반도체 패키지(300)는 제1 재배선층(RDL1), 제1 층(L1), 제2 층(L2), 제2 재배선층(RDL2), 제3 재배선층(RDL3), 제3 층(L3), 및 외부접속단자(SB)을 포함할 수 있다.
상기 외부접속단자(SB) 상에 상기 제1 재배선층(RDL1)이 배치될 수 있다. 상기 제1 재배선층(RDL1) 상에 상기 제1 층(L1)이 배치될 수 있다. 상기 제1 층(L1) 상에 상기 제2 층(L2)이 배치될 수 있다. 상기 제2 층(L2) 상에 상기 제2 재배선층(RDL2)이 배치될 수 있다. 상기 제2 재배선층(RDL2) 상에 상기 제3 재배선층(RDL3)이 배치될 수 있다. 상기 제3 재배선층(RDL3) 상에 상기 제3 층(L3)이 배치될 수 있다.
제1 반도체 칩(210)은 버퍼(LB_1)를 포함할 수 있다. 제2 반도체 칩(220)은 버퍼(LB_2)를 포함할 수 있다. 제3 반도체 칩(230)은 버퍼(LB_3)를 포함할 수 있다. 즉, 상기 반도체 칩들은 각각 하나의 버퍼를 포함할 수 있다. 상기 버퍼는 양방향 버퍼일 수 있다.
상기 외부접속단자(SB)는 상기 제1 재배선층(RDL1)의 제1 배선(RD1_1)과 전기적으로 연결될 수 있다. 상기 제1_1 배선(RD1_1)은 상기 버퍼(LB_1)와 전기적으로 연결될 수 있다. 상기 버퍼(LB_1)는 제2_1 배선(RD2_1)과 전기적으로 연결될 수 있다. 상기 제2_1 배선(RD2_1)은 제1 TPV(TPV1) 및 상기 제1 반도체 칩(210)의 입출력 패드인 제3 패드(213)와 전기적으로 연결될 수 있다.
상기 제1 TPV(TPV1)는 제2 TPV(TPV2)와 연결될 수 있다. 상기 제2 TPV(TPV2)는 상기 제2 재배선층(RDL2)의 제2_2 배선(RD2_2)과 전기적으로 연결될 수 있다. 상기 제2_2 배선(RD2_2)은 상기 버퍼(LB_2)와 전기적으로 연결될 수 있다. 상기 버퍼(LB_2)는 제1_2배선(RD1_2)과 전기적으로 연결될 수 있다. 상기 제1_2 배선(RD1_2)은 상기 제3 재배선층의 제1_3 배선(RD1_3)과 전기적으로 연결될 수 있다. 여기서, 상기 1_2 배선(RD1_2)과 상기 제1_3 배선(RD1_3)은 서로 마주보고 있으므로, 별도의 TPV 없이 서로 연결될 수 있다. 상기 제2_2 배선(RD2_2)은 상기 제2 반도체 칩(220)의 입출력 패드인 제3 패드와 전기적으로 연결될 수 있다.
상기 제1_3 배선(RD1_3)은 상기 버퍼(LB_3)와 전기적으로 연결될 수 있다. 상기 버퍼(LB_3)는 제2_3 배선(RD2_3)과 전기적으로 연결될 수 있다. 상기 제2_3 배선(RD2_3)은 상기 제2 반도체 칩(230)의 입출력 패드인 제3 패드와 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1 층, 제2 층 및 제3 층이 번갈아가며 뒤집히므로, 도 6 및 7의 반도체 패키지(100)와 달리 하나의 버퍼만으로도 동일한 회로 구성이 가능하게 된다. 따라서, 상기 반도체 패키지(300)의 구조가 간단해 지고, 제조 공정이 단순해질 수 있다. 또한, 상기 TPV 및 반도체 칩들의 위치와 재배선층의 배선 구조가 상기 제1 층, 제2 층 및 제3 층이 모두 동일하므로, 동일한 공정을 이용하여 제조할 수 있으며, 이에 따라 제조 비용이 절감될 수 있다.
도 17는 본 발명의 일 실시예에 따른 반도체 패키지(400)의 단면도이다.
도 17을 참조하면, 반도체 패키지(400)는 솔더볼(SB, SB'), 제4 패널(PNL4), 제4 패널(PNL4) 상에 제3 방향(D3)으로 적층된 제4 재배선층(RDL4), 제4 재배선층(RDL4)과 패드를 통해 전기적으로 연결되는 제4 반도체 칩(410) 및 제4 반도체 칩을 덮는 몰딩층(MD)을 더 포함할 수 있다. 또한, 반도체 패키지(400)는 몰딩층(MD)을 관통하여 상기 솔더볼(SB) 및 상기 제4 재배선층(RDL4)과 전기적으로 연결되는 제4 TPV(TPV4), 제4 패널(PNL4)을 관통하여 제4 재배선층(RDL4) 및 솔더볼(SB')과 전기적으로 연결되는 제5 TPV(TPV5)를 더 포함할 수 있다.
도면에 도시된 반도체 패키지(100)는 도 1 내지 4에 설명된 반도체 패키지(100) 뿐아니라, 도6 내지 도 16에 설명된 반도체 패키지들일 수 있다. 이에 대한 자세한 설명은 생략한다.
상기 몰딩층(MD)은 상기 제4 반도체 칩(410)을 몰딩할 수 있다. 성가 제4 TPV5(TPV4)의 적어도 일부는 상기 몰딩층(MD)으로부터 외부로 노출될 수 있다. 상기 몰딩층(MD)은 레진과 같은 폴리머층을 포함할 수 있다. 상기 몰딩층(MD)은 예컨대 EMC(Epoxy Molding Compound)를 포함할 수 있다.
상기 제4 반도체 칩(410)은 메모리 칩이거나 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제3 반도체 칩(도 1의 110, 120 및 130 참조)이 메모리 칩인 경우, 상기 제4 반도체 칩(410)은 상기 제1 내지 제3 반도체 칩을 제어하는 메모리 컨트롤러를 포함할 수 있다. 상기 반도체 패키지(400)는, 예를 들어 SoC(System on Chip) 또는 SIP(System In Package)를 구성할 수 있다.
상기 반도체 패키지(400)는 제1 절연층(IL1), 제2 절연층(IL2) 및 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 형성된 추가 층(AD)을 더 포함할 수도 있다. 예시적 실시 예에 있어서, 상기 추가 층(AD)은 커패시터 또는 인덕터 등의 소자를 포함할 수 있다. 또는, 상기 추가 층(AD)은 제1 내지 제3 층(도 1의 L1~L3 참조)과 동일 또는 유사한 구성을 포함함으로써, 추가적인 반도체 칩들을 더 포함할 수도 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
도 18을 참조하면, 상기 전자 시스템(1000)은 제어부(1010), 입력부(1020), 출력부(1030) 및 저장부(1040)를 포함하고, 통신부(1050) 및/또는 기타 동작부(1060)를 더 포함할 수 있다.
상기 제어부(1010)는 상기 전자 시스템(1000) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(1010)는 중앙처리부 또는 중앙 제어부로 이해될 수 있다. 상기 입력부(1020)는 상기 제어부(1010)로 전기적 명령 신호를 출력할 수 있다. 상기 입력부(1020)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 등의 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 출력부(1030)는 상기 제어부(1010)로부터 전기적 명령 신호를 수신하고 상기 전자 시스템(1000)이 처리한 결과를 출력할 수 있다. 상기 출력부(1030)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.
상기 저장부(1040)는 상기 제어부(1010)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(1040)는 상기 제어부(1010)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 통신부(1050)는 상기 제어부(1010)로부터 전기적 명령 신호를 수신하고, 다른 전자 시스템과 전기적 신호를 주고 받을 수 있다. 상기 기타 동작부(1060)는 상기 제어부(1010)의 명령에 따라 물리적 또는 기계적인 동작을 수행할 수 있다.
예시적 실시 예에 있어서, 상기 제어부(1010), 상기 입력부(1020), 상기 출력부(1030), 상기 저장부(1040), 상기 통신부(1050) 및 상기 기타 동작부(1060) 중 적어도 하나는 도 1 내지 도 13를 통해 개시된 반도체 패키지를 포함할 수 있다. 이에 따라, 상기 전자 시스템(1000)의 부피가 감소되고, read/write 로드가 감소될 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 도 20a, 20b, 20c, 및 20d는 도 1의 반도체 패키지(100)의 제조 방법을 설명하기 위한 단면도들이다.
도 19 및 도20a 내지 20d를 참조하면, 상기 반도체 패키지의 제조 방법은 제1 층을 형성하는 단계(S100), 제2 층을 적층하는 단계(S200), 제3 층을 적층하는 단계(S300), 및 외부접속단자 접합 단계 (S400)를 포함할 수 있다. 상기 제1 층을 형성하는 단계(S100)는 제1 층에 다이 및 비아를 배치하는 단계(S110), 및 제1 재배선층 형성 단계(S120)를 포함할 수 있다. 상기 제2 층을 적층하는 단계(S200)는 제2 층에 다이 및 비아를 배치하는 단계(S210), 제2 재배선층 형성 단계(S220), 및 제1 층 상에 제2 층을 적층하는 단계(S230)를 포함할 수 있다. 상기 제3 층을 적층하는 단계(S300)는 제3 층에 다이 및 비아를 배치하는 단계(S310), 제3 재배선층 형성 단계(S320), 및 제2 층 상에 제3 층을 적층하는 단계(S330)를 포함할 수 있다.
제1, 제2 및 제2 패널(PNL1, PNL2, PNL3) 각각에 반도체 칩(110, 120, 130) 및 TPV(TPV1, TPV2, TPV3)를 배치하여 제1, 제2 층 및 제3층(L1, L2, L3)을 형성할 수 있다(S110, S210, S310). 예를 들어, 상기 제1, 제2 및 제3 패널(PNL1, PNL2, PNL3) 각각은 서로 다른 패널의 일부분일 수도 있고, 또는 동일한 패널에 포함된 서로 다른 일부분일 수도 있다.
예시적 실시 예에 있어서, 상기 제1, 제2 및/또는 제3 층(L1, L2, L3)은 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 공정에 기반하여 형성될 수 있다. 또한, 예시적 실시 예에 있어서, 상기 제1, 제2 및/또는 제3 층(L1, L2, L3)은 패널 레벨 패키지(Panel Level Package, PLP) 공정에 기반하여 형성될 수도 있다.
본 실시 예에서는 상기 제1, 제2 및 제3 패널(PNL1, PNL2, PNL3)에 TPV(TPV1, TPV2, TPV3)를 배치하는 것으로 설명되나, 이에 한정되는 것은 아니다. 즉, 예를 들어 상기 제3 패널(PNL3)에는 TPV가 배치되지 않을 수도 있다.
예시적 실시 예에 있어서, 제1(AC1)는 상기 제1 패널(PNL1)에 대한 공동(cavity) 생성 공정을 통해 형성될 수 있다. 상기 제1 수용부(AC1)가 형성된 다음, 상기 제1 수용부(AC1)에 상기 제1 반도체 칩(110)을 배치시킬 수 있다. 상기 제1 반도체 칩(110)은 제1 내지 제3 패드가 노출되는 제1 면(F1)을 가질 수 있다.
다음, 상기 제1, 제2 및 제3 층(L1, L2, L3) 상에 각각 제1, 제2 및 제3 재배선층(RDL1, RDL2, RDL3)을 형성할 수 있다(S120, S220, S320). 예를 들어, 상기 제1, 제2 및 제3 재배선층(RDL1, RDL2, RDL3)은 스퍼터링, 전해 도금, 무전해 도금 또는 프린팅 등의 각종 증착 공정(deposition process)을 통해 형성될 수 있다.
다음, 상기 제1 재배선층(RDL1) 상에 상기 제2 재배선층(RDL2)이 형성된 상기 제2 층(L2)을 적층하고, (S230) 상기 제2 재배선층(RDL2) 상에 상기 제3층(L3)을 적층할 수 있다. (S330)
이후 외부접속단자(SB)인 솔더볼을 상기 제1 TPV(TPV1)에 접합하여 을 상기 반도체 패키지(100)를 제조할 수 있다. (S400)
도 21a, 21b, 21c, 및 21d는 도 10의 반도체 패키지(200)의 제조 방법을 설명하기 위한 단면도들이다.
도 21a 내지 21d를 참조하면, 상기 반도체 패키지(200)의 제조 방법은 외부접촉단자(SB)를 접합하는 위치 및 제1, 제2 및 제3 층(L1, L2, L3)의 적층 방향을 제외하도 도 19, 및 도 20a 내지 20d의 제조 방법과 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 제1 재배선층(RDL1)이 형성된 상기 제1 층(L1) 상에 상기 제2 재배선층(RDL2)이 형성된 상기 제2 층(L2)을 적층하고, (S230) 상기 제2 층(L2) 상에 상기 제3층(L3)을 적층할 수 있다. (S330)
상기 외부접속단자(SB)인 솔더볼을 상기 제1 재배선층(RDL1)에 접합할 수 있다. (S400)
도 22a, 22b, 22c, 및 22d는 도 17의 반도체 패키지(300)의 제조 방법을 설명하기 위한 단면도들이다.
도 22a 내지 22d를 참조하면, 상기 반도체 패키지(200)의 제조 방법은 제2 층(L2)의 적층 방향을 제외하도 도 21a 내지 21d의 제조 방법과 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다.
상기 제1 재배선층(RDL1)이 형성된 상기 제1 층(L1) 상에 상기 제2 재배선층(RDL2)이 형성된 상기 제2 층(L2)을 적층하고, (S230) 상기 제2 층(L2) 상에 상기 제3층(L3)을 적층할 수 있다. (S330)
상기 외부접속단자(SB)인 솔더볼을 상기 제1 재배선층(RDL1)에 접합할 수 있다. (S400)
상기와 같은 본 발명의 실시예들에 따른 반도체 패키지는 제1 층의 반도체 칩의 버퍼에 의해, 상기 반도체 패키지 내부와 외부의 로드(load)가 분리되어, 상기 반도체 패키지의 외부접속단자와 상기 반도체 패키지 내부의 반도체 칩들의 입출력 패드들 사이에 버퍼가 존재하지 않는 경우에 비해, 로드가 감소할 수 있다.
또한, 와이어 본딩 패키지 구조와 달리 상기 반도체 패키지는 관통 비아에 의한 적층 구조를 갖고, 상기 반도체 칩의 버퍼에 의해 로드가 감소하므로, 로드 증가 없이 multi-stacking 이 가능하다.
또한, 각 층 별로 관통 비아의 위치 및 재배선층의 배선 구조를 적절히 선택하여 반도체 칩 내의 버퍼를 사용 또는 사용하지 않을 수 있으며, 이에 따라 원하는 회로를 구성할 수 있다.
또한, 각 층 별로 반도체 칩의 입출력 패드까지 통과하는 버퍼의 개수를 조절할 수 있으므로, 이에 따라 각 층별 딜레이 차이를 줄일 수 있다.
본 발명은 시스템 온 칩 및 메모리 장치를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, VR 기기, AR 기기 등과 같은 다양한 형태의 전자 기기를 포함하는 시스템에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 반도체 칩 및 제1 관통 비아를 포함하는 제1 층;
    상기 제1 층의 일면 상에 배치되고 제1_1 배선과 제2_1 배선을 포함하는 제1 재배선층; 및
    제2 반도체 칩을 포함하고 상기 제1 층 상에 적층되는 제2 층을 포함하고,
    상기 제1 반도체 칩은 제1_1 버퍼를 포함하고, 상기 제1_1 버퍼는 상기 제1_1 배선 및 상기 제2_1 배선 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 제1_1 패드, 제2_1 패드 및 제3_1 패드를 포함하고,
    상기 제1_1 패드와 상기 제2_1 패드 사이에 상기 제1_1 버퍼가 전기적으로 연결되고,
    상기 제1_1 배선은 상기 제1_1 패드와 연결되고, 상기 제2_1 배선은 상기 제2_1 패드 및 상기 제3_1 패드와 연결되고,
    상기 제1_1 배선은 외부 입출력 단자인 외부접속단자와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 재배선층은 상기 제1 층과 상기 제2 층 사이에 배치되고,
    상기 제1 관통 비아는 상기 제1_1 배선 및 상기 외부접속단자와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제2 층 상에 배치되고 제1_2 배선과 제2_2 배선을 포함하는 제2 재배선층을 더 포함하고,
    상기 제2 층은 제2 관통 비아를 더 포함하고,
    상기 제2 관통 비아는 상기 제1 재배선층의 상기 제2_1 배선 및 상기 제2 재배선층의 상기 제1_2 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 반도체 칩은 제2_1 버퍼를 더 포함하고, 상기 제2_1 버퍼는 상기 제2_1 배선과 상기 제1_1 배선 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 재배선층은 제3_1 배선을 더 포함하고,
    상기 제1 반도체 칩은 제3_1 버퍼를 더 포함하고,
    상기 제3_1 버퍼는 상기 제2_1 배선과 상기 제3_1 배선 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제2 항에 있어서,
    상기 제1 층은 상기 제1 반도체 칩을 수용하는 제1 수용부가 형성되는 제1 패널을 더 포함하고,
    상기 제1 관통 비아는 상기 제1 패널을 관통하는 TPV(Through panel via)인 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 반도체 패키지의 외부 입출력 단자인 외부접속단자를 더 포함하고,
    상기 제1 층은 상기 제1 재배선층과 상기 제2 층 사이에 배치되고, 상기 외부접속단자는 상기 제1 재배선층 상에 배치되어, 상기 제1 재배선층이 상기 외부접속단자와 상기 제1 층 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1_1 배선은 상기 외부접속단자와 전기적으로 연결되고, 상기 제2_1 배선은 상기 제1 관통 비아와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제2 층 상에 배치되고 제1_2 배선 및 제2_2 배선을 포함하는 제2 재배선층을 더 포함하고,
    상기 제2 반도체 칩은 제1_2 버퍼, 제1_2 패드, 제2_2 패드 및 제3_2 패드를 포함하고,
    상기 제1_2 패드와 상기 제2_2 패드 사이에 상기 제1_2 버퍼가 전기적으로 연결되고,
    상기 제1_2 배선은 상기 제1_2 패드와 연결되고, 상기 제2_2 배선은 상기 제2_2 패드 및 상기 제3_2 패드와 연결되고,
    상기 제1 관통 비아는 상기 제2_2 배선과 전기적으로 연결되고,
    상기 제2 재배선층은 상기 제1 층 및 상기 제2 층 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제2 층 상에 배치되고 제1_2 배선 및 제2_2 배선을 포함하는 제2 재배선층을 더 포함하고,
    상기 제2 층은 제2 관통 비아를 더 포함하고,
    상기 제2 반도체 칩은 제1_2 버퍼, 제1_2 패드, 제2_2 패드 및 제3_2 패드를 포함하고,
    상기 제1_2 패드와 상기 제2_2 패드 사이에 상기 제1_2 버퍼가 전기적으로 연결되고,
    상기 제1_2 배선은 상기 제1_2 패드와 연결되고, 상기 제2_2 배선은 상기 제2_2 패드 및 상기 제3_2 패드와 연결되고,
    상기 제1 관통 비아는 상기 제2 관통 비아와 전기적으로 연결되고, 상기 제2 관통 비아는 상기 제1_2 배선과 전기적으로 연결되고,
    상기 제2 층은 상기 제2 재배선층 및 상기 제1 층 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 층 및 상기 제2 층은 동일한 공정을 통해 형성되어, 동일한 위치에 재배선층 및 관통 비아를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제1 항에 있어서,
    외부 입출력 단자인 외부접속단자와 상기 제1 층 사이에 배치되는 패널;
    상기 패널 상에 배치되는 제4 반도체 칩; 및
    상기 제4 반도체 칩을 덮는 몰딩층을 더 포함하고,
    상기 제4 반도체 칩은 상기 제1 내지 제3 반도체 칩을 제어하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 제1 관통 비아와 상기 제2 층에 포함되는 제2 관통 비아가 평면상에서 서로 다른 위치에 위치하여 중첩하지 않는 것을 특징으로 하는 반도체 패키지.
  15. 제1 항에 있어서,
    상기 제1_1 버퍼는 양방향 버퍼인 것을 특징으로 하는 반도체 패키지.
  16. 제1 항에 있어서,
    상기 제1 층의 상기 제1 반도체 칩과 상기 제2 층의 상기 제2 반도체 칩은 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  17. 제1 항에 있어서,
    상기 제1 층은 상기 제1 반도체 칩이 수용되는 제1 수용부가 형성된 제1 패널을 더 포함하고,
    상기 제1 관통 비아는 상기 제1 패널을 관통하는 TPV(Through panel via)인 것을 특징으로 하는 반도체 패키지.
  18. 제1 항에 있어서,
    상기 제1 관통 비아는 상기 제1 반도체 칩을 관통하는 TSV(through silicon via)인 것을 특징으로 하는 반도체 패키지.
  19. 제1_1 버퍼를 포함하는 제1 반도체 칩 및 제1 관통 비아를 포함하는 제1 층을 형성하는 단계;
    제1_1 배선 및 제2_1 배선을 포함하는 제1 재배선층을 상기 제1 층의 일면 상에 형성하는 단계;
    제2 반도체 칩 및 제2 관통 비아를 포함하는 제2 층을 상기 제1 층 상에 적층하는 단계; 및
    상기 제1_1 배선과 전기적으로 연결되는 외부접속단자를 형성하는 외부접속단자 접합 단계를 포함하고,
    상기 제1_1 버퍼는 상기 제1_1 배선 및 상기 제2_1 배선 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 층의 일면 상에 제1_2 배선 및 제2_2 배선을 포함하는 제2 재배선층을 형성하는 단계를 더 포함하고,
    상기 외부접속단자는 상기 제1 관통 비아에 부착되고, 상기 제2 반도체 칩은 상기 제1_2 배선 및 상기 제2_2 배선 사이에 전기적으로 연결되는 제1_2 버퍼를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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