KR100994209B1 - 반도체 적층 패키지 - Google Patents

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Abstract

본 발명은 반도체 적층 패키지에 관한 것으로, 인쇄회로기판; 상기 인쇄회로기판상에 실장된 제 1 반도체칩; 상기 인쇄회로기판상에 상기 제 1 반도체칩과 병렬로 실장된 제 2 반도체칩; 상기 제 1 반도체칩상에 배치된 제 1 재배열 배선층; 상기 제 1 재배열 배선층과 하나의 회로를 구성하며, 상기 제 2 반도체칩상에 배치된 제 2 재배열 배선층; 및 상기 제 1 재배열 배선층 및 상기 제 2 재배열 배선층과 전기적으로 연결되며, 상기 제 1 및 제 2 반도체 칩상에 양단부가 각각 배치되는 제 3 반도체칩을 반도체 적층 패키지에 관한 것이다.
반도체 적층 패키지, 재배열 배선층, 적층, 파인피치, 박형

Description

반도체 적층 패키지{Semiconductor stack package}
본원 발명은 반도체 적층 패키지에 관한 것으로, 하나의 회로를 구성하는 재배열 배선층을 적어도 2개 이상의 반도체 칩들상에 각각 나누어 형성하고, 상기 반도체 칩들상에 적층되며 상기 반도체칩들상에 나누어진 재배열 배선층에 각각 전기적으로 접속되어 전기적 신호를 제공받는 적층 반도체칩을 구비하는 반도체 적층 패키지를 제공한다.
반도체 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술이다. 이와 같은 반도체 패키지는 낱개로 잘려진 반도체 칩을 기판(substrate)에 접착하고 전기적으로 연결하여 모듈화하는 칩 패키징(chip packaging) 기술을 포함한다.
오늘날, 전자제품의 소형화, 경량화 및 박형화되고 있는 추세에 따라, 반도체 패키지도 소형화 및 박형화하기 위해 많은 발전이 이루어지고 있다.
구체적으로, 마더 보드에의 실장에 필요한 면적을 저감시키기 위한, 반도체 장치의 패키지 구조에 관한 기술로서, DIP(Dual Inline Package) 등의 핀 삽입 방식 패키지, SOP(Small Outline Package) 등의 외주의 리드에 의한 표면 실장 패키지, 또한 BGA(Ball Grid Array) 등의 패키지 하면에 격자 형상으로 외부 출력 단자를 배치한 패키지와 같은 기술이 개발되어 왔다.
또한, 반도체 칩에 대한 패키지의 면적 비율을 저감시킴으로써 고밀도 실장을 실현하는 기술로서, 기판 배선의 미세화에 의한 외부 출력 단자의 협피치화 및 패키지 사이즈의 축소화가 도모되어 왔다.
또한, 복수의 반도체 칩을 모아서, 단일의 패키지 내에 실장하는 멀티칩 패키지, 멀티칩 패키지의 중에서도, 더욱 고밀도 실장을 실현하기 위해서 복수의 반도체 칩을 적층 실장한 반도체 적층 패키지와 같은 기술이 개발되어 왔다. 또한, 멀티칩 패키지의 중에서도, 각각 다른 기능을 갖는 복수의 반도체 칩을 단일의 패키지에 밀봉하여 시스템화를 실현한 것은, 시스템인패키지(System In Package, SIP)라고 불리고, 개발이 진행되어 왔다.
SIP 기술은, 복수개의 반도체 칩을 리드프레임이나 기판 위에 수평 혹은 수직으로 탑재하여 하나의 반도체 패키지로 만드는 기술이다. 이러한 SIP 기술은 기존의 MCM(Multi-Chip Module) 기술에서 추구하는 개념과 유사하다. 단지 차이점이 있다면 기존의 MCM 기술은 반도체 칩을 수평으로 실장하는 것이 주된 개념이었으나, SIP 기술은 반도체 칩을 수직으로 적층하여 구성되는 반도체 적층 패키지가 주된 개념이 되고 있다.
한편, 통상의 반도체 칩들은 SIP화, 즉 반도체 적층 패키지를 염두에 두지 않고 패드의 위치가 디자인되는 경우가 대부분이기 때문에, 이러한 통상의 반도체 칩을 이용하여 반도체 적층 패키지를 구성할 경우 배선 기판, 즉 인쇄회로기판 내에 상당한 수의 배선층을 증가시켜야 한다. 이때, 상기 반도체칩들 사이에 인터포저(interposer chip)를 적층시킴으로써, 인쇄회로기판 내의 배선층을 줄일 수 있었다.
그러나, 종래와 같이 반도체 적층 패키지가 인터포저를 구비함에 따라, 반도체 적층 패키지의 두께가 증가할 뿐만 아니라, 인터포저를 제조하기 위한 별도의 공정이 추가되어 반도체 적층 패키지의 생산 단가가 증가하는 문제점이 있었다.
본 발명의 과제는 하나의 회로를 구성하는 재배열 배선층을 적어도 2개 이상의 반도체 칩들상에 각각 나누어 형성하고, 상기 반도체 칩들상에 적층되며 상기 반도체칩들상에 나누어진 재배열 배선층에 각각 전기적으로 접속되어 전기적 신호를 제공받는 적층 반도체칩을 구비하는 반도체 적층 패키지를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 적층 패키지를 제공한다. 상기 반도체 적층 패키지는 인쇄회로기판; 상기 인쇄회로기판상에 실장된 제 1 반도체칩; 상기 인쇄회로기판상에 상기 제 1 반도체칩과 병렬로 실장된 제 2 반도체칩; 상기 제 1 반도체칩상에 배치된 제 1 재배열 배선층; 상기 제 1 재배열 배선층과 하나의 회로를 구성하며, 상기 제 2 반도체칩상에 배치된 제 2 재배열 배선층; 및 상기 제 1 재배열 배선층 및 상기 제 2 재배열 배선층과 전기적으로 연결되며, 상기 제 1 및 제 2 반도체 칩상에 양단부가 각각 배치되는 제 3 반도체칩을 포함한다.
여기서, 상기 제 1 및 제 2 반도체칩은 상기 인쇄회로기판에 와이어 본딩되어 있을 수 있다.
또한, 상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층에 각각 와이어 본딩되어 있을 수 있다.
또한, 상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층에 각각 플립칩 본딩되어 있을 수 있다.
또한, 상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층을 경유하여 상기 인쇄회로기판과 전기적으로 연결될 수 있다.
또한, 상기 제 1, 제 2 및 제 3 반도체칩은 서로 전기적으로 연결되어 있을 수 있다.
또한, 상기 인쇄회로기판상에 상기 제 1 및 제 2 반도체칩과 병렬적으로 실장된 제 4 반도체칩; 상기 제 4 반도체칩상에 상기 제 1 및 제 2 재배열 배선층과 하나의 회로를 구성하는 제 3 재배열 배선층을 더 포함할 수 있다.
여기서, 상기 제 3 반도체칩은 상기 제 3 재배열 배선층과 연결되며 상기 제 4 반도체칩상에 더 연장되어 배치될 수 있다.
본 발명의 반도체 적층 패키지에 있어서, 적층된 반도체칩들 사이에 재배열 배선층을 구비함에 따라, 적층되는 반도체칩의 패드를 집적화할 때 인쇄회로기판의 배선층을 줄일 수 있으며, 적층되는 반도체 칩의 와이어 본딩시 와이어 길이를 줄일 수 있어 전기적 신뢰성을 향상시킬 수 있다.
또한, 상기 재배열 배선층은 종래의 인터포저에 비해 얇은 두께를 가지도록 형성할 수 있어, 반도체 적층 패키지의 박형화를 이룰 수 있다.
또한, 상기 재배열 배선층은 병렬적으로 배치된 적어도 2개 이상의 반도체칩들상에 각각 나누어 형성함에 따라, 하부에 배치되는 반도체칩의 사이즈를 고려하지 않아도 되므로, 반도체칩의 선택 자유도를 높일 수 있다.
이하, 본 발명의 실시예들은 반도체 적층 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
또한, 본 발명의 실시예에 반도체 패키지에 구비된 반도체칩은 다수개의 본 딩패드 및 와이어를 구비하지만 설명의 편의상 소수개만을 도시하였다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 적층 패키지의 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 적층 패키지는 인쇄회로기판(100), 상기 인쇄회로기판(100)상에 실장된 제 1 및 제 2 반도체칩(110, 120), 상기 제 1 및 제 2 반도체칩(110, 120)상에 각각 형성된 제 1 및 제 2 재배열 배선층(140, 150), 상기 제 1 및 제 2 반도체칩(110, 120)상에 그 양단부가 각각 배치되는 제 3 반도체칩(130)을 포함한다.
상기 인쇄회로기판(100)은 절연층상에 형성된 회로층을 구비할 수 있다. 여기서, 상기 회로층은 상기 제 1, 제 2 및 제 3 반도체칩(110, 120, 130)과 전기적으로 접속되는 기판패드(101)를 구비한다. 또한, 상기 기판패드는 외부와 전기적으로 연결되어 외부로부터 상기 제 1, 제 2 및 제 3 반도체칩(110, 120, 130)으로 전기적 신호를 인가한다. 이에 더하여, 도면에는 도시되지 않았으나, 상기 배선층은 상기 제 1 및 제 2 반도체칩(110, 120)을 서로 전기적으로 연결할 수도 있다.
상기 제 1 및 제 2 반도체칩(110, 120)은 상기 인쇄회로기판(100)상에 병렬적으로 배치되어 있다. 여기서, 상기 제 1 및 제 2 반도체칩(110, 120)은 상기 기판패드(101)와 각각 전기적으로 접속되기 위한 제 1 칩패드(111)를 구비할 수 있다. 이때, 상기 기판 패드(101)와 상기 제 1 칩패드(111)는 각각 와이어(160)에 의해 본딩되어 있을 수 있다.
이에 더하여, 상기 제 1 및 제 2 반도체칩(110, 120)은 후술 될 제 3 반도체 칩(130)과 각각 와이어(160)에 의해 전기적으로 연결되는 제 2 칩패드(112)를 구비할 수 있다. 즉, 상기 제 2 칩패드(112)는 상기 제 3 반도체칩(130)의 제 3 칩패드(131)와 와이어(160)에 의해 전기적으로 연결될 수 있다.
상기 제 1 및 제 2 재배열 배선층(140, 150)은 하나의 회로를 구성한다. 이때, 상기 제 1 및 제 2 재배열 배선층(140, 150)을 경유하여 상기 제 3 반도체칩(130)은 상기 인쇄회로기판(100)과 전기적으로 연결될 수 있다.
구체적으로, 상기 제 1 재배열 배선층(140)은 제 1 배선 패턴(141)과 상기 제 1 배선 패턴(141)의 양단에 각각 배치된 제 1 재배열 패드(142) 및 제 1 콘택패드(143)를 포함한다. 여기서, 상기 제 1 재배열 패드(142)는 상기 기판패드(101)와 와이어(160)에 의해 전기적으로 접속되어 있을 수 있다.
또한, 상기 제 1 콘택 패드(143)는 상기 제 3 반도체칩(130)의 제 4 칩패드(132)와 와이어(160)에 의해 전기적으로 연결될 수 있다. 즉, 상기 제 3 반도체칩(130)의 일부는 상기 제 1 재배열 배선층(140)을 경유하여 상기 인쇄회로기판(100)과 전기적으로 접속될 수 있다.
상기 제 1 재배열 배선층(140)과 마찬가지로, 상기 제 2 재배열 배선층(150)은 제 2 배선 패턴(151)과 상기 제 2 배선패턴(152)의 양단에 각각 배치된 제 2 재배열 패드(152) 및 제 2 콘택패드(153)를 포함한다. 여기서, 상기 제 2 재배열 패드(152)는 상기 기판패드(101)와 와이어(160)에 의해 전기적으로 접속되어 있을 수 있다.
또한, 상기 제 2 콘택 패드(152)는 상기 제 3 반도체칩(130)의 제 4 칩패 드(132)와 와이어(160)에 의해 전기적으로 연결될 수 있다. 즉, 상기 제 3 반도체칩(130)의 일부는 상기 제 2 재배열 배선층(150)에 의해 상기 인쇄회로기판(100)과 전기적으로 접속될 수 있다.
이에 따라, 상기 제 3 반도체칩(130)의 일부는 상기 제 1 재배열 배선층(140)을 경유하여 상기 인쇄회로기판(100)과 전기적으로 접속되고, 상기 제 3 반도체칩(130)의 나머지는 상기 제 2 재배열 배선층(150)을 경유하여 상기 인쇄회로기판(100)과 전기적으로 접속될 수 있다.
이에 따라, 상기 제 1 및 제 2 반도체칩(110, 120)상에 적층된 제 3 반도체칩(130)이 상기 인쇄회로기판(100)상에 직접적으로 와이어 본딩되는 것을 방지할 수 있어, 와이어(160)의 길이를 줄일 수 있다. 또한, 상기 제 1 및 제 2 재배열 배성층(110, 120)에 의해 상기 제 3 반도체칩(130)의 최종 외부접속부인 칩패드의 위치를 재배열 시킴에 따라, 상기 제 3 반도체칩(130)과 전기적으로 연결되는 상기 기판패드(101)의 위치도 재배열될 수 있다. 즉, 상기 기판패드(101)간의 이격 간격을 조절할 수 있어, 상기 기판패드(101)와 접속되는 와이어(160)들간의 접촉을 충분히 방지할 수 있다.
또한, 상기 제 3 반도체칩(130)의 칩패드를 재배열하기 위한 재배열 배선층(140, 150)은 적어도 상기 제 3 반도체칩(130)보다 큰 면적을 가져야 한다. 하지만, 상기 재배열 배선층(140, 150)은 상기 제 1 및 제 2 반도체칩(110, 120)상에 각각 나누어 형성함에 따라, 상기 제 3 반도체칩(130) 하부에 배치되는 제 1 및 제 2 반도체 칩(110, 120)의 각각의 사이즈를 고려하지 않아도 됨으로써, 본 발명의 실시예에 따른 반도체 적층 패키지에 구비되는 반도체 칩의 선택 자유도가 향상될 수 있다.
또한, 상기 제 1, 제 2 및 제 3 반도체칩(110, 120, 130)은 서로 각각 전기적으로 연결되어 있다. 즉, 상기 제 1 및 제 2 반도체칩(110, 120, 130)은 상기 인쇄회로기판(100)을 통해 서로 전기적으로 연결되어 있으며, 상기 제 1 및 제 3 반도체칩(110, 130)과 상기 제 2 및 제 3 반도체칩(110, 130)은 각각 와이어 본딩에 의해 서로 전기적으로 연결되어 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 적층 패키지에 구비된 반도체칩들, 즉 제 1, 제 2 및 제 3 반도체칩(110, 120, 130)은 서로 전기적 신호를 전달할 수 있다.
이에 더하여, 상기 반도체 적층 패키지는 상기 재배열 배선층(140, 150)상을 덮으며 상기 제 1 및 제 2 반도체칩(110, 120)상에 각각 배치된 절연 패턴(170)을 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 반도체칩(110, 120)과 상기 제 3 반도체칩(130)사이에 접착부재(180)를 더 구비할 수 있다. 이때, 상기 접착부재(180)에 의해, 상기 제 1 및 제 2 반도체칩(110, 120)상에 상기 제 3 반도체칩(130)이 안정하게 고정될 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 적층 패키지는 반도체칩들 사이에 재배열 배선층을 구비함에 따라, 적층되는 반도체칩의 패드를 집적화할 때 인쇄회로기판의 배선층을 줄일 수 있으며, 적층되는 반도체 칩의 와이어 본딩시 와이어 길이를 줄일 수 있어 전기적 신뢰성을 향상시킬 수 있다.
또한, 상기 재배열 배선층은 종래의 인터포저에 비해 얇은 두께를 가지므로, 반도체 적층 패키지의 박형화를 이룰 수 있다.
또한, 상기 재배열 배선층은 병렬적으로 배치된 반도체칩들상에 각각 나누어 형성함에 따라, 하부에 배치되는 반도체칩의 사이즈를 고려하지 않아도 되므로, 반도체칩의 선택 자유도를 높일 수 있다.
이하, 도면을 참조하여 본 발명의 제 2 실시예에 따른 반도체 적층 패키지를 설명하기로 한다. 여기서, 플립칩 본딩에 의해 반도체칩이 적층되는 것을 제외하고 앞서 설명한 제 1 실시예에 따른 반도체 적층 패키지와 동일한 구성 및 참조번호를 부여하고, 반복되는 설명은 생략하기로 한다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 적층 패키지의 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 적층 패키지는 인쇄회로기판(100), 상기 인쇄회로기판(100)상에 실장된 제 1 반도체칩(110), 상기 제 1 반도체칩(110)과 병렬적으로 배치되며 상기 인쇄회로기판(100)상에 실장된 제 2 반도체칩(120), 상기 제 1 반도체칩(120)상에 배치된 제 1 재배열 배선층(140), 상기 제 1 재배열 배선층(140)과 하나의 회로를 구성하며, 상기 제 2 반도체칩(120)상에 배치된 제 2 재배열 배선층(150), 및 상기 제 1 재배열 배선층(140) 및 상기 제 2 재배열 배선층(150)과 전기적으로 연결되며, 상기 제 1 및 제 2 반도체 칩(110, 120)상에 양단부가 각각 배치되는 제 3 반도체칩(130)을 포함한다.
여기서, 상기 제 3 반도체칩(130)은 상기 제 1 및 제 2 재배열 배선층(140, 150)을 경유하여 상기 인쇄회로기판(100)과 전기적으로 연결될 수 있다.
이때, 상기 제 3 반도체칩(130)은 상기 제 1 및 제 2 재배열 배선층(140, 150)과 플립칩 본딩에 의해 서로 전기적으로 연결될 수도 있다. 예컨대, 상기 제 3 반도체칩(130)의 일부는 상기 제 1 재배열 배선층(140)과 범프볼(162)의 솔더링에 의해 서로 전기적으로 연결될 수 있다. 또한, 상기 제 3 반도체칩(130)의 나머지는 상기 제 2 재배열 배선층(150)과 범프볼(162)의 솔더링에 의해 서로 전기적으로 연결될 수 있다.
이에 더하여, 상기 제 3 반도체칩(130)과 상기 제 1 및 제 2 재배열 배선층(140, 150)의 전기적 접촉 신뢰성을 확보하기 위해, 도면에는 도시되지 않았으나, 적어도 상기 제 3 반도체칩(130)과 상기 제 1 및 제 2 재배열 배선층(140, 150)의 연결부분을 덮는 언더필을 더 구비할 수도 있다.
따라서, 본 발명의 실시예에 따른 반도체 적층 패키지는 반도체 칩간의 연결은 와이어 본딩에 의해 수행되는 것이 아니라, 플립칩 본딩법에 의해서도 충분히 적용할 수 있다.
이하, 도면을 참조하여 본 발명의 제 3 실시예에 따른 반도체 적층 패키지를 설명하기로 한다. 여기서, 제 4 반도체칩을 제외하고 앞서 설명한 제 1 실시예에 따른 반도체 적층 패키지와 동일한 구성 및 참조번호를 부여하고, 반복되는 설명은 생략하기로 한다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 적층 패키지의 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 적층 패키지는 인쇄회로기판(100), 상기 인쇄회로기판(100)상에 실장된 제 1 반도체칩(110), 상기 제 1 반도체칩(110)과 병렬적으로 배치되며 상기 인쇄회로기판(100)상에 실장된 제 2 반도체칩(120), 상기 제 1 반도체칩(120)상에 배치된 제 1 재배열 배선층(140), 상기 제 1 재배열 배선층(140)과 하나의 회로를 구성하며, 상기 제 2 반도체칩(120)상에 배치된 제 2 재배열 배선층(150), 및 상기 제 1 재배열 배선층(140) 및 상기 제 2 재배열 배선층(150)과 전기적으로 연결되며, 상기 제 1 및 제 2 반도체 칩(110, 120)상에 양단부가 각각 배치되는 제 3 반도체칩(130)을 포함한다.
이에 더하여, 상기 인쇄회로기판(100)상에 상기 제 1 및 제 2 반도체칩(110, 120)과 병렬적으로 실장된 제 4 반도체칩(240)을 더 구비할 수 있다. 이때, 상기 제 3 반도체칩(130)은 상기 제 4 반도체칩(240)상에 더 연장되어 있을 수 있다.
상기 제 4 반도체칩(240)상에 제 3 재배열 배선층(260)이 더 배치될 수 있다. 이때, 상기 제 3 재배열 배선층(260)은 상기 제 1 및 제 2 재배열 배선층(140, 150)과 하나의 회로를 구성할 수 있다.
상기 제 3 재배열 배선층(260)은 제 3 배선 패턴(261) 및 상기 제 3 배선 패턴(261)의 양 끝단부에 각각 배치된 제 3 콘택패드(262) 및 제 3 재배열 패드(263)를 구비할 수 있다. 이때, 상기 제 3 콘택패드(262)는 상기 제 3 반도체칩(130)의 제 4 칩패드(132)와 와이어(160)에 의해 전기적으로 연결되며, 상기 제 3 재배열 패드(263)는 상기 인쇄회로기판(100)의 기판패드(101)와 와이어(160)에 의해 전기적으로 연결될 수 있다. 즉, 상기 제 3 반도체칩(130)의 일부는 상기 제 3 재배열 배선층(260)을 경유하여 상기 인쇄회로기판과 전기적으로 접속될 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 적층 패키지에 있어서, 적층되는 반도체칩의 칩패드를 재배열하기 위한 재배열 배선층을 하부에 배치되는 둘 이상의 다수의 반도체칩에 나누어 형성함에 따라, 반도체칩의 사이즈를 고려하지 않아도 되므로 반도체칩의 선택 자유도를 향상시킬 수 있다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 적층 패키지의 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 적층 패키지의 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 적층 패키지의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 인쇄회로기판 101 : 기판패드
110 : 제 1 반도체칩 120 : 제 2 반도체칩
130 : 제 3 반도체칩 140 : 제 1 재배열 배선층
150 : 제 2 재배열 배선층 160 : 와이어
162 : 범프볼 240 : 제 4 반도체칩
260 : 제 3 재배열 배선층

Claims (8)

  1. 인쇄회로기판;
    상기 인쇄회로기판상에 실장된 제 1 반도체칩;
    상기 인쇄회로기판상에 상기 제 1 반도체칩과 병렬로 실장된 제 2 반도체칩;
    상기 제 1 반도체칩상에 배치된 제 1 재배열 배선층;
    상기 제 1 재배열 배선층과 하나의 회로를 구성하며, 상기 제 2 반도체칩상에 배치된 제 2 재배열 배선층; 및
    상기 제 1 재배열 배선층 및 상기 제 2 재배열 배선층과 전기적으로 연결되며, 상기 제 1 및 제 2 반도체 칩상에 양단부가 각각 배치되는 제 3 반도체칩을 포함하는 반도체 적층 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체칩은 상기 인쇄회로기판에 와이어 본딩되는 반도체 적층 패키지.
  3. 제 1 항에 있어서,
    상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층에 각각 와이어 본딩 되는 반도체 적층 패키지.
  4. 제 1 항에 있어서,
    상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층에 각각 플립칩 본딩되어 있는 반도체 적층 패키지.
  5. 제 1 항에 있어서,
    상기 제 3 반도체칩은 상기 제 1 및 제 2 재배열 배선층을 경유하여 상기 인쇄회로기판과 전기적으로 연결되는 반도체 적층 패키지.
  6. 제 1 항에 있어서,
    상기 제 1, 제 2 및 제 3 반도체칩은 서로 전기적으로 연결되어 있는 반도체 적층 패키지.
  7. 제 1 항에 있어서,
    상기 인쇄회로기판상에 상기 제 1 및 제 2 반도체칩과 병렬적으로 실장된 제 4 반도체칩;
    상기 제 4 반도체칩상에 상기 제 1 및 제 2 재배열 배선층과 하나의 회로를 구성하는 제 3 재배열 배선층을 더 포함하는 반도체 적층 패키지.
  8. 제 7 항에 있어서,
    상기 제 3 반도체칩은 상기 제 3 재배열 배선층과 연결되며 상기 제 4 반도체칩상에 더 연장되어 배치되는 반도체 적층 패키지.
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