KR20120085522A - 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈 - Google Patents

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KR20120085522A
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명은 반도체 패키지의 전체 높이를 감소시켜 고용량 패키지를 구현할 수 있는 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈을 개시한다. 개시된 본 발명에 따른 반도체 칩 모듈은, 페이스 업 타입으로 배치된 제1 반도체 칩과, 상기 제1 반도체 칩 상에 페이스 업 타입으로 배치되고 상기 제1 반도체 칩의 일측 가장자리 부분이 노출되도록 배치된 제2 반도체 칩과, 상기 제2 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제2 반도체 칩의 타측 가장자리 부분이 노출되도록 배치되며 상기 제1 및 제2 반도체 칩과 전기적으로 연결된 제3 반도체 칩 및 상기 제3 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제3 반도체 칩의 일측 가장자리 부분이 노출되도록 배치되며 상기 제2 반도체 칩과 전기적으로 연결된 제4 반도체 칩을 포함한다.

Description

반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈 {SEMICONDUCTOR CHIP MODULE AND SEMICONDUCTOR PACKAGE HAVING THE SAME AND PACKAGE MODULE}
본 발명은 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈에 관한 것으로, 보다 상세하게, 반도체 패키지의 전체 높이를 감소시켜 고용량 패키지를 구현할 수 있는 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈에 관한 것이다.
일반적으로, 반도체 패키징 기술은 인쇄회로기판(Printed Circuit Board : PCB)에 반도체 칩을 실장하거나 상기 인쇄회로기판 및 반도체 칩을 포함하는 패키지를 서로 전기적으로 연결하고 포장하여 반도체 제품을 제조하는 기술을 말한다. 반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술둘이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 반도체 칩들 또는 상기 반도체 칩을 포함하는 패키지들을 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두 배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
그런데, 기존의 스택 기술을 이용한 반도체 패키지는 각 반도체 칩들 또는 패키지들 간의 전기적인 연결 및 신호 전달을 위해 와이어 또는 범프 등의 접속부재 등이 필요하며, 이러한 접속부재로 인해 반도체 패키지의 전체 높이가 증가된다는 단점이 있다.
예를 들어, 각 반도체 칩들 및 패키지들 간의 전기적인 연결을 위해 접속부재로서 와이어를 형성하는 경우에는, 인쇄회로기판에 와이어 본딩 공정을 수행하기 위해 추가 면적이 요구되므로 패키지의 크기가 증가하는 단점이 있고, 게다가, 각 반도체 칩들 또는 패키지에 와이어 본딩 공정을 수행하기 위한 갭(Gap)이 요구되므로 반도체 패키지의 전체 높이가 높아지는 단점이 있다.
또한, 각 반도체 칩들 및 패키지들 간의 전기적인 연결을 위해 접속부재로서 범프를 형성하는 경우에는, 상기 반도체 칩들 및 패키지들 사이마다 범프가 개재되어야 하므로, 상기 범프의 높이만큼 반도체 패키지의 전체 높이가 높아진다는 단점이 있다.
따라서, 전술한 종래 기술에 따른 반도체 패키지의 경우에는 스택된 반도체 칩들 및 패키지들 간의 전기적인 연결을 위한 접속부재들이 상기 각 반도체 칩들 및 각 패키지들 사이 마다 형성되며, 이로 인해, 반도체 패키지의 공간 활용도가 감소되어 반도체 패키지의 전체 높이가 증가된다. 그래서, 전술한 종래 기술의 경우에는, 상기 반도체 패키지의 전체 높이가 증가되는 문제점으로 인해, 많은 수의 반도체 칩들 또는 패키지들을 스택하는 것이 용이하지 않기 때문에 고용량 패키지를 구현하기 어려운 실정이다.
본 발명은 반도체 패키지의 전체 높이를 감소시켜 고용량 패키지를 구현할 수 있는 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈을 제공한다.
본 발명의 실시예에 따른 반도체 칩 모듈은, 페이스 업 타입으로 배치된 제1 반도체 칩과, 상기 제1 반도체 칩 상에 페이스 업 타입으로 배치되고 상기 제1 반도체 칩의 일측 가장자리 부분이 노출되도록 배치된 제2 반도체 칩과, 상기 제2 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제2 반도체 칩의 타측 가장자리 부분이 노출되도록 배치되며 상기 제1 및 제2 반도체 칩과 전기적으로 연결된 제3 반도체 칩 및 상기 제3 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제3 반도체 칩의 일측 가장자리 부분이 노출되도록 배치되며 상기 제2 반도체 칩과 전기적으로 연결된 제4 반도체 칩을 포함한다.
본 발명의 실시예에 따른 반도체 칩 모듈은, 상기 노출된 제1 반도체 칩의 일측 가장자리 부분과 제3 반도체 칩 사이에 배치되며 상기 제1 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제1 접속부재와, 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되며 상기 제2 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제2 접속부재 및 상기 노출된 제2 반도체 칩의 타측 가장자리 부분과 제4 반도체 칩 사이에 배치되며 상기 제2 반도체 칩과 제4 반도체 칩을 전기적으로 연결하는 제3 접속부재를 더 포함한다.
상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
본 발명의 실시예에 따른 반도체 칩 모듈은, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 및 상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 각각 형성된 접착제를 더 포함한다.
본 발명의 실시예에 따른 반도체 칩 모듈은, 상기 제2 반도체 칩과 상기 제3 반도체 칩의 사이에 형성된 언더필 부재를 더 포함한다.
또한, 본 발명의 실시예에 따른 반도체 패키지는, 상면 및 상기 상면에 대향하는 하면을 갖는 인쇄회로기판 및 상기 인쇄회로기판의 상면 상부에 실장되는 반도체 칩 모듈을 포함하며, 상기 반도체 칩 모듈은, 상기 인쇄회로기판의 상면 상에 페이스 업 타입으로 배치된 제1 반도체 칩과, 상기 제1 반도체 칩 상에 페이스 업 타입으로 배치되고 상기 제1 반도체 칩의 일측 가장자리 부분이 노출되도록 배치된 제2 반도체 칩과, 상기 제2 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제2 반도체 칩의 타측 가장자리 부분이 노출되도록 배치되며 상기 제1 및 제2 반도체 칩과 전기적으로 연결된 제3 반도체 칩 및 상기 제3 반도체 칩 상에 페이스 다운 타입으로 배치되고 상기 제3 반도체 칩의 일측 가장자리 부분이 노출되도록 배치되며 상기 제2 반도체 칩과 전기적으로 연결된 제4 반도체 칩을 포함한다.
본 발명의 실시에에 따른 반도체 패키지는, 상기 노출된 제1 반도체 칩의 일측 가장자리 부분과 제3 반도체 칩 사이에 배치되며 상기 제1 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제1 접속부재와, 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되며 상기 제2 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제2 접속부재 및 상기 노출된 제2 반도체 칩의 타측 가장자리 부분과 제4 반도체 칩 사이에 배치되며 상기 제2 반도체 칩과 제4 반도체 칩을 전기적으로 연결하는 제3 접속부재를 더 포함한다.
상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
본 발명의 실시예에 따른 반도체 패키지는, 상기 제1 접속부재와 인쇄회로기판의 사이 또는 상기 제3 접속부재와 인쇄회로기판 사이를 전기적으로 연결하는 연결부재를 더 포함한다.
상기 연결부재는 와이어, 솔더 및 도전성 페이스트 중 어느 하나를 포함한다.
본 발명의 실시예에 따른 반도체 패키지는, 상기 인쇄회로기판의 상면과 제1 반도체 칩 사이, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 및 상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 각각 형성된 접착제를 더 포함한다.
본 발명의 실시예에 따른 반도체 패키지는, 상기 제2 반도체 칩과 상기 제3 반도체 칩의 사이에 형성된 언더필 부재를 더 포함한다.
상기 제1 내지 제4 반도체 칩들을 포함하는 반도체 칩 모듈은 상기 인쇄회로기판의 상면 상부에 적어도 하나 이상이 스택된다.
본 발명의 실시예에 따른 반도체 패키지는, 상기 반도체 칩 모듈이 실장된 인쇄회로기판의 상면을 밀봉하는 봉지부재 및 상기 인쇄회로기판의 하면에 형성된 외부접속단자를 더 포함한다.
게다가, 본 발명의 다른 실시예에 따른 패키지 모듈은, 페이스 업 타입으로 배치된 제1 패키지와, 상기 제1 패키지 상에 페이스 업 타입으로 배치되고 상기 제1 패키지의 일측 가장자리 부분이 노출되도록 배치된 제2 패키지와, 상기 제2 패키지 상에 페이스 다운 타입으로 배치되고 상기 제2 패키지의 타측 가장자리 부분이 노출되도록 배치되며 상기 제1 및 제2 패키지와 전기적으로 연결된 제3 패키지 및 상기 제3 패키지 상에 페이스 다운 타입으로 배치되고 상기 제3 패키지의 일측 가장자리 부분이 노출되도록 배치되며 상기 제2 패키지와 전기적으로 연결된 제4 패키지를 포함한다.
본 발명의 다른 실시예에 따른 패키지 모듈은, 상기 노출된 제1 패키지의 일측 가장자리 부분과 제3 패키지 사이에 배치되며 상기 제1 패키지와 제3 패키지를 전기적으로 연결하는 제1 접속부재와, 상기 제2 패키지와 상기 제3 패키지 사이에 배치되며 상기 제2 패키지와 제3 패키지를 전기적으로 연결하는 제2 접속부재 및 상기 노출된 제2 패키지의 타측 가장자리 부분과 제4 패키지 사이에 배치되며 상기 제2 패키지와 제4 패키지를 전기적으로 연결하는 제3 접속부재를 더 포함한다.
상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
본 발명의 다른 실시예에 따른 패키지 모듈은, 상기 제1 패키지와 상기 제2 패키지의 사이 및 상기 제3 패키지와 상기 제4 패키지의 사이에 각각 형성된 접착제를 더 포함한다.
본 발명의 다른 실시예에 따른 패키지 모듈은, 상기 제2 패키지와 상기 제3 패키지의 사이에 형성된 언더필 부재를 더 포함한다.
본 발명의 다른 실시예에 따른 패키지 모듈은, 상기 제4 패키지 상에 배치되며 상기 제1 내지 제4 패키지들과 각각 동일한 구조로 배치되는 적어도 하나 이상의 제1 내지 제4 추가 패키지들을 더 포함한다.
본 발명은 다수개의 반도체 칩들 또는 패키지들이 스택된 반도체 패키지에서, 상기 반도체 칩들 또는 패키지들을 서로 마주보는 반도체 칩들간 또는 패키지들 간에 전기적으로 연결되도록 함으로써, 반도체 패키지의 전체 높이를 감소시킬 수 있으며, 그래서, 고용량 패키지의 구현이 가능하다는 장점이 있다.
특히, 본 발명은 4개의 반도체 칩들 또는 패키지들을 하부의 2개는 페이스 업 타입으로 배치하고 상부의 2개는 페이스 다운 타입으로 배치하며, 서로 마주보는 반도체 칩들 또는 패키지들 간을 전기적으로 연결함으로써, 상기 반도체 칩들 및 패키지들 간을 연결하는 접속부재로 인해 반도체 패키지의 전체 높이가 증가하는 것을 방지할 수 있으며, 그래서, 반도체 패키지의 전체 높이를 효과적으로 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩 모듈을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈을 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈을 도시한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 칩 모듈을 도시한 단면도이다.
도시된 바와 같이, 반도체 칩 모듈(100)은 상호 간에 전기적으로 연결되도록 스택된 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 포함한다. 상기 제1 반도체 칩(110)은 다수의 제1 본딩패드(112)들을 구비하고 있으며, 상기 제1 본딩패드(112)들이 구비된 면이 위를 향하도록 페이스 업 타입(Face Up Type)으로 배치되어 있다.
상기 제1 반도체 칩(110) 상에 접착제(165)의 개재하에 제2 반도체 칩(120)이 배치되어 있다. 상기 제2 반도체 칩(120)은 다수의 제2 본딩패드(122)들을 구비하고 있으며, 상기 제2 본딩패드(122)들이 구비된 면이 위를 향하도록 페이스 업 타입으로 배치되어 있다. 그리고, 상기 제2 반도체 칩(120)은 상기 제1 반도체 칩(110)의 일측 가장자리 부분, 구체적으로, 상기 제1 반도체 칩(110) 일측 가장자리 부분에 배치된 제1 본딩패드(112)가 노출되도록 배치되어 있다. 한편, 도시하지는 않았으나, 상기 제1 반도체 칩(110)의 일측 가장자리 부분에서 노출된 제1 본딩패드(112)는 인접한 다른 제1 본딩패드(112)로부터 재배선된 패드인 것도 가능하다.
상기 제2 반도체 칩(120) 상에 배치된 제3 반도체 칩(130)은 다수의 제3 본딩패드(132)들을 구비하고 있으며, 상기 제3 본딩패드(132)들이 구비된 면이 아래를 향하여 상기 제2 반도체 칩(120)의 제2 본딩패드(122)가 구비된 면과 마주보도록 페이스 다운 타입(Face Down Type)으로 배치되어 있다. 그리고, 상기 제3 반도체 칩(130)은 상기 제2 반도체 칩(120)의 타측 가장자리 부분, 구체적으로, 상기 제2 반도체 칩(120)의 타측 가장자리 부분에 배치된 제2 본딩패드(122)가 노출되도록 배치되어 있다. 한편, 도시하지는 않았으나, 상기 제2 반도체 칩(120)의 타측 가장자리 부분에서 노출된 제2 본딩패드(122)는 인접한 다른 제2 본딩패드(122)로부터 재배선된 패드인 것도 가능하다.
여기서, 상기 제2 반도체 칩(120)에 의해 노출된 제1 반도체 칩(110) 일측 가장자리 부분의 제1 본딩패드(112) 및 상기 제1 본딩패드(112)와 마주보는 제3 반도체 칩(130)의 제3 본딩패드(132) 사이에는 제1 접속부재(150)가 배치되어 있다. 상기 제1 접속부재(150)를 통해 상기 제1 반도체 칩(110)과 제3 반도체 칩(130)은 전기적으로 연결된다. 또한, 상기 서로 마주보도록 배치된 제2 반도체 칩(120)의 제2 본딩패드(122)와 제3 반도체 칩(130)의 제3 본딩패드(132) 사이에는 제2 접속부재(155)가 배치되어 있으며, 상기 제2 접속부재(155)가 형성된 제2 반도체 칩(120)과 상기 제3 반도체 칩(130)의 사이에는 언더필 부재(170)가 형성되어 있다. 상기 제2 접속부재(155)를 통해 제2 반도체 칩(120)과 제3 반도체 칩(130)은 전기적으로 연결되어 있다.
그래서, 상기 제3 반도체 칩(130)은 상기 제1 및 제2 접속부재(150, 155)를 통해 제1 및 제2 반도체 칩(110, 120))과 각각 전기적으로 연결된다. 예를 들어, 상기 제1 및 제2 접속부재(150, 155)들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
상기 제3 반도체 칩(130) 상에 접착제(165)의 개재하에 제4 반도체 칩(140)이 배치되어 있다. 상기 제4 반도체 칩(140)은 다수의 제4 본딩패드(142)들을 구비하고 있으며, 상기 제4 본딩패드(142)들이 구비된 면이 아래를 향하도록 페이스 다운 타입으로 배치되어 있다. 그리고, 상기 제4 반도체 칩(150)은 상기 제3 반도체 칩(130)의 일측 가장자리 부분이 노출되도록 배치되어 있다.
여기서, 상기 제3 반도체 칩(130)에 의해 노출된 제2 반도체 칩(120) 타측 가장자리 부분의 제2 본딩패드(122) 및 상기 제2 본딩패드(122)와 마주보는 제4 반도체 칩(140)의 제4 본딩패드(142) 사이에는 제3 접속부재(160)가 배치되어 있다. 상기 제3 접속부재(160)를 통해 상기 제2 반도체 칩(120)과 제4 반도체 칩(140)은 서로 전기적으로 연결되어 있다. 예를 들어, 상기 제3 접속부재(165)는 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
이상에서와 같이, 본 발명의 실시예에 따른 반도체 칩 모듈(100)은 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 순차적으로 스택하되, 상기 제1 및 제2 반도체 칩(110, 120)은 페이스 업 타입으로 배치하고 상기 제3 및 제4 반도체 칩(130, 140)은 페이스 다운 타입으로 배치하며, 서로 마주보는 제1 반도체 칩(110)과 제3 반도체 칩(130), 제2 반도체 칩(120)과 제4 반도체 칩(140) 및 제2 반도체 칩(120)과 제3 반도체 칩(130)들을 각각 전기적으로 연결한다.
이렇게 하면, 상기 제1 반도체 칩(110)과 제3 반도체 칩(130)을 전기적으로 연결하는 제1 접속부재(150)가 상기 제1 반도체 칩(110)과 제3 반도체 칩(130) 사이의 제2 반도체 칩(120)과 동일 레이어 상에 배치될 수 있고, 상기 제2 반도체 칩(120)과 제4 반도체 칩(140)을 전기적으로 연결하는 제3 접속부재(160)가 상기 제2 반도체 칩(120)과 제4 반도체 칩(140) 사이의 제3 반도체 칩(130)과 동일 레이어 상에 배치될 수 있다. 따라서, 본 발명은 상기 제1 및 제3 접속부재(150, 160)가 차지하는 높이가 반도체 칩 모듈(100)의 전체 높이에 영향을 주지 않으므로, 상호 전기적으로 연결된 제1 내지 제4 반도체 칩들(110, 120, 130, 140)을 포함하는 반도체 칩 모듈(100)의 전체 높이를 감소시킬 수 있다.
한편, 도시하지는 않았으나 상기 반도체 칩 모듈(100)은 적어도 둘 이상이 스택되는 것도 가능하다.
도 2는 본 발명의 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 상면 및 상기 상면에 대향하는 하면을 갖는 인쇄회로기판(200)의 상기 상면 상부에 제1 내지 제4 반도체 칩(110, 120, 130, 140)들을 포함하는 반도체 칩 모듈(100)이 실장되어 있다.
상기 반도체 칩 모듈(100)은 전술한 도 1의 반도체 칩 모듈(100)이다. 구체적으로, 상기 반도체 칩 모듈(100)은 상기 인쇄회로기판(200)의 상면 상에 접착제(165)의 개재하에 페이스 업 타입으로 배치된 제1 반도체 칩(110)과, 상기 제1 반도체 칩(110) 상에 접착제(165)의 개재하에 페이스 업 타입으로 배치되고 상기 제1 반도체 칩(110)의 일측 가장자리 부분의 제1 본딩패드(112)가 노출되도록 배치된 제2 반도체 칩(120)과, 상기 제2 반도체 칩(120) 상에 언더필 부재(170)의 개재하에 페이스 다운 타입으로 배치되고 상기 제2 반도체 칩(120)의 타측 가장자리 부분의 제2 본딩패드(122)가 노출되도록 배치된 제3 반도체 칩(130) 및 상기 제3 반도체 칩(130) 상에 접착제(165)의 개재하에 페이스 다운 타입으로 배치되고 상기 제3 반도체 칩(130)의 일측 가장자리 부분이 노출되도록 배치된 제4 반도체 칩(140)을 포함한다.
상기 노출된 제1 반도체 칩(110) 일측 가장자리 부분의 제1 본딩패드(112) 및 상기 제1 본딩패드(112)와 마주보는 제3 반도체 칩(130)의 제3 본딩패드(132) 사이에는 제1 접속부재(150)가 배치되어 있으며, 상기 제1 접속부재(150)에 의해 상기 제1 반도체 칩(110)과 제3 반도체 칩(130)이 전기적으로 연결되어 있다.
상기 제2 반도체 칩(120)의 제2 본딩패드(122) 및 상기 제2 본딩패드(122)와 마주보는 제3 반도체 칩(130)의 제3 본딩패드(132) 사이에는 제2 접속부재(155)가 배치되어 있으며, 상기 제2 접속부재(155)에 의해 상기 제2 반도체 칩(120)과 제3 반도체 칩(130)이 전기적으로 연결되어 있다.
상기 노출된 제2 반도체 칩(120) 타측 가장자리 부분의 제2 본딩패드(122) 및 상기 제2 본딩패드(122)와 마주보는 제4 반도체 칩(140)의 제4 본딩패드(142) 사이에 제3 접속부재(160)가 배치되어 있으며, 상기 제3 접속부재(160)에 의해 상기 제2 반도체 칩(120)과 제4 반도체 칩(140)이 전기적으로 연결되어 있다.
그래서, 상기 제3 반도체 칩(130)은 상기 제1 및 제2 접속부재(150, 155)에 의해 제1 및 제2 반도체 칩(110, 120)과 각각 전기적으로 연결되어 있으며, 상기 제4 반도체 칩(140)은 상기 제3 접속부재(160)에 의해 제2 반도체 칩(120)과 전기적으로 연결되어 있다. 상기 제1 내지 제3 접속부재(150, 155, 160)들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
그리고, 상기 제1 내지 제4 반도체 칩(110, 120, 130, 140)들을 포함하는 반도체 칩 모듈(100)과 상기 반도체 칩 모듈(100)이 배치된 인쇄회로기판(200)의 본드핑거(202) 간을 전기적으로 연결하는 연결부재(195)가 형성되어 있다. 구체적으로, 상기 제1 및 제3 반도체 칩(110, 130) 사이에 배치된 제1 접속부재(150)와 상기 인쇄회로기판(200)의 본드핑거(202) 사이를 전기적으로 연결하는 연결부재(195)가 형성되어 있으며, 상기 연결부재(195)는, 와이어, 솔더 및 도전성 페이스트 중 어느 하나, 예컨대, 도전성 페이스트를 포함한다.
상기 반도체 칩 모듈(100)이 실장된 인쇄회로기판(200)의 상면에는 상기 상면을 밀봉하는 봉지부재(180)가 형성되어 있으며, 상기 인쇄회로기판(200)의 하면에는 외부접속단자(190)가 형성되어 있다.
이상에서와 같이, 본 발명의 실시예에 따른 반도체 패키지에서는 상기 제1 반도체 칩(110)과 제3 반도체 칩(130)을 전기적으로 연결하는 제1 접속부재(150)가 상기 제1 반도체 칩(110)과 제3 반도체 칩(130) 사이의 제2 반도체 칩(120)과 동일 레이어 상에 배치될 수 있고, 상기 제2 반도체 칩(120)과 제4 반도체 칩(140)을 전기적으로 연결하는 제3 접속부재(160)가 상기 제2 반도체 칩(120)과 제4 반도체 칩(140) 사이의 제3 반도체 칩(130)과 동일 레이어 상에 배치될 수 있다. 따라서, 본 발명은 상기 제1 및 제3 접속부재(150, 160)가 차지하는 높이가 반도체 패키지의 전체 높이에 영향을 주지 않으므로, 상기 반도체 패키지의 전체 높이를 감소시킬 수 있으며, 그래서, 고용량 반도체 패키지의 구현이 가능하다는 장점이 있다.
한편, 전술한 본 발명의 실시예에서는, 상기 연결부재(195)가 제1 및 제3 반도체 칩(110, 130) 사이에 배치된 제1 접속부재(150)와 상기 인쇄회로기판(200)의 본드핑거(202) 간을 전기적으로 연결하도록 형성됨으로써 반도체 칩 모듈(100)과 인쇄회로기판(200)이 전기적으로 연결되었으나, 본 발명의 다른 실시예로서, 상기 연결부재(195)가 제3 접속부재(160)와 인쇄회로기판(200)의 본드핑거(202) 사이를 전기적으로 연결하도록 형성되는 것도 가능하다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 서로 마주보도록 배치된 제2 반도체 칩(120)과 제4 반도체 칩(140) 사이에 제3 접속부재(160)가 형성되어 있으며, 상기 제3 접속부재(160)와 인쇄회로기판(200)의 본드핑거(202) 사이를 전기적으로 연결하도록 연결부재(195)가 형성되어 있다. 상기 연결부재(195)는, 와이어, 솔더 및 도전성 페이스트 중 어느 하나, 예컨대, 와이어를 포함한다. 그래서, 상기 연결부재(195)에 의해 제1 내지 제4 반도체 칩(110, 120, 130, 140)들을 포함하는 반도체 칩 모듈(100)과 인쇄회로기판(200)이 상호 전기적으로 연결되어 있다.
한편, 전술한 본 발명의 실시예 및 다른 실시예에서는 상기 연결부재(195)가 제1 접속부재(150)와 인쇄회로기판(200)의 본드핑거(202) 사이, 또는, 제3 접속부재(160)와 인쇄회로기판(200)의 본드핑거(202) 사이 중 어느 하나의 사이를 전기적으로 연결하도록 형성되는 경우에 대해 도시하고 설명하였으나, 도시하지는 않았지만, 상기 연결부재(195)가 제1 접속부재(150)와 인쇄회로기판(200)의 본드핑거(202) 사이, 그리고, 제3 접속부재(160)와 인쇄회로기판(200)의 본드핑거(202) 사이 모두를 전기적으로 연결하도록 형성되는 것도 가능하다.
또한, 전술한 본 발명의 실시예 및 다른 실시예에서는 인쇄회로기판(200) 상에 제1 내지 제4 반도체 칩(110, 120, 130, 140)들을 포함하는 하나의 반도체 칩 모듈(100)이 실장되는 경우에 대해 도시하고 설명하였으나, 본 발명의 또 다른 실시예로서, 상기 인쇄회로기판(200) 상에 적어도 하나 이상의 반도체 칩 모듈(100)들이 스택되는 것도 가능하다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩 모듈을 갖는 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 인쇄회로기판(200) 상에 제1 내지 제4 반도체 칩(110, 120, 130, 140)들을 포함하는 도 1의 반도체 칩 모듈(100)이 실장되어 있다. 여기서, 반도체 칩 모듈(100)은 적어도 하나 이상이, 예컨대, 두개의 반도체 칩 모듈(100)들이 접착제(165)의 개재하에 스택된다. 그리고, 하부에 배치된 반도체 칩 모듈(100)과 상기 인쇄회로기판(200)의 본드핑거(202) 사이를 전기적으로 연결하도록 제1 연결부재(195A)가 형성되어 있으며, 상부에 배치된 반도체 칩 모듈(100)과 상기 인쇄회로기판(200)의 본드핑거(202) 사이를 전기적으로 연결하도록 제2 연결부재(195B)가 형성되어 있다. 상기 제1 및 제2 연결부재(195A, 195B)는, 각각 와이어, 솔더 및 도전성 페이스트 중 어느 하나를 포함한다. 예를 들어, 상기 제1 연결부재(195A)는 도전성 페이스트를 포함하며, 상기 제2 연결부재(195B)는 와이어를 포함한다.
한편, 도시하지는 않았으나, 상기 반도체 칩 모듈(100)은 상기 인쇄회로기판(200) 상에 접착제(165)의 개재하에 셋 이상이 스택되는 것도 가능하다.
또한, 전술한 본 발명의 실시예, 다른 실시예 및 또 다른 실시예에서는 반도체 칩 모듈(100) 또는 반도체 패키지 전체의 높이를 감소시킬 수 있는 스택 구조가 제1 내지 제4 반도체 칩(110, 120, 130, 140)들이 상호간에 전기적으로 연결되도록 칩 스택 구조를 갖는 반도체 패키지 적용된 경우에 대해 도시하고 설명하였으나, 본 발명은 이에 한정되는 것이 아니며, 패키지들이 상호간에 전기적으로 연결되도록 스택된 패키지 스택 구조를 갖는 반도체 패키지에도 적용 가능하다.
도 5는 본 발명의 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈을 도시한 단면도이다.
도시된 바와 같이, 패키지 모듈(250)은 상호 전기적으로 연결되도록 스택된 제1 내지 제4 패키지(210, 220, 230, 240)를 포함한다.
먼저, 제1 기판(212)과 상기 제1 기판(212) 상에 실장된 제1 칩(214) 및 상기 제1 칩(214)이 실장된 제1 기판(212)의 일면을 밀봉하는 제1 봉지부재(216)를 포함하는 제1 패키지(210)가 배치되어 있다. 상기 제1 패키지(210)는 상기 제1 패키지(210)와 전기적으로 연결된 제1 패드(218)를 구비하고 있으며, 상기 제1 패드(218)가 구비된 면이 위로 향하도록 페이스 업 타입으로 배치되어 있다.
상기 제1 패키지(210) 상에 접착제(165)의 개재하에 제2 패키지(220)가 배치되어 있다. 상기 제2 패키지(220)는 제2 기판(222)과 상기 제2 기판(222) 상에 실장된 제2 칩(224) 및 상기 제2 칩(224)이 실장된 제2 기판(222)의 일면을 밀봉하는 제2 봉지부재(226)를 포함한다. 상기 제2 패키지(220)는 상기 제2 패키지(220)와 전기적으로 연결된 제2 패드(228)를 구비하고 있으며, 상기 제2 패드(228)가 구비된 면이 위로 향하도록 페이스 업 타입으로 배치되어 있다. 그리고, 상기 제2 패키지(220)는 상기 제1 패키지(210) 일측 가장자리 부분의 제1 패드(218)가 노출되도록 배치되어 있다.
상기 제2 패키지(220) 상에 언더필 부재(170)의 개재하에 제3 패키지(230)가 배치되어 있다. 상기 제3 패키지(230)는 제3 기판(232)과 상기 제3 기판(232) 상에 실장된 제3 칩(234) 및 상기 제3 칩(234)이 실장된 제3 기판(232)의 일면을 밀봉하는 제3 봉지부재(236)를 포함한다. 상기 제3 패키지(230)는 상기 제3 패키지(230)와 전기적으로 연결된 제3 패드(238)를 구비하고 있으며, 상기 제3 패드(238)가 구비된 면이 아래로 향하도록 페이스 다운 타입으로 배치되어 있다. 그리고, 상기 제3 패키지(230)는 상기 제2 패키지(220) 타측 가장자리 부분의 제2 패드(228)가 노출되도록 배치되어 있다.
상기 제3 패키지(230) 상에 접착제(165)의 개재하에 제4 패키지(240)가 배치되어 있다. 상기 제4 패키지(240)는 제4 기판(242)과 상기 제4 기판(242) 상에 실장된 제4 칩(244) 및 상기 제4 칩(244)이 실장된 제4 기판(242)의 일면을 밀봉하는 제4 봉지부재(246)를 포함한다. 상기 제4 패키지(240)는 상기 제4 패키지(240)와 전기적으로 연결된 제4 패드(248)를 구비하고 있으며, 상기 제4 패드(248)가 구비된 면이 아래로 향하도록 페이스 다운 타입으로 배치되어 있다. 그리고, 상기 제4 패키지(240)는 상기 제3 패키지(230)의 일측 가장자리 부분이 노출되도록 배치되어 있다.
여기서, 상기 노출된 제1 패키지(210) 일측 가장자리 부분의 제1 패드(218) 및 상기 제1 패드(218)와 마주보는 제3 패키지(230)의 제3 패드(238) 사이에는 제1 접속부재(150)가 형성되어 있으며, 상기 제2 패키지(220)의 제2 패드(228) 및 상기 제2 패드(228)와 마주보는 제3 패키지(230)의 제3 패드(238) 사이에는 제2 접속부재(155)가 형성되어 있다. 그래서, 상기 제3 패키지(230)는 상기 제1 및 제2 접속부재(150, 155)에 의해 상기 제1 및 제2 패키지(210, 220)와 각각 전기적으로 연결되어 있다. 또한, 상기 노출된 제2 패키지(220) 타측 가장자리 부분의 제2 패드(228) 및 상기 제2 패드(228)와 마주보는 제4 패키지(240)의 제4 패드(248) 사이에는 제3 접속부재(160)가 형성되어 있다. 그래서, 상기 제4 패키지(240)는 상기 제3 접속부재(160)에 의해 상기 제2 패키지(220)와 전기적으로 연결되어 있다. 상기 제1 내지 제3 접속부재(150, 155, 160)들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함한다.
여기서, 전술한 본 발명의 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈에서는, 제1 내지 제4 패키지(210, 220, 230, 240)의 제1 내지 제4 칩(214, 224, 234, 244)들이 본딩 와이어에 의해 제1 내지 제4 기판(212, 222, 232, 242)과 각각 전기적으로 연결된 것으로 도시하였으나, 본 발명은 이에 한정되는 것이 아니며, 상기 제1 내지 제4 패키지(210, 220, 230, 240)의 제1 내지 제4 기판(212, 222, 232, 242) 및 제1 내지 제4 칩(214, 224, 234, 244)의 연결 구조는 다양한 방식이 적용되어도 무방하다.
또한, 전술한 본 발명의 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈에서는, 제1 내지 제4 패키지(210, 220, 230, 240)에서 제1 내지 제4 기판(212, 222, 232, 242) 상에 하나의 제1 내지 제4 칩(214, 224, 234, 244)들이 각각 실장된 것으로 도시하였으나, 본 발명은 이에 한정되는 것이 아니며, 상기 제1 내지 제4 패키지(210, 220, 230, 240)에서 상기 제 내지 제4 기판(212, 222, 232, 242) 상에 적어도 둘 이상의 제1 내지 제4 칩(214, 224, 234, 244)들이 각각 다양한 연결 방식으로 스택되는 것도 가능하다.
그리고, 상기 제1 내지 제4 패키지(210, 220, 230, 240)에서 상기 제 내지 제4 기판(212, 222, 232, 242) 상에 적어도 둘 이상의 제1 내지 제4 칩(214, 224, 234, 244)들이 스택되는 경우에는, 상기 적어도 둘 이상의 제1 내지 제4 칩(214, 224, 234, 244)들이 각각, 전술한 도 1에서 도시하고 설명한 바와 같이, 전기적으로 연결되도록 스택되는 것도 가능하다.
한편, 전술한 본 발명의 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈에서는, 제1 내지 제4 패키지(210, 220, 230, 240)를 포함하는 패키지 모듈 하나가 배치되는 경우에 대해 도시하고 설명하였으나, 본 발명의 다른 실시예로서, 상기 제1 내지 제4 패키지(210, 220, 230, 240)를 포함하는 패키지 모듈이 적어도 둘 이상 스택되는 것도 가능하다.
도 6은 본 발명의 다른 실시예에 따른 패키지 스택 구조를 갖는 패키지 모듈을 도시한 단면도이다.
도시된 바와 같이, 제1 내지 제4 패키지(210, 220, 230, 240)를 포함하는 패키지 모듈(250)의 상기 제4 패키지(240) 상에 상기 제1 내지 제4 패키지(210, 220, 230, 240)들과 각각 동일한 구조로 배치되는 적어도 하나 이상의 패키지 모듈(250)이 접착제(165)의 개재하에 추가로 스택되어 있다. 상기 각 패키지 모듈(250)들 간의 전기적인 연결을 위해 추가로 연결부재(도시안됨)를 형성함이 바람직하며, 상기 연결부재는, 예컨대, 와이어, 솔더 및 도전성 페이스트 중 어느 하나를 포함한다. 한편, 도시하지는 않았지만 상기 패키지 모듈(250)은 접착제(165)의 개재하에 적어도 셋 이상이 더 스택되는 것도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 반도체 칩 모듈 110 : 제1 반도체 칩
112 : 제1 본딩패드 120 : 제2 반도체 칩
122 : 제2 본딩패드 130 : 제3 반도체 칩
132 : 제3 본딩패드 140 : 제4 반도체 칩
142 : 제4 본딩패드 150 : 제1 접속부재
155 : 제2 접속부재 160 : 제3 접속부재
165 : 접착제 170 : 언더필 부재
180 : 봉지부재 190 : 외부접속단자
195 : 연결부재 195A : 제1 연결부재
195B : 제2 연결부재 200 : 인쇄회로기판
202 : 본드핑거 210 : 제1 패키지
212 : 제1 기판 214 : 제1 칩
216 : 제1 봉지부재 218 : 제1 패드
220 : 제2 패키지 222 : 제2 기판
224 : 제2 칩 226 : 제2 봉지부재
228 : 제2 패드 230 : 제3 패키지
232 : 제3 기판 234 : 제3 칩
236 : 제3 봉지부재 238 : 제3 패드
240 : 제4 패키지 242 : 제4 기판
244 : 제4 칩 246 : 제4 봉지부재
248 : 제2 패드 250 : 패키지 모듈

Claims (20)

  1. 페이스 업 타입으로 배치된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 페이스 업 타입으로 배치되고, 상기 제1 반도체 칩의 일측 가장자리 부분이 노출되도록 배치된 제2 반도체 칩;
    상기 제2 반도체 칩 상에 페이스 다운 타입으로 배치되고, 상기 제2 반도체 칩의 타측 가장자리 부분이 노출되도록 배치되며, 상기 제1 및 제2 반도체 칩과 전기적으로 연결된 제3 반도체 칩; 및
    상기 제3 반도체 칩 상에 페이스 다운 타입으로 배치되고, 상기 제3 반도체 칩의 일측 가장자리 부분이 노출되도록 배치되며, 상기 제2 반도체 칩과 전기적으로 연결된 제4 반도체 칩;
    을 포함하는 반도체 칩 모듈.
  2. 제 1 항에 있어서,
    상기 노출된 제1 반도체 칩의 일측 가장자리 부분과 제3 반도체 칩 사이에 배치되며, 상기 제1 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제1 접속부재;
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되며, 상기 제2 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제2 접속부재; 및
    상기 노출된 제2 반도체 칩의 타측 가장자리 부분과 제4 반도체 칩 사이에 배치되며, 상기 제2 반도체 칩과 제4 반도체 칩을 전기적으로 연결하는 제3 접속부재;
    를 더 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  3. 제 2 항에 있어서,
    상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  4. 제 1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 및 상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 각각 형성된 접착제;
    를 더 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  5. 제 1 항에 있어서,
    상기 제2 반도체 칩과 상기 제3 반도체 칩의 사이에 형성된 언더필 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  6. 상면 및 상기 상면에 대향하는 하면을 갖는 인쇄회로기판; 및
    상기 인쇄회로기판의 상면 상부에 실장되는 반도체 칩 모듈;을 포함하며,
    상기 반도체 칩 모듈은,
    상기 인쇄회로기판의 상면 상에 페이스 업 타입으로 배치된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 페이스 업 타입으로 배치되고, 상기 제1 반도체 칩의 일측 가장자리 부분이 노출되도록 배치된 제2 반도체 칩;
    상기 제2 반도체 칩 상에 페이스 다운 타입으로 배치되고, 상기 제2 반도체 칩의 타측 가장자리 부분이 노출되도록 배치되며, 상기 제1 및 제2 반도체 칩과 전기적으로 연결된 제3 반도체 칩; 및
    상기 제3 반도체 칩 상에 페이스 다운 타입으로 배치되고, 상기 제3 반도체 칩의 일측 가장자리 부분이 노출되도록 배치되며, 상기 제2 반도체 칩과 전기적으로 연결된 제4 반도체 칩;
    을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 노출된 제1 반도체 칩의 일측 가장자리 부분과 제3 반도체 칩 사이에 배치되며, 상기 제1 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제1 접속부재;
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되며, 상기 제2 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제2 접속부재; 및
    상기 노출된 제2 반도체 칩의 타측 가장자리 부분과 제4 반도체 칩 사이에 배치되며, 상기 제2 반도체 칩과 제4 반도체 칩을 전기적으로 연결하는 제3 접속부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제1 접속부재와 인쇄회로기판의 사이 또는 상기 제3 접속부재와 인쇄회로기판 사이를 전기적으로 연결하는 연결부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 연결부재는 와이어, 솔더 및 도전성 페이스트 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 6 항에 있어서,
    상기 인쇄회로기판의 상면과 제1 반도체 칩 사이, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 및 상기 제3 반도체 칩과 상기 제4 반도체 칩의 사이에 각각 형성된 접착제;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 6 항에 있어서,
    상기 제2 반도체 칩과 상기 제3 반도체 칩의 사이에 형성된 언더필 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 6 항에 있어서,
    상기 제1 내지 제4 반도체 칩들을 포함하는 반도체 칩 모듈은 상기 인쇄회로기판의 상면 상부에 적어도 하나 이상이 스택된 것을 특징으로 하는 반도체 패키지.
  14. 제 6 항에 있어서,
    상기 반도체 칩 모듈이 실장된 인쇄회로기판의 상면을 밀봉하는 봉지부재; 및
    상기 인쇄회로기판의 하면에 형성된 외부접속단자;
    를 더 포함하는 반도체 패키지.
  15. 페이스 업 타입으로 배치된 제1 패키지;
    상기 제1 패키지 상에 페이스 업 타입으로 배치되고, 상기 제1 패키지의 일측 가장자리 부분이 노출되도록 배치된 제2 패키지;
    상기 제2 패키지 상에 페이스 다운 타입으로 배치되고, 상기 제2 패키지의 타측 가장자리 부분이 노출되도록 배치되며, 상기 제1 및 제2 패키지와 전기적으로 연결된 제3 패키지; 및
    상기 제3 패키지 상에 페이스 다운 타입으로 배치되고, 상기 제3 패키지의 일측 가장자리 부분이 노출되도록 배치되며, 상기 제2 패키지와 전기적으로 연결된 제4 패키지;
    를 포함하는 패키지 모듈.
  16. 제 15 항에 있어서,
    상기 노출된 제1 패키지의 일측 가장자리 부분과 제3 패키지 사이에 배치되며, 상기 제1 패키지와 제3 패키지를 전기적으로 연결하는 제1 접속부재;
    상기 제2 패키지와 상기 제3 패키지 사이에 배치되며, 상기 제2 패키지와 제3 패키지를 전기적으로 연결하는 제2 접속부재; 및
    상기 노출된 제2 패키지의 타측 가장자리 부분과 제4 패키지 사이에 배치되며, 상기 제2 패키지와 제4 패키지를 전기적으로 연결하는 제3 접속부재;
    를 더 포함하는 것을 특징으로 하는 패키지 모듈.
  17. 제 16 항에 있어서,
    상기 제1 내지 제3 접속부재들은 각각 범프, 솔더볼 및 도전성 포스트 중 어느 하나를 포함하는 것을 특징으로 하는 패키지 모듈.
  18. 제 15 항에 있어서,
    상기 제1 패키지와 상기 제2 패키지의 사이 및 상기 제3 패키지와 상기 제4 패키지의 사이에 각각 형성된 접착제;
    를 더 포함하는 것을 특징으로 하는 패키지 모듈.
  19. 제 15 항에 있어서,
    상기 제2 패키지와 상기 제3 패키지의 사이에 형성된 언더필 부재;
    를 더 포함하는 것을 특징으로 하는 패키지 모듈.
  20. 제 15 항에 있어서,
    상기 제4 패키지 상에 배치되며, 상기 제1 내지 제4 패키지들과 각각 동일한 구조로 배치되는 적어도 하나 이상의 제1 내지 제4 추가 패키지들;
    을 더 포함하는 패키지 모듈.
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