KR101013563B1 - 스택 패키지 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 기판과, 상기 기판 상에 부착되며, 적어도 둘 이상의 반도체 칩이 페이스-업(Face-Up) 타입이면서, 계단식으로 스택되어 구성된 하부 반도체 칩 그룹과, 상기 하부 반도체 칩 그룹 상에 배치되며, 적어도 둘 이상의 반도체 칩이 페이스-다운(Face-Down) 타입이면서, 상기 하부 반도체 칩 그룹과 미러(Mirror) 형상으로 스택되어 구성된 상부 반도체 칩 그룹 및 상기 상부 및 하부 반도체 칩 그룹의 각 반도체 칩과 기판 간을 전기적으로 연결하는 연결 부재를 포함한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 계단식으로 스택되어 구성된 각 반도체 칩 그룹이 미러(Mirror) 형상으로 배치된 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
한편, 상기와 같은 스택 패키지를 형성함에 있어서, 더블 본딩패드 타입의 반도체 칩 간을 스택하는 경우에는, 반도체 칩들을 수직으로 스택하는 버티컬(Vertical) 방식이 주로 사용되며, 싱글 본딩패드 타입의 반도체 칩 간을 스택하는 경우에는 각 반도체 칩의 본딩패드를 노출시키는 계단 형상의 방식이 주로 사용되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 스택된 각 반도체 칩과 기판 간을 전기적으로 연결하기 위해 와이어를 사용함에 따라, 상기 와이어로 인해 스택되는 반도체 칩의 크기에 비해 전체 패키지의 부피가 불필요하게 증가하게 된다.
또한, 반도체 칩이 스택될수록 와이어의 본딩 길이도 같이 증가함에 따라 하부에 스택된 반도체 칩과 상부에 스택된 반도체 칩들 간의 전기적 신호의 길이 차 이로 인해 전체 패키지의 전기적 신호의 불균일(Mismatch)이 발생하게 되며, 스택되는 반도체 칩의 갯수가 증가할수록 상기 반도체 칩과 연결되는 와이어의 갯수도 증가하게 되어, 전체 제품의 단가를 상승시키게 된다.
한편, 계단 형상 방식의 스택 패키지의 경우, 상기와 같은 와이어로 인해 유발되는 문제점뿐만 아니라, 반도체 칩이 계단 형상으로 스택됨에 따라 스택되는 반도체 칩의 갯수가 증가할수록 상부 반도체 칩이 차지하는 면적이 증가하게 되어 전체 패키지의 부피가 증가하게 되는 단점이 있다.
본 발명은 전체 패키지의 부피 증가를 방지한 스택 패키지를 제공한다.
또한, 본 발명은 전기적 신호의 불균일(Mismatch) 발생 방지 및 제품의 단가 상승을 방지할 수 있는 스택 패키지를 제공한다.
본 발명의 실시예에 따른 스택 패키지는, 기판; 상기 기판 상에 부착되며, 적어도 둘 이상의 반도체 칩이 페이스-업(Face-Up) 타입이면서, 계단식으로 스택되어 구성된 하부 반도체 칩 그룹; 상기 하부 반도체 칩 그룹 상에 배치되며, 적어도 둘 이상의 반도체 칩이 페이스-다운(Face-Down) 타입이면서, 상기 하부 반도체 칩 그룹과 미러(Mirror) 형상으로 스택되어 구성된 상부 반도체 칩 그룹; 및 상기 상부 및 하부 반도체 칩 그룹의 각 반도체 칩과 기판 간을 전기적으로 연결하는 연결 부재;를 포함한다.
상기 하부 반도체 칩 그룹은, 제1반도체 칩; 및 상기 제1반도체 칩 상에 상기 제1반도체 칩의 일면이 노출되도록 계단식으로 스택된 제2반도체 칩;을 포함한다.
상기 상부 반도체 칩 그룹은, 상기 하부 반도체 칩 그룹의 최상부 반도체 칩 상에 부착되며, 상기 최상부 반도체 칩과 미러 형상으로 배치된 제3반도체 칩; 및 상기 제3반도체 칩 상에 부착되며, 상기 하부 반도체 칩 그룹의 최하부 반도체 칩과 미러 형상으로 배치된 제4반도체 칩;을 포함한다.
상기 하부 반도체 칩 그룹의 최상부 반도체 칩과 상기 상부 반도체 칩 그룹의 최하부 반도체 칩 사이에 개재된 스페이서를 더 포함한다.
상기 연결 부재는 하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 연결된 제1배선 필름; 및 상기 제1배선 필름들 간을 연결함과 동시에, 기판과 연결되는 제2배선 필름;을 포함한다.
상기 제1배선 필름 및 제2배선 필름은 각각 ACF(Anisotrofic Conductive Film), ACP(Anisotrofic Conductive Paste) 또는 ACI(Anisotrofic Conductive Ink) 중 어느 하나로 이루어진 것을 특징으로 한다.
상기 연결 부재는 상기 하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 기판 간을 개별 연결하는 와이어를 포함한다.
상기 연결 부재는, 하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 개별 연결된 제1와이어; 및 상기 제1와이어들 간을 연결함과 동시에, 기판과 연결되는 제2와이어;를 포함한다.
상기 연결 부재는, 상기 하부 반도체 칩 그룹의 제2반도체 칩과, 상부 반도체 칩 그룹의 제3반도체 칩을 연결하는 제1와이어; 상기 하부 반도체 칩 그룹의 제1반도체 칩과, 상부 반도체 칩 그룹의 제4반도체 칩을 연결하는 제2와이어; 및 상기 제2와이어 및 제1와이어를 연결함과 아울러, 상기 제2와이어 및 제1와이어와 기판 간을 연결하는 제3와이어;를 포함한다.
본 발명은 스택 패키지 형성시, 계단식으로 스택되어 구성된 반도체 칩 그룹들을 미러(Mirror) 형상으로 배치함으로써, 반도체 칩들을 종래와 같이 계단식으로 스택하면서도 전체 패키지의 부피를 감소시킬 수 있을 뿐만 아니라, 이를 통해 전체 패키지의 용량을 향상시킬 수 있다.
또한, 본 발명은 계단식으로 스택되어 구성되며 미러 형상으로 배치시 형성되는 각 반도체 칩 그룹 사이의 공간에 연결 부재가 형성됨으로써, 종래의 반도체 칩 상부 등의 공간으로 형성되는 와이어 본딩에 의한 전체 패키지의 부피 증가를 최소화시킬 수 있으므로, 경박 단소의 패키지를 구현할 수 있다.
게다가, 본 발명은 각 반도체 칩이 미러 형상으로 배치됨으로써, 이를 통해 기판과 연결되는 각 반도체 칩의 전기적 신호의 길이를 동일하게 할 수 있으므로 각 반도체 칩의 상이한 신호 길이 차이에 따른 전기적 신호 불균일(Mismatch) 현상을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지(100)는, 기판(102), 하부 반도체 칩 그룹(A), 상부 반도체 칩 그룹(B), 연결 부재(124), 봉지 부재(120) 및 외부 접속 단자(122)를 포함한다.
기판(102)은 상면에 배치된 다수 개의 본드핑거(104)를 포함한다.
하부 반도체 칩 그룹(A)은 이러한 기판(102) 상에 배치된 다수의 본드핑거(104)를 노출시키도록 부착된다.
또한, 하부 반도체 칩 그룹(A)은 스택된 적어도 둘 이상의 반도체 칩(106a, 106b)이 페이스-업(Face-Up) 타입으로 배치된다. 이때, 이러한 스택된 적어도 둘 이상의 반도체 칩(106a, 106b)은 제1반도체 칩(106a)의 일면 가장자리가 노출되도록 계단식으로 스택된 구조를 갖는다.
이러한 하부 반도체 칩 그룹(A)의 각 반도체 칩(106a, 106b), 즉, 제1반도체 칩(106a) 및 제2반도체 칩(106b)은 각각 가장자리에 노출되도록 다수 개 배치된 제1본딩패드(108a) 및 제2본딩패드(108b)를 포함한다.
상부 반도체 칩 그룹(B)은 이러한 하부 반도체 칩 그룹(A) 상에 스페이서(112)를 매개로 배치되며, 이때, 이러한 스페이서(112)는 하부 및 상부 반도체 칩 그룹(A, B) 각각의 반도체 칩들(106a, 106b, 114a, 114b)과 기판(102) 간을 연결하는 연결 부재(124)가 형성되기 위한 공간을 확보하기 위해 형성된다.
또한, 상부 반도체 칩 그룹(B)은 스택되며, 각각 가장자리에 노출되도록 다수 개 배치된 제3본딩패드(116a) 및 제2본딩패드(116b)를 포함하는 적어도 둘 이상의 반도체 칩(114a, 114b)이 페이스-다운(Face-Down) 타입으로 배치되며, 기판(102) 상에 배치된 하부 반도체 칩 그룹(A)과 미러(Mirror) 형상으로 배치되면서, 또한, 계단식으로 배치된다.
예컨대, 상부 반도체 칩 그룹(B)의 제3반도체 칩(114a)은 전술한 하부 반도체 칩 그룹(A)의 제2반도체 칩(106b)과 대칭되도록 배치되어 제1본딩패드(108a)와 제3본딩패드(116a)가 마주하며, 또한, 상부 반도체 칩 그룹(B)의 제4반도체 칩(114b)은 전술한 하부 반도체 칩 그룹(A)의 제1반도체 칩(106a)과 대칭되도록 배치되어, 제2본딩패드(108b)와 제4본딩패드(116b)가 마주한다.
따라서, 상부 반도체 칩 그룹(B)의 각 반도체 칩(114a, 114b)의 본딩패드들(116a, 116b)과, 하부 반도체 칩 그룹(A)의 각 반도체 칩(106a, 106b)의 본딩패드들(108a, 108b)은 서로 마주하도록 배치되어, 그래서, 서로 미러 형상으로 배치된 하부 반도체 칩 그룹(A)과 상부 반도체 칩 그룹(B) 사이에는 일정 공간이 형성된다.
연결 부재(124)는 이러한 미러 형상으로 배치된 상부 및 하부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 기판(102) 간을 전기적으로 연결한다.
이러한 연결 부재(124)는 다음과 같은 4가지 방식으로 형성될 수 있다.
첫 번째로 연결 부재(124)는 도 2에 도시된 바와 같이 제1배선 필름(128a) 및 제2배선 필름(128b)을 포함할 수 있다.
제1배선 필름(128a)은 하부 및 상부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 연결된다.
제2배선 필름(128b)은 이러한 하부 및 상부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 연결된 제1배선 필름(128a) 간을 상호 전기적으로 연결함과 동시에, 이러한 제1배선 필름(128a)과 기판(102) 간을 전기적으로 연결한다.
이때, 제1배선 필름(128a)과 각 반도체 칩들(106a, 106b, 114a, 114b) 사이에는 전기적 신뢰성을 향상시키기 위해 접속 부재(126)가 더 형성될 수 있다.
여기서, 이러한 제1배선 필름(128a) 및 제2배선 필름(128b)은 예를 들면 각각 ACF(Anisotrofic Conductive Film), ACP(Anisotrofic Conductive Paste) 또는 ACI(Anisotrofic Conductive Ink) 중 어느 하나를 포함할 수 있으며, 이러한 ACF(Anisotrofic Conductive Film), ACP(Anisotrofic Conductive Paste) 또는 ACI(Anisotrofic Conductive Ink) 중 어느 하나 이외에, 각 반도체 칩들(106a, 106b, 114a, 114b)과 기판(120) 간을 전기적으로 연결할 수 있는 배선을 포함하는 부재는 모두 포함할 수 있다.
두 번째로 연결 부재(124)는 도 3에 도시된 바와 같이, 하부 및 상부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 기판(102) 간을 개별 연결하는 와이어(110a, 110b, 118a, 118b)를 포함할 수 있다.
세 번째로 연결 부재(124)는 도 4에 도시된 바와 같이, 제1와이어(130a) 및 제2와이어(130b)를 포함할 수 있다.
제1와이어(130a)는 하부 및 상부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 개별 연결된다.
제2와이어(130b)는 이러한 하부 및 상부 반도체 칩 그룹(A, B)의 각 반도체 칩들(106a, 106b, 114a, 114b)과 개별 연결된 제1와이어들(130a) 간을 상호 연결함과 동시에, 제1와이어(130a)와 기판(102) 간을 전기적으로 연결한다.
이때, 이러한 제1와이어(103a) 및 제2와이어(130b)를 이용한 연결 부재(124)는, 동일한 신호를 갖는 반도체 칩들을 연결하기 위해 주로 이용될 수 있으며, 각 반도체 칩 별로 상이한 신호 구별이 요구될 경우, 요구되는 상이한 신호에 따라 추가적 연결을 형성할 수 있다.
네 번째로 연결 부재(124)는 도 5에 도시된 바와 같이 제1와이어(132a), 제2와이어(132b) 및 제3와이어(132c)를 포함할 수 있다.
제1와이어(132a)는 하부 반도체 칩 그룹(A)의 제2반도체 칩(106b)과, 상부 반도체 칩 그룹(A)의 제3반도체 칩(114a)을 연결한다.
제2와이어(132b)는 하부 반도체 칩 그룹(B)의 제1반도체 칩(106a)과, 상부 반도체 칩 그룹(A)의 제4반도체 칩(114b)을 연결한다.
제3와이어(132c)는 제2와이어(132b) 및 제1와이어(132a)를 전기적으로 상호 연결함과 아울러, 제2와이어(132b) 및 제1와이어(132a)와 기판(102) 간을 전기적으로 연결한다.
한편, 이 경우, 제1와이어(132a) 및 제2와이어(132b)는 각 반도체 칩 들(106a, 106b, 114a, 114b) 사이의 공간에 하나의 구심점(P)을 임의로 설정하고, 이러한 구심점(P)을 기준으로 와이어를 형성할 수 있다.
이 경우에도, 앞서 전술한 세 번째의 연결 부재와 같이, 동일한 신호를 갖는 반도체 칩들을 연결하기 위해 주로 이용될 수 있으며, 각 반도체 칩 별로 상이한 신호 구별이 요구될 경우, 요구되는 상이한 신호에 따라 추가적 연결을 형성할 수 있다.
봉지 부재(120)는 이러한 하부 및 상부 반도체 칩 그룹(A, B)을 외부의 스트레스로부터 보호하기 위해 형성되며, 하부 및 상부 반도체 칩 그룹(A, B) 및 연결 부재(124)를 포함한 기판(102)의 일면을 밀봉한다.
이러한 봉지 부재(124)는 예를 들면 EMC(Epoxy Molding Compound)를 포함한다.
외부 접속 단자(122)는 기판(102) 타면의 볼 랜드(도시안됨)에 실장수단으로서 다수 개 부착되며, 이러한 기판(102) 타면의 볼 랜드(도시안됨)에 실장수단으로서 다수 개 부착된 외부 접속 단자(122)는 예를 들면 솔더 볼을 포함한다.
전술한 바와 같이 본 발명은, 상기와 같이 계단식으로 스택되어 구성된 반도체 칩 그룹들을 미러(Mirror) 형상으로 배치함으로써, 반도체 칩들을 종래와 같이 계단식으로 스택하면서도 전체 패키지의 부피를 감소시킬 수 있을 뿐만 아니라, 이를 통해 전체 패키지의 용량을 향상시킬 수 있다.
또한, 상기와 같이 계단식으로 스택되어 구성되며 미러 형상으로 배치시 형성되는 각 반도체 칩 그룹 사이의 공간에 연결 부재가 형성됨으로써, 종래의 반도 체 칩 상부의 공간으로 형성되는 와이어 본딩에 의한 전체 패키지의 부피 증가를 최소화시킬 수 있으므로, 경박 단소의 패키지를 용이하게 구현할 수 있다.
게다가, 각 반도체 칩이 미러 형상으로 배치됨으로써, 이를 통해 기판과 연결되는 각 반도체 칩의 전기적 신호의 길이를 동일하게 할 수 있으므로 각 반도체 칩의 상이한 신호 길이 차이에 따른 전기적 신호 불균일(Mismatch) 현상을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.

Claims (9)

  1. 기판;
    상기 기판 상에 부착되며, 적어도 둘 이상의 반도체 칩이 페이스-업(Face-Up) 타입이면서, 계단식으로 스택되어 구성된 하부 반도체 칩 그룹;
    상기 하부 반도체 칩 그룹 상에 배치되며, 적어도 둘 이상의 반도체 칩이 페이스-다운(Face-Down) 타입이면서, 상기 하부 반도체 칩 그룹과 미러(Mirror) 형상의 계단식으로 스택되어 구성된 상부 반도체 칩 그룹; 및
    상기 하부 반도체 칩 그룹과 상부 반도체 칩 그룹 사이에 마련된 공간에 배치되고, 상기 상부 및 하부 반도체 칩 그룹의 각 반도체 칩들과 기판 간을 전기적으로 연결하는 연결 부재;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 하부 반도체 칩 그룹은,
    제1반도체 칩; 및
    상기 제1반도체 칩 상에 상기 제1반도체 칩의 일면이 노출되도록 계단식으로 스택된 제2반도체 칩;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 상부 반도체 칩 그룹은,
    상기 하부 반도체 칩 그룹의 최상부 반도체 칩 상에 부착되며, 상기 최상부 반도체 칩과 미러 형상으로 배치된 제3반도체 칩; 및
    상기 제3반도체 칩 상에 부착되며, 상기 하부 반도체 칩 그룹의 최하부 반도체 칩과 미러 형상으로 배치된 제4반도체 칩;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 하부 반도체 칩 그룹의 최상부 반도체 칩과 상기 상부 반도체 칩 그룹의 최하부 반도체 칩 사이에 개재된 스페이서를 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 연결 부재는 하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 연결된 제1배선 필름; 및
    상기 제1배선 필름들 간을 연결함과 동시에, 기판과 연결되는 제2배선 필름;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  6. 제 5 항에 있어서,
    상기 제1배선 필름 및 제2배선 필름은 각각 ACF(Anisotrofic Conductive Film), ACP(Anisotrofic Conductive Paste) 또는 ACI(Anisotrofic Conductive Ink) 중 어느 하나로 이루어진 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 연결 부재는 상기 하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 기판 간을 개별 연결하는 와이어를 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 연결 부재는,
    하부 및 상부 반도체 칩 그룹의 각 반도체 칩들과 개별 연결된 제1와이어; 및
    상기 제1와이어들 간을 연결함과 동시에, 기판과 연결되는 제2와이어;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제 1 항에 있어서,
    상기 연결 부재는,
    상기 하부 반도체 칩 그룹의 제2반도체 칩과, 상부 반도체 칩 그룹의 제3반도체 칩을 연결하는 제1와이어;
    상기 하부 반도체 칩 그룹의 제1반도체 칩과, 상부 반도체 칩 그룹의 제4반도체 칩을 연결하는 제2와이어; 및
    상기 제2와이어 및 제1와이어를 연결함과 아울러, 상기 제2와이어 및 제1와이어와 기판 간을 연결하는 제3와이어;
    를 포함하는 것을 특징으로 하는 스택 패키지.
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