TWI608564B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI608564B
TWI608564B TW103142758A TW103142758A TWI608564B TW I608564 B TWI608564 B TW I608564B TW 103142758 A TW103142758 A TW 103142758A TW 103142758 A TW103142758 A TW 103142758A TW I608564 B TWI608564 B TW I608564B
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor die
pad
conductive
encapsulant
Prior art date
Application number
TW103142758A
Other languages
English (en)
Other versions
TW201532192A (zh
Inventor
鄭季洋
金允具
那都賢
Original Assignee
艾馬克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020130153183A external-priority patent/KR101546591B1/ko
Priority claimed from KR1020140000403A external-priority patent/KR101579666B1/ko
Application filed by 艾馬克科技公司 filed Critical 艾馬克科技公司
Publication of TW201532192A publication Critical patent/TW201532192A/zh
Application granted granted Critical
Publication of TWI608564B publication Critical patent/TWI608564B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

半導體裝置
本發明係大致有關於電子裝置，並且更具體而言係有關於半導體、半導體的結構以及形成半導體裝置的方法。
相關申請案之交互參照
此申請案係主張2013年12月10日在韓國智慧財產局申請的韓國專利申請案號10-2013-0153183以及2014年1月2日申請的韓國專利申請案號10-2014-0000403的優先權、以及根據第35號美國法典第119條獲得的所有益處，該等申請案的內容係在此以其整體被納入作為參考。
隨著電子產品在尺寸上正在變得更小而且需要是具有高度的功能性，各種提供高容量的半導體模組的技術已經被研究開發出來。提供高容量的半導體模組的技術中之一已經增加一記憶體晶片的容量，換言之達成記憶體晶片或記憶體裝置的高集積度。記憶體裝置的高集積度可藉由將盡可能多的胞封入一有限的半導體晶片空間內來加以達成。然而，記憶體裝置的以此種方式的高集積度已需要在細微的線寬上的高精確度，因此需要高度複雜的技術並且耗費大量時間來研發。
於是，具有一種用於提供高容量的半導體模組之替代的結構及方法是所要的。
在一實施例中，一種半導體封裝係包含一第一半導體晶粒，其具有一面朝上以露出一焊墊的第一表面。一第二半導體晶粒，其具有一面朝下以露出一焊墊並且被設置成與相對於該第一半導體晶粒的第一表面交錯或是偏置的第一表面。一囊封體係將該第一半導體晶粒以及第二半導體晶粒囊封在一起，其中通孔係被設置在相鄰該第一半導體晶粒的焊墊以及相鄰該第二半導體晶粒的焊墊的該囊封體中。
在另一實施例中，一種半導體封裝係包含一第一半導體晶粒，其具有一面朝上以露出一焊墊的第一表面。一第二半導體晶粒，其具有一面朝下以露出一焊墊並且被設置成相對於該第一半導體晶粒的第一表面交錯、或是橫向地偏置並且部分地重疊的第一表面。一囊封體係將該第一半導體晶粒以及第二半導體晶粒囊封在一起，其中該第一半導體晶粒以及第二半導體晶粒係分別電連接至該些焊墊，並且包含在該囊封體的一外表面露出的導線。
在另一實施例中，一種半導體封裝係包含複數個半導體晶粒，其分別包含一形成在其一表面上的導電墊以及一連接至該導電墊並且被堆疊以在其中該些導電墊被形成的部分具有非重疊的區域之導電凸塊；以及第一囊封體部分，其分別被設置在該些非重疊的區域上；以及複數個第一焊料球，其係連接至該些導電凸塊並且被設置在相同的層上。
10‧‧‧載體
20‧‧‧黏著構件
30‧‧‧囊封體
31‧‧‧第一通孔
32‧‧‧第二通孔
33‧‧‧第三通孔
41‧‧‧第一導電層
42‧‧‧第二導電層
50‧‧‧焊料球
60‧‧‧保護膜
100‧‧‧半導體封裝
100'‧‧‧半導體封裝
110‧‧‧第一半導體晶粒
110a‧‧‧第一表面
110b‧‧‧第二表面
111‧‧‧焊墊
120‧‧‧第二半導體晶粒
120a‧‧‧第一表面
120b‧‧‧第二表面
121‧‧‧焊墊
130‧‧‧第三半導體晶粒
200‧‧‧半導體封裝
210‧‧‧第一半導體晶粒
210a‧‧‧第一表面
210b‧‧‧第二表面
211‧‧‧焊墊
212‧‧‧導線
220‧‧‧第二半導體晶粒
220a‧‧‧第一表面
221‧‧‧焊墊
222‧‧‧導線
223‧‧‧凸塊墊
300A‧‧‧半導體裝置
300B‧‧‧半導體裝置
300C‧‧‧半導體裝置
300D‧‧‧半導體裝置
310‧‧‧第一半導體晶粒
310'‧‧‧第一半導體晶粒
310a‧‧‧第一表面
310a'‧‧‧額外的第一表面
310b‧‧‧第二表面
310b'‧‧‧額外的第二表面
311‧‧‧非主動區域
311'‧‧‧非主動區域
312‧‧‧主動區域
312'‧‧‧主動區域
313‧‧‧第一焊墊
313'‧‧‧額外的第一焊墊
314‧‧‧第一導電凸塊
314'‧‧‧額外的第一導電凸塊
320‧‧‧第二半導體晶粒
320a‧‧‧第三表面
320b‧‧‧第四表面
321‧‧‧非主動區域
322‧‧‧主動區域
323‧‧‧第二焊墊
324‧‧‧第二導電凸塊
330a‧‧‧第一囊封體
330b‧‧‧第一囊封體
331a‧‧‧第二囊封體
331b‧‧‧第二囊封體
340a‧‧‧第一焊料球
340b‧‧‧第一焊料球
500‧‧‧半導體裝置
510‧‧‧半導體晶粒
510a‧‧‧第一表面
510b‧‧‧第二表面
511‧‧‧非主動區域
512‧‧‧主動區域
513‧‧‧第一焊墊
514‧‧‧第一導電凸塊
520‧‧‧半導體晶粒
520a‧‧‧第三表面
520b‧‧‧第四表面
521‧‧‧非主動區域
522‧‧‧主動區域
523‧‧‧第二焊墊
524‧‧‧第二導電凸塊
530a‧‧‧第一囊封體
530b‧‧‧第一囊封體
530c‧‧‧第二囊封體
540‧‧‧導電貫孔
550‧‧‧重新分佈層
560a‧‧‧第一焊料球
560b‧‧‧第二焊料球
600‧‧‧電路板
610‧‧‧印刷電路板(PCB)
611a‧‧‧第一金屬墊
611b‧‧‧第一金屬墊
612‧‧‧第二金屬墊
613‧‧‧焊料球
620‧‧‧半導體晶片
630‧‧‧囊封體
630a‧‧‧通孔
630b‧‧‧通孔
A1‧‧‧非重疊的區域
A2‧‧‧非重疊的區域
A3‧‧‧非重疊的區域
A4‧‧‧非重疊的區域
B1‧‧‧非重疊的區域
B2‧‧‧非重疊的區域
S700‧‧‧方法
S710-S760‧‧‧步驟
S1700‧‧‧方法
S1710-S1750‧‧‧步驟
S2600‧‧‧方法
S2610-S2670‧‧‧步驟
圖1至9是依序地描繪根據本發明的一實施例的一種製造一半導體封 裝之方法的部分截面圖；圖10至13是依序地描繪根據本發明的另一實施例的一種製造一半導體封裝之方法的部分截面圖；圖14是描繪根據本發明的又一實施例的一種半導體裝置的截面圖；圖15至17是描繪根據本發明的修改後的範例實施例的半導體裝置的截面圖；圖18是描繪根據本發明的又一實施例的一種半導體裝置的截面圖；圖19是描繪根據本發明的又一實施例的一種半導體封裝的截面圖；圖20是描繪根據本發明的又一實施例的一種製造一半導體裝置之方法的流程圖；圖21至26是依序地描繪在根據本發明的又一實施例的一種製造一半導體裝置之方法中的製程步驟的截面圖；圖27至29是描繪根據本發明的修改後的範例實施例的製造半導體裝置之方法的截面圖；圖30是描繪根據本發明的又一實施例的一種製造一半導體裝置之方法的流程圖；圖31至35是依序地描繪在根據本發明的又一實施例的製造一半導體裝置之方法中的製程步驟的截面圖；圖36至38是描繪根據本發明的修改後的範例實施例的製造半導體裝置之方法的截面圖；圖39是描繪根據本發明的又一實施例的一種製造一半導體裝置之方法的流程圖； 圖40至46是依序地描繪在根據本發明的又一實施例的製造一半導體裝置之方法中的製程步驟的截面圖；以及圖47至51是描繪根據本發明的又一實施例的一種製造一半導體裝置之方法的截面圖。
為了描繪的簡化及清楚起見，在圖式中的元件並不一定按照比例繪製，並且在不同的圖中之相同的元件符號是表示大致相同的元件。此外，眾所周知的步驟及元件的說明及細節係為了說明的簡化起見而被省略。熟習此項技術者將會體認到的是，如同在此相關於電路操作所用的字詞"期間"、"同時"以及"當"，其並非表示一動作在一起始的動作之後就立即發生之確切的術語，而是在藉由該最初的動作的起始的反應之間可以有一些小的、但是合理的延遲(例如傳遞延遲)。此外，該術語"同時"是表示某一動作係至少在該起始的動作的一持續期間的某個部分之內發生。字詞"大約"或"實質"的使用是表示一元件的一個值係被預期接近一所述的值或位置。然而，如同此項技術眾所週知的，總是有小的變異會防礙值或是位置為確切所述者。如同在此所用的，除非上下文另有清楚地指出，否則單數形也欲包含複數形。將會瞭解到的是，儘管該些術語第一、第二、等等可能在此被使用來描述各種的構件、元件、區域、層及/或部件，但是這些構件、元件、區域、層及/或部件並不受限於這些術語。這些術語只是被用來區別一構件、元件、區域、層及/或部件與另一構件、元件、區域、層及/或部件。因此，例如在以下論述的一第一構件、元件、區域、層及/或部件可被稱為一第二構件、元件、區域、層及/或部件，而不脫離本發明的教示。
除了其它特點之外，本說明係包含一種可以用小尺寸製造之半導體封裝。除了其它特點之外，本說明亦包含一種可以避免需要設置一印刷電路板(PCB)之半導體封裝。
在一實施例中，一種半導體封裝係包含一第一半導體晶粒，其具有一面朝上以露出一焊墊的第一表面。一第二半導體晶粒，其具有一面朝下以露出一焊墊並且被設置成與相對於該第一半導體晶粒的第一表面交錯或是偏置的第一表面。一囊封體係將該第一半導體晶粒以及第二半導體晶粒囊封在一起，其中通孔係被設置在相鄰該第一半導體晶粒的焊墊以及相鄰該第二半導體晶粒的焊墊的該囊封體中。
在另一實施例中，一種半導體封裝係包含一第一半導體晶粒，其具有一面朝上以露出一焊墊的第一表面。一第二半導體晶粒，其具有一面朝下以露出一焊墊並且被設置成相對於該第一半導體晶粒的第一表面交錯、或是橫向地偏置並且部分地重疊的第一表面。一囊封體係將該第一半導體晶粒以及第二半導體晶粒囊封在一起，其中該第一半導體晶粒以及第二半導體晶粒係分別電連接至該些焊墊，並且包含在該囊封體的一外表面露出的導線。
在另一實施例中，一種半導體封裝係包含複數個半導體晶粒，其分別包含一形成在其一表面上的導電墊以及一連接至該導電墊並且被堆疊以在其中該些導電墊被形成的部分具有非重疊的區域之導電凸塊；以及第一囊封體部分，其分別被設置在該些非重疊的區域上；以及複數個第一焊料球，其係連接至該些導電凸塊並且被設置在相同的層上。
在以下，根據一實施例的一種製造一半導體封裝100、100' 之方法以及一種利用該方法之半導體封裝將會參考圖1至9來加以描述。
圖1至9是依序地描繪根據一第一實施例的一種製造一半導體封裝之方法的部分截面圖。首先，如同在圖1中所繪，一第一半導體晶粒110以及一第二半導體晶粒120係依序地堆疊在一載體10上。在一實施例中，該第一半導體晶粒110係具有一第一表面110a以露出一電連接至一主動層(未顯示)的焊墊111，並且該第一半導體晶粒110的第一表面110a係面朝外地安裝在該載體10之上。換言之，該第一半導體晶粒110係被安裝在該載體10之上，使得該第一半導體晶粒110的一第二表面110b係面對該載體10的一頂表面。
在一實施例中，該焊墊111可以從由一鋁墊、一種包含錫鉛(Sn-Pb)、錫鉛銀(Sn-Pb-Ag)、錫鉛鉍(Sn-Pb-Bi)、錫銅(Sn-Cu)、錫銀(Sn-Ag)、錫鉍(Sn-Bi)、錫銅銀(Sn-Ag-Cu)、錫銀鉍(Sn-Ag-Bi)或是錫鋅(Sn-Zn)以及其等同物之焊料所構成的群組中選出的一種材料所形成的，但是本實施例的特點並不限於此。
之後，該第二半導體晶粒120係被交錯地安裝在該第一半導體晶粒110之上(亦即，第二半導體晶粒120係相對於半導體晶粒110橫向地偏置並且部分地重疊)。在一實施例中，該第二半導體晶粒120係具有和第一半導體晶粒110相同的配置，並且被旋轉180度而接著安裝在該第一半導體晶粒110之上。在一實施例中，該第二半導體晶粒120係具有一第一表面120a以露出一電連接至一主動層(未顯示)的焊墊121，並且被安裝在該第一半導體晶粒110的第一表面110a之上，使得該第二半導體晶粒120的第一表面120a係面朝下的。換言之，該第二半導體晶粒120係被安裝在該第 一半導體晶粒110之上，使得該第二半導體晶粒120的第一表面120a係面對該第一半導體晶粒110的第一表面110a。在此，由於該第一半導體晶粒110以及第二半導體晶粒120係被交錯地配置而且並不在垂直的方向上彼此對齊，因此該些焊墊111及121並不和彼此重疊。
在一實施例中，一黏著構件20可被設置在該第二半導體晶粒120的第一表面120a以及該第一半導體晶粒110的第一表面110a之間。該黏著構件20可包含一或多種從一種一般液型環氧樹脂黏著劑、一黏著膜、一黏著帶以及其等同物選出的材料，但是本實施例的特點並不限於此。在一實施例中，該焊墊121係具有和焊墊111相同的配置，因而其詳細說明將不會加以提供。
參照圖2，該第一半導體晶粒110以及第二半導體晶粒120係利用一種囊封體30而在該載體10上被囊封在一起。在一實施例中，該囊封體30係完全地囊封該第一半導體晶粒110以及第二半導體晶粒120，以保護其免於例如是外部的衝擊以及由於氧化所造成的損壞。在一實施例中，該囊封體30可包含從利用一模具執行囊封的一環氧樹脂化合物、利用一分配器執行囊封的一液型囊封體、以及其之一等同物選出的一種，但是本實施例的特點並不限於此。
參照圖3，該載體10係被移除，並且該第一半導體晶粒110的第二表面110b以及該第二半導體晶粒120的第二表面120b之不必要的部分可以透過一研磨製程而被移除一預設的厚度。在一實施例中，該研磨製程可藉由利用例如是一金剛石研磨機或是其之一等同物來加以執行，但是本實施例的特點並不限於此。
參照圖4，通孔31、32及33係被形成在該囊封體30中，以將該第一半導體晶粒110的焊墊111以及該第二半導體晶粒120的焊墊121露出至外部。在一實施例中，該些通孔31、32及33可藉由雷射鑽孔或是化學蝕刻而被形成，但是本實施例的特點並不限於此。
在一實施例中，該些通孔31、32及33可包含一第一通孔31、一第二通孔32以及一第三通孔33。該第一通孔31可被形成在一對應於該第一半導體晶粒110的焊墊111之位置處，並且可被形成以從該囊封體30的一頂表面貫穿到該焊墊111被露出至外部所在的一深度。該第二通孔32可被形成在一對應於該第二半導體晶粒120的焊墊121之位置處，並且可被形成以從該囊封體30的一底表面貫穿到該焊墊121被露出至外部所在的一深度。如同大致在圖4中所描繪的，該第三通孔33可被形成在一相鄰該第一半導體晶粒110的焊墊111之位置處，並且可被形成以從該囊封體30的頂表面貫穿到底表面、或是完全地穿透該囊封體30。
接著，參照圖5，第一導電層41係沿著該些通孔31、32及33的內表面而被形成。在一實施例中，該第一導電層41亦可被形成在其中該些焊墊111及121被露出的區域中。在一實施例中，該第一導電層41係被配置為用於形成一稍後加以描述的第二導電層42的一晶種層。更具體而言，該第一導電層41可藉由依序地沉積鈦及銅、或是藉由依序地沉積一種鈦鎢合金及銅來加以形成，但是本實施例的特點並不限於此。
在一實施例中，為了將形成在該第一通孔31中的第一導電層41電連接至形成在該第三通孔33中的第一導電層41，該第一導電層41可被形成在一介於該第一通孔31以及第三通孔33之間的區域中的囊封體 30的頂表面或是主要表面上、或是與該表面重疊。於是，該第一半導體晶粒110的焊墊111可以透過被形成在該第一通孔31中、該第三通孔33中以及介於第一通孔31及第三通孔33之間的區域的第一導電層41來產生向下的信號路徑。
參照圖6，該第二導電層42係被形成以填入該些通孔31、32及33。在一實施例中，該第二導電層42較佳的是藉由在該第一導電層41上電鍍一銅層來加以形成。在此實施例中，當該第二導電層42係藉由電鍍所形成時，該第一導電層41係被配置以提供一用於電流的流動路徑，藉此在該第一導電層41上形成該第二導電層42，但是本實施例的特點並不限於此。
儘管未被展示，在另一實施例中，一焊料球50(將結合圖7加以描述)可以在無第二導電層42之下，直接附接至該第一導電層41。在此實施例中，該焊料球50的某些部份可以直接填入該第二通孔32以及第三通孔33。
接著，參照圖7，在一實施例中，該焊料球50係附接至該第二通孔32以及第三通孔33的每一個的一下方側。在一實施例中，該焊料球50可以利用從鉛/錫(Pb/Sn)或無鉛的錫(Leadless Sn)、或是該項技術中具有通常技能者已知的其它等同的材料中所選的一種金屬而被形成，但是本實施例的特點並不限於此。
參照圖8，一半導體封裝100係藉由將一第三半導體晶粒130堆疊在該囊封體30上而被形成。在一實施例中，該第三半導體晶粒130係透過該些通孔31、32及33來電連接至該焊料球50。在一實施例中，形成 在介於該第一通孔31以及第三通孔33之間的區域中的第一導電層41可被移除，以防止短路。
參照圖9，一半導體封裝100'係藉由將一保護膜60附接在該囊封體30上而被形成。該保護膜60係被配置以保護該第二半導體晶粒120的藉由該研磨製程而被露出的第二表面120b、該第一導電層41、以及該第二導電層42以與外部的環境隔開。
接著，根據本發明的另一實施例的一種製造一半導體封裝200之方法以及一種利用該方法的半導體封裝將會參考圖10至13來加以描述。圖10至13是依序地描繪根據另一實施例的一種製造一半導體封裝之方法的部分截面圖。
首先，如同在圖10中所繪，一第一半導體晶粒210以及一第二半導體晶粒220係依序地堆疊在一載體10上。在一實施例中，該第一半導體晶粒210係具有一第一表面210a以露出一電連接至一主動層(未顯示)的焊墊211，並且該第一半導體晶粒210的第一表面210a係被安裝在該載體10之上而面朝上。換言之，該第二半導體晶粒220係被安裝在該載體10之上，使得該第一半導體晶粒210的一第二表面210b係面對該載體10的一頂表面。
在一實施例中，該焊墊211可以從由一鋁墊、一種包含錫鉛(Sn-Pb)、錫鉛銀(Sn-Pb-Ag)、錫鉛鉍(Sn-Pb-Bi)、錫銅(Sn-Cu)、錫銀(Sn-Ag)、錫鉍(Sn-Bi)、錫銅銀(Sn-Ag-Cu)、錫銀鉍(Sn-Ag-Bi)或是錫鋅(Sn-Zn)以及其等同物之焊料所構成的群組中選出的一種材料所形成的，但是本實施例的特點並不限於此。
之後，該第二半導體晶粒220係被交錯地安裝在該第一半導體晶粒210上(亦即，該第二半導體晶粒220的一部分係從該第一半導體晶粒210的一邊緣外伸)。該第二半導體晶粒220係具有和第一半導體晶粒210相同的配置，並且被旋轉180度而接著安裝在該第一半導體晶粒210之上。在一實施例中，該第二半導體晶粒220係具有一第一表面220a以露出一電連接至一主動層(未顯示)的焊墊221，並且被安裝在該第一半導體晶粒210的第一表面210a之上，使得該第二半導體晶粒220的第一表面220a係面朝下的。換言之，該第二半導體晶粒220係被安裝在該第一半導體晶粒210之上，使得該第二半導體晶粒220的第一表面220a係面對該第一半導體晶粒210的第一表面210a。在此，由於該第一半導體晶粒210以及第二半導體晶粒220係被交錯地配置並且未在垂直的方向上與彼此對齊，因此該些焊墊211及221並不和彼此重疊。
在一實施例中，一黏著構件20可被設置在該第二半導體晶粒220的第一表面220a以及該第一半導體晶粒210的第一表面210a之間。該黏著構件20可包含一或多種從一種一般液型環氧樹脂黏著劑、一黏著膜、一黏著帶以及其等同物選出的材料，但是本實施例的特點並不限於此。
在此，該焊墊221係具有和焊墊211相同的配置，因而將不會給予其之詳細說明。此外，在本實施例中，一導線212係被附接至該第一半導體晶粒210的焊墊211，並且被配置以遠離該第一表面210a向上地延伸。在一實施例中，該導線212可以具有一長度是大約對應於該第一半導體晶粒210的一高度。
接著，參照圖11，該第一半導體晶粒210以及第二半導體 晶粒220係在該載體10上被翻轉180度，並且一導線222係被附接至該第二半導體晶粒220的焊墊221以接著延伸到達該載體10的頂表面。
參照圖12，該第一半導體晶粒210以及第二半導體晶粒220係在該載體10上，利用該囊封體30而被囊封在一起。在一實施例中，該囊封體30係完全地囊封該第一半導體晶粒210以及第二半導體晶粒220，以保護其免於例如是外部的衝擊以及由於氧化所造成的損壞。在一實施例中，該囊封體30可包含從利用一模具執行囊封的一環氧樹脂化合物、利用一分配器執行囊封的一液型囊封體、以及其之一等同物選出的一種，但是本實施例的特點並不限於此。
根據本實施例，該些導線212及222的每一個係被該囊封體30所囊封，並該些導線212及222的每一個的一端係在該囊封體30的底表面露出。在一實施例中，一凸塊墊223係被設置在該些導線212及222的每一個的露出的末端。在一實施例中，該凸塊墊223可以是一種例如是銅及其之一等同物的導電材料，但是本實施例的特點並不限於此。
參照圖13，在一實施例中，一焊料球50係附接至該凸塊墊223的一下方側，藉此形成該半導體封裝200。在一實施例中，該焊料球50可以是一或多種從鉛/錫(Pb/Sn)或是無鉛的錫(Leadless Sn)及其等同物選出的金屬，但是本實施例的特點並不限於此。
圖14是描繪根據又一實施例的一種半導體裝置300A的截面圖。參照圖14，該半導體裝置300A係包含複數個半導體晶粒310及320、第一囊封體330a及330b、以及複數個第一焊料球340a及340b。該複數個半導體晶粒310及320包含一第一半導體晶粒310以及一第二半導體晶粒 320。
該第一半導體晶粒310可包含一非主動區域311、一主動區域312、一第一焊墊313以及一第一導電凸塊314。該非主動區域311可以是一般的晶圓。該主動區域312可被形成在該非主動區域311上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第一焊墊313可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該第一導電凸塊314可以連接至該第一焊墊313，並且被配置以從該第一焊墊313向上地突出一預設的高度。該第一導電凸塊314可以是銅或是錫、但是本實施例的特點並不限於此。
該第一半導體晶粒310可以具有彼此相對的一第一表面310a以及一第二表面310b。在一實施例中，該第一表面310a係被定義為該第一半導體晶粒310的一頂表面，亦即該主動區域312的一頂表面，並且該第二表面310b係被定義為該第一半導體晶粒310的一底表面，亦即該非主動區域311的一底表面。在一實施例中，該第二半導體晶粒320可包含一非主動區域321、一主動區域322、一第二焊墊323以及一第二導電凸塊324。該非主動區域321可以是一般的晶圓。該主動區域322可被形成在該非主動區域321上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第二焊墊323可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。在一實施例中，該第二導電凸塊324可以連接至該第二焊墊323，並且可被配置以在穿過該非主動區域321時，從該第二焊墊323向上地突出。該第二導電凸塊324可以是銅或是錫、但是本實施例的特點並不限於此。
在一實施例中，該第二半導體晶粒320可以具有彼此相對的一第三表面320a以及一第四表面320b。在一實施例中，該第三表面320a係被定義為該第二半導體晶粒320的一底表面，亦即該主動區域322的一底表面，並且該第四表面320b係被定義為該第二半導體晶粒320的一頂表面，亦即該非主動區域321的一頂表面。
根據本實施例，該第二半導體晶粒320可被設置在該第一半導體晶粒310上，使得該第一半導體晶粒310的第一表面310a以及該第二半導體晶粒320的第三表面320a彼此接觸。根據本實施例，該第一及第二半導體晶粒310及320可以不被設置成彼此完全重疊，而是可被堆疊以在該第一及第二焊墊313及323被形成之處的第一及第二半導體晶粒310及320之相對的側邊部分形成非重疊的區域A1及A2。該第一半導體晶粒310的第一導電凸塊314可被設置在該非重疊的區域A1及A2中，並且可以突出到該第二半導體晶粒320的第四表面320b所形成的一假想的水平線。
該第一囊封體330a及330b可被設置以填入該第一及第二半導體晶粒310及320的非重疊的區域A1及A2中。根據本實施例，該第一囊封體330a及330b可被配置以將該第一及第二半導體晶粒310及320彼此更緊密地連接。在一實施例中，該第一囊封體330a及330b係被配置以在該第一焊墊313的非重疊的區域330a中，將該第一導電凸塊314緊密地附加至該第一焊墊313。
在一實施例中，一第一焊料球340a可以連接至該第一導電凸塊314的一上方部分，並且一第一焊料球340b可以連接至該第二導電凸塊324的一上方部分。
圖15、16及17是分別描繪根據具有類似半導體裝置300A之處的替代實施例的半導體裝置300B、300C及300D的截面圖。
在圖15中所描繪的半導體裝置300B係藉由進一步在圖14中描繪的半導體裝置300A的側表面上設置第二囊封體331a及331b來加以形成。在一實施例中，該第二囊封體331a及331b可以分別一體地連接至該第一囊封體330a及330b。相較於圖14的半導體裝置300A，該半導體裝置300B係具有延伸到該裝置的橫向側邊之模製區域(亦即囊封體區域)，使得該第一及第二半導體晶粒310及320係和該第二囊封體331a及331b的外部邊緣橫向地間隔開，藉此更佳的保護該半導體裝置300B與外部周遭隔開。
在圖16中所描繪的半導體裝置300C可藉由進一步設置一例如是電磁干擾(EMI)保護層的絕緣保護層，以圍繞在圖14中所描繪的半導體裝置300A的至少側表面及底表面來加以形成。
在圖17中所描繪的半導體裝置300D可藉由進一步堆疊三層或是更多層的半導體晶粒而被形成，並且在一實施例中，其可包含兩個或多個第一半導體晶粒310及310'。例如，在該第一囊封體330a及330b被形成之前，一額外的第一半導體晶粒310'可以進一步被設置在例如是圖14中所描繪的半導體裝置300A之下。
在一實施例中，該額外的第一半導體晶粒310'可以具有和圖14中所描繪的第一半導體晶粒310實質相同的配置。該額外的第一半導體晶粒310'可包含一非主動區域311'、一主動區域312'、一額外的第一焊墊313'以及一額外的第一導電凸塊314'。在一實施例中，該非主動區域311'可以是一般的晶圓。該主動區域312'可被形成在該非主動區域311'上，並且在一實 施例中，其可包含記憶體晶片或是記憶體裝置。該額外的第一焊墊313'可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該額外的第一導電凸塊314'可以連接至該額外的第一焊墊313'，並且可被配置以從該額外的第一焊墊313'向上地突出一預設的高度。例如，該額外的第一導電凸塊314'可以從該額外的第一焊墊313'突出到該第二半導體晶粒320的第四表面320b所形成的一假想的水平線。
該額外的第一導電凸塊314'可以是一種例如是銅或錫的導電材料，但是本實施例的特點並不限於此。該額外的第一半導體晶粒310'可以具有彼此相對的一額外的第一表面310a'以及一額外的第二表面310b'。在此，該額外的第一表面310a'可被定義為該額外的第一半導體晶粒310'的一頂表面，亦即該主動區域312'的一頂表面，並且該額外的第二表面310b'可被定義為該額外的第一半導體晶粒310'的一底表面，亦即該非主動區域311'的一底表面。在一實施例中，可以有非重疊的區域A3及A4被設置在該第一半導體晶粒310以及額外的第一半導體晶粒310'之間，並且該第一半導體晶粒310以及額外的第一半導體晶粒310'可被堆疊成使得該第一半導體晶粒310的第二表面310b接觸到該額外的第一半導體晶粒310'之額外的第一表面310a。另一導電凸塊314'可被設置在該額外的第一焊墊313'的非重疊的區域A3上。
圖18是描繪根據另一實施例的一種半導體裝置500的截面圖。參照圖18，在一實施例中，該半導體裝置500係包含複數個半導體晶粒510及520、第一囊封體530a及530b、一第二囊封體530c、一導電貫孔540以及複數個焊料球560a及560b。在另一實施例中，該半導體裝置500 可進一步包含一重新分佈層550。
在一實施例中，該複數個半導體晶粒510及520可包含一第一半導體晶粒510以及一第二半導體晶粒520。在一實施例中，該第一半導體晶粒510可包含一非主動區域511、一主動區域512、一第一焊墊513以及一第一導電凸塊514。在一實施例中，該非主動區域511可以是一般的晶圓。該主動區域512可被形成在該非主動區域511上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第一焊墊513可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該第一導電凸塊514可以連接至該第一焊墊513，並且可被配置以從該第一焊墊513向上地突出一預設的高度。在一實施例中，該第一導電凸塊514可以是銅或是錫、但是本實施例的特點並不限於此。
該第一半導體晶粒510可以具有彼此相對的一第一表面510a以及一第二表面510b。在一實施例中，該第一表面510a可被定義為該第一半導體晶粒510的一頂表面，亦即該主動區域512的一頂表面，並且該第二表面510b可被定義為該第一半導體晶粒510的一底表面，亦即該非主動區域511的一底表面。
在一實施例中，該第二半導體晶粒520可包含一非主動區域521、一主動區域522、一第二焊墊523以及一第二導電凸塊524。在一實施例中，該非主動區域521可以是一般的晶圓。該主動區域522可被形成在該非主動區域521上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第二焊墊523可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。在一實施例中，該第二導 電凸塊524可以連接至該第二焊墊323，並且可被配置以從該第二焊墊523向下突出至該第一囊封體530b的底表面，同時穿過在該非主動區域521之下的一第一囊封體530b(稍後將加以描述)。在一實施例中，該第二導電凸塊524可以是銅或是錫、但是本實施例的特點並不限於此。
該第二半導體晶粒520可以具有彼此相對的一第三表面520a以及一第四表面520b。在一實施例中，該第三表面520a可被定義為該第二半導體晶粒520的一底表面，亦即該主動區域522的一底表面，並且該第四表面520b可被定義為該第二半導體晶粒520的一頂表面，亦即該非主動區域521的一頂表面。
根據本實施例，該第二半導體晶粒520可被設置在該第一半導體晶粒510上，使得該第一半導體晶粒510的第一表面510a以及該第二半導體晶粒520的第三表面520a彼此接觸。根據本實施例，該第一及第二半導體晶粒510及520可以不被設置成完全和彼此重疊，而是可被堆疊以在該第一及第二半導體晶粒510及520之相對的側邊部分形成非重疊的區域B1及B2，其中該第一及第二焊墊513及523係被形成。該第一半導體晶粒510的第一導電凸塊514以及該第二半導體晶粒520的第二導電凸塊524分別可被設置在該非重疊的區域B1及B2中。該第一導電凸塊514可以突出到該第二半導體晶粒520的第四表面520b所形成之一假想的水平線，並且該第二導電凸塊524可以突出到該第一半導體晶粒510的該第二表面510b所形成之一假想的水平線。
該第一囊封體530a及530b可被設置以填入該第一及第二半導體晶粒510及520之非重疊的區域B1及B2。根據本實施例，該第一囊封 體530a及530b可被配置以更緊密地將該第一及第二半導體晶粒510及520彼此連接。在一實施例中，該第一囊封體530a及530b係被配置以緊密地將該第一及第二導電凸塊514及524附加至該非重疊的區域530a及530b中的第一及第二焊墊513及523。
在一實施例中，該第二囊封體530c可被形成在該第一及第二半導體晶粒510及520的側表面上，以連接至該第一囊封體530b。例如，該第二囊封體530c可被形成以連接至被形成在該第二導電凸塊524之非重疊的區域B2上的第一囊封體530b。由於該第一導電凸塊514以及第二導電凸塊524突出在不同的方向上，因此該第一導電凸塊514以及第二導電凸塊524的電性路徑應該彼此相符。如同在圖18中所繪，當該第二導電凸塊524的電性路徑被改變時，該第二囊封體530c較佳的是連接至該第二導電凸塊524的第一囊封體530b。
在一實施例中，該導電貫孔540可被形成以從一頂表面貫穿到該第二囊封體530c的一底表面。在一實施例中，該第二囊封體530c的頂表面可以是與該第二半導體晶粒520的第四表面520b實質共平面的，並且該第二囊封體530c的底表面可以是與該第一半導體晶粒510的第二表面510b實質共平面的。在一實施例中，該導電貫孔540可以是一例如為一或多種金屬材料的導電材料，但是本實施例的特點並不限於此。
一重新分佈層550可被配置以將該第二導電凸塊524電連接至該導電貫孔540，並且在一實施例中，其可被設置在該第一及第二囊封體530b及530c的外表面上。在一實施例中，該重新分佈層550可以是一例如為一或多種金屬材料的導電材料，但是本實施例的特點並不限於此。
在一實施例中，該複數個焊料球560a及560b可包含一第一焊料球560a以及一第二焊料球560b。在一實施例中，該第一焊料球560a可以連接至該第一導電凸塊514的一上方部分，並且該第二焊料球560b可以連接至該第二導電凸塊524的一上方部分。
圖19是描繪根據另一實施例的一種半導體封裝的截面圖。在圖19中所描繪的半導體封裝可包含一電路板600，其包含在圖14中所描繪的半導體裝置300A以及一電連接至該半導體裝置300A的半導體晶片620。在圖19中，被納入該半導體封裝內的圖14中所描繪的半導體裝置300A是舉例的，其只是被提供用於說明而已。該半導體封裝可藉由納入在圖15至17中所示的半導體裝置300B、300C及3000的一或多個來加以配置。
在一實施例中，該電路板600可包含一印刷電路板(PCB)610、第一金屬墊611a及611b、一第二金屬墊612、複數個焊料球613、一半導體晶片620以及一囊封體630。在一實施例中，該半導體晶片620可以電連接至該PCB 610，並且可以利用例如是一重新分佈層(未顯示)來電連接至該第一金屬墊611a及611b以及該第二金屬墊612。在一實施例中，該半導體晶片620可以至少部分由該囊封體630所圍繞，而以一種更穩固方式受到保護以與外部環境隔開。將形成在該PCB 610上的第一金屬墊611a及611b露出至外部之通孔630a及630b係被形成在該囊封體630中，並且該半導體裝置300A的第一焊料球340a及340b可以透過該些通孔630a及630b來電連接至該第一金屬墊611a及611b。該第二金屬墊612可被形成在該PCB 610之下，並且可以電連接至該複數個焊料球613以連接至一外部的裝置。
圖20是描繪根據另一實施例的一種製造一半導體裝置之方 法(S700)的流程圖。在一實施例中，該方法(S700)係包含製備第一及第二半導體晶粒(S710)；堆疊第一及第二半導體晶粒(S720)；形成第一囊封體(S730)；研磨或是移除(S740)；形成一第二導電凸塊(S750)；以及形成一焊料球(S760)。
圖21至26是依序地描繪在根據圖20的一種製造一半導體裝置之方法中的製程步驟的視圖。在該第一及第二半導體晶粒的製備(S710)中，如同在圖21中所繪，一第一半導體晶粒310以及一第二半導體晶粒320係分別被製備或是設置。
在一實施例中，該第一半導體晶粒310可包含一非主動區域311、一主動區域312、一第一焊墊313以及一第一導電凸塊314。在一實施例中，該非主動區域311可以是一般的晶圓。該主動區域312可被形成在該非主動區域311上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。在一實施例中，該第一焊墊313可包含一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該第一導電凸塊314可以連接至該第一焊墊313，並且可以從該第一焊墊313向上地突出一預設的高度。在一實施例中，該第一導電凸塊314可以是銅或是錫、但是本實施例的特點並不限於此。
在一實施例中，該第一半導體晶粒310係具有彼此相對的一第一表面310a以及一第二表面310b。在此，該第一表面310a可被定義為該第一半導體晶粒310的一頂表面，亦即該主動區域312的一頂表面，並且該第二表面310b可被定義為該第一半導體晶粒310的一底表面，亦即該非主動區域311的一底表面。
在一實施例中，該第二半導體晶粒320可包含一非主動區域321、一主動區域322、一第二焊墊323以及一第二導電凸塊324。在一實施例中，該非主動區域321可以是一般的晶圓。該主動區域322可被形成在該非主動區域321上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。在一實施例中，該第二焊墊323可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。
該第二半導體晶粒320可以具有彼此相對的一第三表面320a以及一第四表面320b。如同在圖21中所示，該第三表面320a可以對應於被形成在該第二半導體晶粒320中的主動區域322的頂表面，並且該第四表面320b可以對應於該非主動區域321的底表面。
在一實施例中，該第二半導體晶粒320係具有彼此相對的一第三表面320a以及一第四表面320b。如同在圖21中所繪，該第三表面320a可以對應於被形成在該第二半導體晶粒320中的主動區域322的頂表面，並且該第四表面320b可以對應於該非主動區域321的底表面。
在該第一及第二半導體晶粒的堆疊(S720)中，如同在圖22中所繪，該第二半導體晶粒320可被堆疊或是設置在該第一半導體晶粒310上。在一實施例中，該第二半導體晶粒320可被堆疊在該第一半導體晶粒310上，使得該第一半導體晶粒310的第一表面310a接觸到該第二半導體晶粒320的第三表面320a。此外，該第一及第二半導體晶粒310及320可以不被堆疊成完全和彼此重疊，而是可被堆疊以在該第一及第二半導體晶粒310及320之相對的側邊部分形成非重疊區域A1及A2，其中該第一及第二焊墊313及323係被形成。在一實施例中，該第一半導體晶粒310的第一導 電凸塊314可被設置在該非重疊的區域A1及A2中。
在該第一囊封體的形成(S730)中，如同在圖23中所繪，第一囊封體330a及330b可藉由模製而被形成以填入該第一及第二半導體晶粒310及320的非重疊的區域A1及A2。在一實施例中，該第一囊封體330a及330b可被配置以更緊密地將該第一及第二半導體晶粒310及320彼此耦接。尤其，該第一囊封體330a及330b可以更緊密地將該第一導電凸塊314附加至在該第一焊墊313的非重疊的區域330a中的第一焊墊313。
在該研磨(S740)中，如同在圖24中所繪，該研磨可以在該第一囊封體330a以及該第二半導體晶粒320的第四表面320b上加以執行，以將該第一導電凸塊314從該第一囊封體330a露出至外部。此外，該第一半導體晶粒310的第二表面310b以及該第一囊封體330b係受到研磨，藉此獲得該半導體裝置之一薄的外形。
在該第二導電凸塊的形成(S750)中，如同在圖25中所繪，一貫孔可以利用一種直通矽穿孔(TSV)製程而被形成在該第二半導體晶粒320的非主動區域321中，並且可被填入一預設的金屬，藉此形成一連接至一第二焊墊323的第二導電凸塊324。
在該焊料球的形成(S760)中，如同在圖26中所繪，一第一焊料球340a係連接至該第一導電凸塊314的一上方部分，並且一第一焊料球340b係連接至該第二導電凸塊324的一上方部分，以在一實施例中提供該半導體裝置300A。
圖27至29是描繪根據修改後的範例實施例的製造半導體裝置之方法的截面圖。
首先，在圖27中描繪的半導體裝置300B係藉由進一步在根據又一實施例所製造的半導體裝置300A的側表面上形成第二囊封體331a及331b來加以形成。在一實施例中，該第二囊封體331a及331b分別可以連接至第一囊封體330a及330b。
如先前所述，相較於圖26中所描繪的半導體裝置300A，在圖27中所描繪的半導體裝置300B係具有延伸到該裝置的橫向側邊之模製區域，亦即囊封體區域。在一實施例中，該第二囊封體331a及331b可藉由增加該半導體裝置的一切鋸寬度來加以形成，而不是個別地形成該第一囊封體330a及330b以及該第二囊封體331a及331b。例如，在切鋸圖26中所描繪的半導體裝置300A中，不僅是該囊封體區域遭到切鋸，而且該第一及第二半導體晶粒310及320的橫向側邊也遭到切鋸。在圖14所描繪的半導體裝置300B中，該第二囊封體331a及331b可以藉由僅切鋸和該第一及第二半導體晶粒310及320間隔開一預設距離的囊封體區域來加以獲得。
在圖28中所描繪的半導體裝置300C可藉由進一步形成圍繞在圖26中所描繪的半導體裝置300A的側表面及底表面之一絕緣保護層或是一電磁干擾(EMI)保護層而被形成。
在圖29中所描繪的半導體裝置300D可藉由進一步堆疊三層或是多更層的半導體晶粒而被形成，並且可包含兩個或多個第一半導體晶粒310及310'。例如，一第一半導體晶粒310可被堆疊在一額外的第一半導體晶粒310'上，並且一第二半導體晶粒320可被堆疊在該第一半導體晶粒310上。
在一實施例中，該額外的第一半導體晶粒310'可以具有和在 圖27中所描繪的第一半導體晶粒310實質相同的配置。該額外的第一半導體晶粒310'可包含一非主動區域311'、一主動區域312'、一額外的第一焊墊313'以及一額外的第一導電凸塊314'。在一實施例中，該非主動區域311'可以是一般的晶圓。該主動區域312'可被形成在該非主動區域311'上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第一焊墊313'可包含一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該額外的第一導電凸塊314'可以連接至該額外的第一焊墊313'，並且可以從該額外的第一焊墊313'向上地突出一預設的高度。例如，該額外的第一導電凸塊314'可以從該額外的第一焊墊313'突出到由該第二半導體晶粒320的第四表面320b所形成之一假想的水平線。該額外的第一導電凸塊314'可包含銅或是錫，但是本發明的特點並不限於此。
該額外的第一半導體晶粒310'可以具有彼此相對的一額外的第一表面310a'以及一額外的第二表面310b'。在此，該額外的第一表面310a'可被定義為該額外的第一半導體晶粒310'的一頂表面，亦即該主動區域312'的一頂表面，並且該額外的第二表面310b'可被定義為該額外的第一半導體晶粒310'的一底表面，亦即該非主動區域311'的一底表面。在一實施例中，可以有非重疊區域A3及A4被形成在該第一半導體晶粒310以及額外的第一半導體晶粒310'之間，並且該第一半導體晶粒310以及額外的第一半導體晶粒310'可被堆疊以使得該第一半導體晶粒310的第二表面310b接觸到該額外的第一半導體晶粒310'之額外的第一表面310a。一額外的第二導電的凸塊314'可被設置在該額外的第一焊墊313'的非重疊的區域A3上。
圖30是描繪根據另一實施例的一種製造一半導體裝置之方 法(S1700)的流程圖，並且圖31至35是依序地描繪在圖30的方法中的製程步驟的截面圖。在一實施例中，該方法(S1700)係包含製備第一及第二半導體晶粒(S1710)；堆疊第一及第二半導體晶粒(S1720)；形成第一囊封體(S1730)；研磨或移除(S1740)；以及形成一焊料球(S1750)。
製造一半導體之方法(S1700)係在該第一及第二半導體晶粒的製備(S1710)以及該研磨(S1740)的方面上不同於製造一半導體裝置之方法(S700)。不同於在製造一半導體裝置之方法(S700)中的第一及第二半導體晶粒的製備(S710)，在製造一半導體裝置之方法(S1700)的第一及第二半導體晶粒的製備(S1710)中，一具有一預先被形成的第二導電凸塊324的第二半導體晶粒320係被製備。在一實施例中，該第二導電凸塊324可被形成以在一非主動區域321中具有一距離該第二焊墊323的一底表面之預設的深度。
此外，在該研磨(S1740)步驟中，如同在圖34中所繪，為了不僅露出一第一導電凸塊314，而且亦露出一第二導電凸塊324至外部，被形成在該第二半導體晶粒320中的非主動區域321的一第二表面320b以及一第一囊封體330a可以遭受到一研磨或是移除步驟。
此外，該第一及第二半導體晶粒的堆疊(S1720)、該第一囊封體的形成(S1730)以及該焊料球的形成(S1750)是實質類似於該第一及第二半導體晶粒的堆疊(S720)、該第一囊封體的形成(S730)以及該焊料球的形成(S760)，因而其詳細說明將不會予以提供。
圖36至38是描繪根據先前敘述之修改後的範例實施例的製造半導體裝置之方法的截面圖。根據在圖36至38中所描繪的修改後的範例實施例的製造半導體裝置之方法是在圖27至29中描繪被用來提供該半導體 裝置300A之製造方法的修改例，因而其詳細說明將不會予以提供。
圖39是描繪根據又一實施例的一種製造一半導體裝置之方法(S2600)的流程圖。在一實施例中，製造一半導體裝置之方法(S2600)係包含製備或提供第一及第二半導體晶粒(S2610)；堆疊第一及第二半導體晶粒(S2620)；形成第一及第二囊封體(S2640)；形成一重新分佈層(S2650)；形成一導電貫孔(S2660)；以及形成一焊料球(S2670)。
圖40至46是依序地描繪在根據圖39的製造一半導體裝置之方法中的製程步驟的視圖。如同在圖40中所繪，在該第一及第二半導體晶粒的製備或提供(S2610)中，一第一半導體晶粒510以及一第二半導體晶粒520係分別被製備。
在一實施例中，該第一半導體晶粒510可包含一非主動區域511、一主動區域512、一第一焊墊513以及一第一導電凸塊514。在一實施例中，該非主動區域511可以是一般的晶圓。該主動區域512可被形成在該非主動區域511上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。在一實施例中，該第一焊墊513可包含一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該第一導電凸塊514可以連接至該第一焊墊513，並且可以從該第一焊墊513向上地突出一預設的高度。該第一導電凸塊514可包含銅或是錫、但是本實施例的特點並不限於此。
在一實施例中，該第一半導體晶粒510係具有彼此相對的一第一表面510a以及一第二表面510b。在一實施例中，該第一表面510a可被定義為該第一半導體晶粒510的一頂表面，亦即該主動區域512的一頂表 面，並且該第二表面510b可被定義為該第一半導體晶粒510的一底表面，亦即該非主動區域511的一底表面。
在一實施例中，該第二半導體晶粒520可包含一非主動區域521、一主動區域522、一第二焊墊523以及一第二導電凸塊524。在一實施例中，該非主動區域521可以是一般的晶圓。該主動區域522可被形成在該非主動區域521上，並且在一實施例中，其可包含記憶體晶片或是記憶體裝置。該第二焊墊523可以是一或多種例如是銅、鋁、金、銀及其等同物的導電材料，但是本實施例的特點並不限於此。該第二導電凸塊524可以連接至該第二焊墊523，並且可以從該第二焊墊523向上地突出。該第二導電凸塊524可包含銅或是錫、但是本實施例的特點並不限於此。
在一實施例中，該第二半導體晶粒520係具有彼此相對的一第三表面520a以及一第四表面520b。在一實施例中，該第三表面520a可以對應於被形成在該第二半導體晶粒520中的主動區域522的頂表面，並且該第四表面520b可以對應於該非主動區域521的底表面。
在該第一及第二半導體晶粒的堆疊(S2620)中，該第二半導體晶粒520可被堆疊在該第一半導體晶粒510上。在一實施例中，該第二半導體晶粒520可以藉由旋轉180度而被翻轉，以接著被堆疊到該第一半導體晶粒510之上。於是，該第一及第二半導體晶粒510及520可被堆疊以使得該第一半導體晶粒510的第一表面510a以及該第二半導體晶粒520的第三表面520a彼此接觸。
在一實施例中，該第一及第二半導體晶粒510及520並未被堆疊以完全和彼此重疊，而是可被堆疊以在該第一及第二半導體晶粒510 及520之相對的側邊部分形成非重疊的區域B1及B2，其中該第一及第二焊墊513及523係被形成。在一實施例中，該第一半導體晶粒510的第一導電凸塊514以及該第二半導體晶粒520的第二導電凸塊524分別可被設置在該非重疊的區域B1及B2中。
如同在圖42中所繪，在該第一及第二囊封體的形成(S2630)中，第一囊封體530a及530b以及一第二囊封體530c可被形成一起。
在一實施例中，該第一囊封體530a及530b可藉由模製而被形成，以填入該第一及第二半導體晶粒510及520的非重疊的區域B1及B2。該第一囊封體530a及530b可以作用以更緊密地將該第一及第二半導體晶粒510及520彼此耦接。尤其，該第一囊封體530a及530b可以更緊密地將該第一及第二導電凸塊514及524附加至該非重疊的區域530a及530b中的第一及第二焊墊513及523。
在一實施例中，該第二囊封體530c可被形成在該第一及第二半導體晶粒510及520的側表面上，以連接至該第一囊封體530b。例如，該第二囊封體530c可被形成以連接至被形成在該第二導電凸塊524的非重疊的區域B2上的第一囊封體530b。由於該第一導電凸塊514以及第二導電凸塊524突出在不同的方向上，因此該第一導電凸塊514以及第二導電凸塊524的電性路徑應該彼此相符。如同在圖42中所示，當該第二導電凸塊524的電性路徑被改變時，該第二囊封體530c較佳的是連接至該第二導電凸塊524的第一囊封體530b。
在該研磨(S2640)中，如同在圖43中所繪，為了露出一第一導電凸塊514以及一第二導電凸塊524至外部，該第一半導體晶粒510的一 第二表面510b、該第二半導體晶粒520的一第四表面520b、該第一囊封體530a及530b以及該第二囊封體530c可以遭受到研磨或是一種材料移除製程。
在該重新分佈層的形成(S2650)中，如同在圖44中所繪，一重新分佈層550可被形成在該第二導電凸塊524中的第一囊封體530b以及第二囊封體530c的表面上，並且被配置以電連接至該第二導電凸塊524。
在該導電貫孔的形成(S2660)中，如同在圖45中所繪，一導電貫孔540可被形成以從該第二囊封體530c的一頂表面貫穿到一底表面。在一實施例中，該第二囊封體530c的頂表面可以是與該第二半導體晶粒520的第四表面520b實質共平面的，並且該第二囊封體530c的底表面可以是與該第一半導體晶粒510的第二表面510b實質共平面的。該導電貫孔540可包含一或多種金屬材料，但是本實施例的特點並不限於此。
在該焊料球的形成(S2670)中，如同在圖46中所繪，一第一焊料球560a可以連接至該第一導電凸塊514的一上方部分，並且一第二焊料球560b可以連接至該第二導電凸塊524的一上方部分。
圖47至51是描繪根據另一實施例的一種製造一半導體裝置之方法的截面圖。在圖47至50所描繪的半導體封裝的製造方法中，該半導體裝置300A係被利用作為例子，並且該半導體封裝可藉由利用任一或是全部先前所敘述的半導體裝置來加以製造。
首先，如同在圖48及49中所繪，該半導體裝置300A的第一焊料球340a及340b可以電連接至一電路板600的第一金屬墊611a及611b。接著，如同在圖50中所繪，該半導體裝置300A的一頂表面，亦即 一第二半導體晶粒320的一第四表面320b以及一相鄰該第四表面320b的第一囊封體330a可以遭受到研磨或是一種移除製程。此係為了藉由研磨該半導體晶粒以降低一半導體晶粒的整體厚度之目的，以便於根據該半導體封裝的規格要求來達成一如同在圖51中所繪之薄的半導體封裝。
熟習此項技術者將會體認到根據另一實施例，一種用於形成一半導體封裝之方法係包含提供一第一半導體晶粒(例如，元件110、210、310、310')，其具有一第一表面(例如，元件110a、210a、310a、310a')，該第一表面具有一露出的導電墊(例如，元件111、211、313、313')。該方法係包含提供一第二半導體晶粒(120、220、320、320')，其具有一第一表面(例如，元件120a、220a、320a、320a')，該第一表面具有一露出的導電墊(例如，元件121、221、323)。該方法係包含將該第一半導體晶粒的第一表面附接至該第二半導體的第一表面，使得該第一半導體晶粒以及第二半導體晶粒係橫向地偏置，以提供被配置以露出該些導電墊的非重疊的區域(例如，元件A1、A2、A3、A4、B1、B2)。該方法係包含形成一種囊封體，其係囊封該第一半導體晶粒以及第二半導體晶粒。該方法係包含形成電耦接至該些導電墊的導電的結構(例如，元件41、42、314、314'、324)。
在另一實施例中，該方法可包含將焊料結構(例如，元件50、340a、340b)附接至該些導電的結構。在另一實施例中，該方法可包含在形成該囊封體之前形成該些導電的結構。在又一實施例中，該方法可包含在形成該囊封體之後形成該些導電的結構。在另一實施例中，該方法可包含形成穿過該囊封體並且和該第一及第二半導體晶粒間隔開的導電的結構(例如，元件33、41、42)中之一。在另一實施例中，形成該囊封體可包含沿著 該第一及第二半導體晶粒的側表面形成該囊封體(例如，元件331a、331b)。在又一實施例中，該方法可包含在一載體(例如，元件10)上設置該第一半導體晶粒，並且在形成該囊封體之後移除該載體。在另一實施例中，該方法可包含移除該囊封體的部分(例如，元件S740、S1740、S2640)。在另一實施例中，該方法可包含在該囊封體的一或多個表面上形成一保護層(例如，元件350)。在又一實施例中，該方法可包含將一第三半導體晶粒(例如，元件130)附接至該半導體封裝。在另一實施例中，該方法可包含提供一具有通孔(例如，元件630a、630b)的第二半導體封裝，並且利用該些通孔以將該半導體封裝附接至該第二半導體封裝。在另一實施例中，該方法係包含在無印刷電路板下形成該半導體封裝。
儘管本發明之標的係利用特定的較佳實施例及範例實施例而被描述，但是先前的圖式及其說明僅描繪該標的之典型的實施例而已，並且因此將不被視為其範疇的限制。明顯的是許多替代方案及變化對於熟習此項技術者而言將會是明顯的。
如同在以下的申請專利範圍所反映出的，本發明的特點可以是在於比單一先前揭露的實施例的所有特點少的特點上。因此，以下表示的申請專利範圍係藉此明確地被納入此實施方式的段落，其中每個申請專利範圍是以其本身作為本發明的一個別的實施例。再者，如同熟習此項技術者將會理解的，儘管在此所述的某些實施例包含某些特點、而未包含其它內含在其它實施例中的特點，但是不同實施例的特點的組合也應該是在本發明的範疇內，並且應該是形成不同的實施例。
20‧‧‧黏著構件
30‧‧‧囊封體
41‧‧‧第一導電層
42‧‧‧第二導電層
50‧‧‧焊料球
100‧‧‧半導體封裝
110‧‧‧第一半導體晶粒
110a‧‧‧第一表面
110b‧‧‧第二表面
111‧‧‧焊墊
120‧‧‧第二半導體晶粒
120a‧‧‧第一表面
120b‧‧‧第二表面
121‧‧‧焊墊
130‧‧‧第三半導體晶粒

Claims (20)

  1. 一種半導體封裝，其係包括：一第一半導體晶粒，其具有面朝上以露出一焊墊的一第一表面；一第二半導體晶粒，其具有面朝下以露出一焊墊並且被設置成相對於該第一半導體晶粒的該第一表面偏置的一第一表面；一囊封體，其係將該第一半導體晶粒以及該第二半導體晶粒囊封在一起，其中通孔係被設置在相鄰該第一半導體晶粒的該焊墊以及相鄰該第二半導體晶粒的該焊墊的該囊封體中；導電的結構，其等係被設置在該些通孔內；以及一第一焊料球，其係被直接附接至與位於該半導體封裝的一第一側上的該第二半導體晶粒的該焊墊相鄰之該通孔。
  2. 如申請專利範圍第1項之半導體封裝，其中該些通孔係包含一第一通孔，其被設置成從該第一半導體晶粒的該焊墊向上延伸；一第二通孔，其被設置成從該第二半導體晶粒的該焊墊向下延伸；以及一第三通孔，其被設置以在相鄰該第一半導體晶粒的該焊墊的一位置處從該囊封體的頂表面以及底表面來穿過該囊封體，該半導體封裝進一步包括：一第二焊料球，其係被直接附接至位於該半導體封裝的該第一側上的該第三通孔。
  3. 如申請專利範圍第2項之半導體封裝，其中該些導電的結構包括：第一導電層，其係沿著該些通孔的內表面而被設置；以及第二導電層，其係填充該些通孔的內部， 其中該第一通孔的該第一導電層係電連接至該第一半導體晶粒的該焊墊，以及該第二通孔的該第一導電層係電連接至該第二半導體晶粒的該焊墊。
  4. 如申請專利範圍第3項之半導體封裝，其中該第一通孔的該第一導電層係延伸橫跨該囊封體，以電連接至該第三通孔的該第一導電層。
  5. 如申請專利範圍第3項之半導體封裝，其中該第二半導體晶粒係利用一黏著層而被附接至該第一半導體晶粒。
  6. 如申請專利範圍第3項之半導體封裝，其進一步包括一第三半導體晶粒，該第三半導體晶粒係被堆疊在該囊封體上並且連接至該第二導電層。
  7. 如申請專利範圍第3項之半導體封裝，其進一步包括一保護膜，該保護膜係覆蓋該囊封體的至少一頂表面。
  8. 一種半導體封裝，其係包括：一第一半導體晶粒，其具有面朝上以露出一第一焊墊的一第一表面：一第二半導體晶粒，其具有面朝下以露出一第二焊墊並且被設置成相對於該第一半導體晶粒的該第一表面橫向地偏置並且部分地重疊的一第一表面；一囊封體，其係將該第一半導體晶粒以及該第二半導體晶粒囊封在一起；一第一接合導線，其具有被連接至該第一焊墊的一第一接合導線第一端和延伸至該囊封體的一外表面且直接在該囊封體的該外表面露出的一第一接合導線第二端；以及一第二接合導線，其具有被連接至該第二焊墊的一第二接合導線第一 端和直接在該囊封體的該外表面露出的一第二接合導線第二端。
  9. 如申請專利範圍第8項之半導體封裝，其進一步包括：一第一凸塊墊，其係在該囊封體的該外表面上並且係電連接至該第一接合導線第二端；以及一第二凸塊墊，其係在該囊封體的該外表面上並且係電連接至該第二接合導線第二端，其中：該第一接合導線第二端在該囊封體的一第一側表面附近露出；以及該第二接合導線第二端在該囊封體的一第二側表面附近露出。
  10. 如申請專利範圍第8項之半導體封裝，其進一步包括：一第一焊料球，其係附接至該第一凸塊墊；以及一第二焊料球，其係附接至該第二凸塊墊。
  11. 一種半導體封裝，其係包括：複數個半導體晶粒，其每一者包含形成在其一表面上的一導電墊以及連接至該導電墊並且被堆疊以在至少該些導電墊被形成的部分處具有非重疊的區域之一導電凸塊；以及第一囊封體部分，其分別被設置在該些非重疊的區域上；以及複數個焊料球，其係連接至該些導電凸塊並且被設置在該半導體封裝的相同的表面上，其中一第一焊料球係被直接定位在該些第一囊封體部分的其中一者的一外表面上。
  12. 如申請專利範圍第11項之半導體封裝，其進一步包括一第二囊封體，該第二囊封體係在該些複數個半導體晶粒的側表面上並且連接至該些第一囊封體部分。
  13. 如申請專利範圍第11項之半導體封裝，其進一步包括一保護層，該保護層係至少在該些複數個半導體晶粒的側表面以及底表面上。
  14. 如申請專利範圍第11項之半導體封裝，其中該些複數個半導體晶粒係包含一第一半導體晶粒以及一第二半導體晶粒，該第一半導體晶粒係具有彼此相對的一第一表面以及一第二表面，並且包含在該第一表面上的一第一導電墊以及連接至該第一導電墊並且向上地突出的一第一導電凸塊，並且該第二半導體晶粒係具有彼此相對的一第三表面以及一第四表面，其被堆疊在該第一半導體晶粒上以使得該第三表面面對該第一表面，並且包含在該第三表面上的一第二導電墊以及一第二導電凸塊，該第二導電凸塊係連接至該第二導電墊並且從該第二導電墊至該第四表面穿過該第二半導體晶粒的內部。
  15. 如申請專利範圍第14項之半導體封裝，其中該第一導電凸塊係突出到由該第二半導體晶粒的該第四表面所形成之一假想的水平線。
  16. 如申請專利範圍第11項之半導體封裝，其中該些複數個半導體晶粒係包含複數個第一半導體晶粒以及一第二半導體晶粒，該些複數個第一半導體晶粒每一者具有彼此相對的一第一表面以及一第二表面，其被彼此堆疊並且包含被形成在該第一表面上的一第一導電墊以及連接至該第一導電墊並且向上地突出的一第一導電凸塊，該第二半導體晶粒具有彼此相對的一第三表面以及一第四表面，其被堆疊在該些複數個第一半導體晶粒上以使得該第三表面係面對被設置在該些複數個第一半導體晶粒的最上方層上的第一半導體晶粒的該第一表面，並且包含被形成在該第三表面上的一第二導電墊以及一第二導電凸塊，該第二導電凸塊係連接至該第二導電墊並 且從該第二導電墊至該第四表面穿過該第二半導體晶粒的內部。
  17. 如申請專利範圍第16項之半導體封裝，其中該第一導電凸塊係突出到由該第二半導體晶粒的該第四表面所形成之一假想的水平線。
  18. 如申請專利範圍第11項之半導體封裝，其進一步包括：第二囊封體部分，其係在該些複數個半導體晶粒的側表面上並且連接至該些第一囊封體部分；以及一電連接導電貫孔，其係在該些第二囊封體部分之其中一者內。
  19. 如申請專利範圍第18項之半導體封裝，其進一步包括一第二焊料球，該第二焊料球係連接至該導電貫孔並且被設置在該半導體封裝之和該第一焊料球相同的表面上。
  20. 如申請專利範圍第18項之半導體封裝，其進一步包括一重新分佈層，該重新分佈層係連接該些導電凸塊中的至少一個以及該導電貫孔的一側邊。
TW103142758A 2013-12-10 2014-12-09 半導體裝置 TWI608564B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130153183A KR101546591B1 (ko) 2013-12-10 2013-12-10 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
KR1020140000403A KR101579666B1 (ko) 2014-01-02 2014-01-02 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
TW201532192A TW201532192A (zh) 2015-08-16
TWI608564B true TWI608564B (zh) 2017-12-11

Family

ID=53482691

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103142758A TWI608564B (zh) 2013-12-10 2014-12-09 半導體裝置

Country Status (2)

Country Link
US (1) US9418942B2 (zh)
TW (1) TWI608564B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538318B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出型圆片级芯片封装方法
US20180233484A1 (en) * 2017-02-14 2018-08-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10192843B1 (en) * 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
TWI679735B (zh) * 2018-10-05 2019-12-11 力成科技股份有限公司 雙面扇出型層疊封裝結構及其封裝方法
US11462497B2 (en) * 2020-10-14 2022-10-04 Western Digital Technologies, Inc. Semiconductor device including coupled bond pads having differing numbers of pad legs

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200711100A (en) * 2005-09-09 2007-03-16 Macronix Int Co Ltd Multi-chip stacked structure
TW200908281A (en) * 2007-08-14 2009-02-16 Powertech Technology Inc Multi-chip stacked package enabling to electrically isolate an encapsulated fail chip and a substrate utilized for the package
US20090057864A1 (en) * 2007-08-31 2009-03-05 Daesik Choi Integrated circuit package system employing an offset stacked configuration
US20100213596A1 (en) * 2009-02-25 2010-08-26 Hynix Semiconductor Inc. Stack package
US20130075903A1 (en) * 2010-09-03 2013-03-28 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Different Height Conductive Pillars to Electrically Interconnect Stacked Laterally Offset Semiconductor Die

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274316A (ja) 2000-03-23 2001-10-05 Hitachi Ltd 半導体装置及びその製造方法
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US20040021230A1 (en) * 2002-08-05 2004-02-05 Macronix International Co., Ltd. Ultra thin stacking packaging device
WO2004038798A2 (en) * 2002-10-22 2004-05-06 Unitive International Limited Stacked electronic structures including offset substrates
KR100547349B1 (ko) 2004-01-08 2006-01-26 삼성전기주식회사 반도체 패키지 기판 및 그 제조 방법
US20070026573A1 (en) 2005-07-28 2007-02-01 Aminuddin Ismail Method of making a stacked die package
US8432026B2 (en) * 2006-08-04 2013-04-30 Stats Chippac Ltd. Stackable multi-chip package system
US8642383B2 (en) * 2006-09-28 2014-02-04 Stats Chippac Ltd. Dual-die package structure having dies externally and simultaneously connected via bump electrodes and bond wires
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
KR100876889B1 (ko) * 2007-06-26 2009-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지
KR20090055316A (ko) 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
US8253231B2 (en) * 2008-09-23 2012-08-28 Marvell International Ltd. Stacked integrated circuit package using a window substrate
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8273604B2 (en) * 2011-02-22 2012-09-25 STAT ChipPAC, Ltd. Semiconductor device and method of forming WLCSP structure using protruded MLP
US9230933B2 (en) * 2011-09-16 2016-01-05 STATS ChipPAC, Ltd Semiconductor device and method of forming conductive protrusion over conductive pillars or bond pads as fixed offset vertical interconnect structure
US8524532B1 (en) * 2012-02-27 2013-09-03 Texas Instruments Incorporated Integrated circuit package including an embedded power stage wherein a first field effect transistor (FET) and a second FET are electrically coupled therein
KR102111739B1 (ko) * 2013-07-23 2020-05-15 삼성전자주식회사 반도체 패키지 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200711100A (en) * 2005-09-09 2007-03-16 Macronix Int Co Ltd Multi-chip stacked structure
TW200908281A (en) * 2007-08-14 2009-02-16 Powertech Technology Inc Multi-chip stacked package enabling to electrically isolate an encapsulated fail chip and a substrate utilized for the package
US20090057864A1 (en) * 2007-08-31 2009-03-05 Daesik Choi Integrated circuit package system employing an offset stacked configuration
US20100213596A1 (en) * 2009-02-25 2010-08-26 Hynix Semiconductor Inc. Stack package
US20130075903A1 (en) * 2010-09-03 2013-03-28 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Different Height Conductive Pillars to Electrically Interconnect Stacked Laterally Offset Semiconductor Die

Also Published As

Publication number Publication date
US9418942B2 (en) 2016-08-16
US20150187717A1 (en) 2015-07-02
TW201532192A (zh) 2015-08-16

Similar Documents

Publication Publication Date Title
CN106711094B (zh) 半导体封装件及其制造方法
US10679930B2 (en) Metal core solder ball interconnector fan-out wafer level package
CN110034106B (zh) 封装结构及其制造方法
KR101494413B1 (ko) 지지프레임 및 이를 이용한 반도체패키지 제조방법
TWI608564B (zh) 半導體裝置
KR101368793B1 (ko) 반도체 패키지 및 그 제조 방법
US11682656B2 (en) Semiconductor device package and method for manufacturing the same
US11908805B2 (en) Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact
US20130341774A1 (en) Semiconductor package and method of fabricating the same
KR102562315B1 (ko) 반도체 패키지
US20130075923A1 (en) Integrated circuit packaging system with encapsulation and method of manufacture thereof
KR20210013429A (ko) 반도체 패키지 및 그의 제조 방법
TWI566340B (zh) 半導體封裝及製造其之方法
CN111052366A (zh) 具有保护机制的半导体装置及其相关系统、装置及方法
KR101651362B1 (ko) 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US8344495B2 (en) Integrated circuit packaging system with interconnect and method of manufacture thereof
KR20210146165A (ko) 반도체 패키지
KR101345035B1 (ko) 반도체 패키지 및 그 제조 방법
US11227814B2 (en) Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
KR101546591B1 (ko) 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
KR102494595B1 (ko) 반도체 패키지
US10115675B2 (en) Packaged semiconductor device and method of fabricating a packaged semiconductor device
KR102472045B1 (ko) 반도체 패키지
KR101488617B1 (ko) 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20230361014A1 (en) Electronic package