TWI566340B - 半導體封裝及製造其之方法 - Google Patents

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TWI566340B
TWI566340B TW103127586A TW103127586A TWI566340B TW I566340 B TWI566340 B TW I566340B TW 103127586 A TW103127586 A TW 103127586A TW 103127586 A TW103127586 A TW 103127586A TW I566340 B TWI566340 B TW I566340B
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李鐘炫
葛蘭 琳恩
金秉進
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Description

半導體封裝及製造其之方法
本揭示內容是關於半導體封裝及製造其之方法。
相關申請案的交互參照/併入參考
本專利申請案參照於2013年8月12日提申之韓國專利申請案第10-2013-0095624號的權利，並主張對於該案的利益，茲將該案依其整體以參考方式併入本案。
半導體封裝廣泛地運用於各種不同產品。目前業界持續地關注更輕、更小且更薄以供適用於各種產品的半導體封裝。
經由將該等系統比較於如本申請案其餘部份所述並參照圖式的一些本揭示特點，熟習本項技藝之人士即能顯見傳統且現有製造方式的進一步限制與缺點。
一種半導體封裝以及製造此等半導體封裝的方法大致可如附圖及/或關聯於該等圖式之至少一者所示，並於後文申請專利範圍中更為完整地陳述。
自後載說明與圖式將能完整地瞭解本揭示的該等和其他優點、特點及新穎特性，以及其所述具體實施例的細節。
100‧‧‧第一半導體封裝
100’‧‧‧第二半導體封裝
110‧‧‧第一封裝
111‧‧‧電路板
112‧‧‧第一半導體晶粒
113‧‧‧導體凸塊
114‧‧‧連附板
115‧‧‧導電材料
116‧‧‧重分配層(RDL)
120‧‧‧架置板
121‧‧‧架置板
122‧‧‧第二半導體晶粒
123‧‧‧導線
123a‧‧‧第一區域
123b‧‧‧第二區域
123c‧‧‧第三區域
124‧‧‧接線
130‧‧‧黏著構件
140‧‧‧囊封體
150‧‧‧導體構件
200‧‧‧半導體封裝
220‧‧‧第二封裝
223‧‧‧導線
223c‧‧‧第三區域
300‧‧‧半導體封裝
310‧‧‧電路板
311‧‧‧連附板
312‧‧‧重分配層(RDL)
320a‧‧‧半導體晶粒
320b‧‧‧半導體晶粒
321‧‧‧連附板
330‧‧‧導體接線
340‧‧‧囊封體
350‧‧‧導體構件
400‧‧‧第三半導體封裝
410‧‧‧電路板
411‧‧‧連附板
412‧‧‧重分配層(RDL)
420‧‧‧半導體晶粒
421‧‧‧連附板
430‧‧‧導體接線
440‧‧‧囊封體
450‧‧‧導體構件
3000‧‧‧半導體封裝
4000‧‧‧半導體封裝
圖1為一根據本揭示具體實施例之示範性半導體封裝的截面視圖。
圖2為一根據本揭示另一具體實施例之半導體封裝的截面視圖。
圖3為一根據本揭示又另一具體實施例之半導體封裝的截面視圖。
圖4為一根據本揭示又另一具體實施例之半導體封裝的截面視圖。
圖5為一流程圖，其說明根據本揭示具體實施例的製造一半導體封裝之示範性方法。
圖6A至圖6E為，根據本揭示，循序地說明如圖5所示製造一半導體封裝的示範性方法之處理步驟的截面視圖。
本揭示的特點是關於一種半導體晶粒封裝以及製造其的方法。更特定地說，本揭示的代表性具體實施例是關於一種半導體晶粒封裝以及製造此等半導體晶粒封裝的方法，其中一第一封裝含有一第一半導體晶粒，並且一電路板係經連附於一架置板，其含有一第二半導體晶粒，且複數條導線係經電性連接於該架置板。該架置板、該電路板和該等複數條導線係經排置以環繞於該第一半導體晶粒和該第二半導體晶粒，同時可連接於該電路板。
現將參照於隨附圖式以進一步詳細說明本揭示的各式特 點。熟習本項技藝之人士經閱覽本專利申請案後隨能瞭解本揭示的各種特點。
應注意在隨附圖式中所述各款構件的厚度或尺寸可為誇大以利於清晰說明，並依類似編號以指稱相仿構件。此外，本案文中的詞彙「半導體晶粒」包含例如具有主動電路及/或被動電路的半導體晶片、半導體晶圓或其適當的等同項目，以及其他裝置，例如像是無涉運用半導體材料的微電機系統(MEMS)裝置及/或整合式被動裝置(IPD)，然不限於此。
即如本文中所使用者，該詞彙「示範性」意思是作為一種非限制性範例、實例或說明。同時，即如本文中所使用者，該詞彙「代表性」意思是亦作為一種非限制性範例、實例或說明。
在後文討論中多處可能運用語句「A及/或B」。此等語句應予解讀為意指僅A或僅B，或者A及B兩者。同樣地，語句「A、B及/或C」應予解讀為意指僅A、僅B、僅C、A和B、A和C、B和C，或是A及B及C全部。
後文中將參照隨附圖式以詳細說明本揭示的具體實施例範例，故而令熟習本項技藝之人士能夠簡易製作並加以運用。在全篇中類似編號是指相仿構件。除此之外，當述及一構件係經電性耦接於另一構件時，應予解讀為該等構件可為彼此直接地耦接，並且可為彼此間接地耦接而又一構件則經介置於其等之間。
後文中將參照於隨附圖式以詳細說明本揭示的具體實施例。在後文說明中，眾知的功能或組成方式若在非必要細節上會導致模糊本揭示主題項目則將不另詳加說明。同時，後文所述術語是依考量本揭示 的功能所定義，並且可按照使用者或操作者之目的或實作而改變。因此，在全篇案文中定義可為根據內容所決定。
半導體封裝廣泛地運用於各種不同產品。目前業界持續地關注更輕、更小且更薄以供適用於各款裝置及系統的半導體封裝。半導體封裝，例如像是「覆晶」類型的封裝，其具有經直接地構成於半導體晶粒之表面上的焊接凸塊，或者是「TSV」封裝，其具有經構成於半導體晶粒之連附板上的「穿透矽質通道」，可供採用。這些「覆晶」封裝和「TSV」可為組態設定以納入一重分配層(RDL)，而此層則經連接至半導體晶粒的一或更多連附板與重分配部分。
圖1為一根據本揭示具體實施例之示範性半導體封裝的截面視圖。
現參照圖1範例，一根據本揭示之具體實施例的半導體封裝100可含有一第一封裝110，其含有一電路板111及一經架置於該電路板111上的第一半導體晶粒112；以及一第二封裝120，其含有一架置板121、一或更多經架置於該架置板121上的第二半導體晶粒122，以及一或更多條導線123，此等經由接線124電性連接於該架置板121和該第二半導體晶粒122。圖1的示範性半導體封裝亦顯示有一將該第一封裝110連附至該第二封裝120的黏著構件130。此外，該等第一及第二封裝110、120可為由一囊封體140所囊封，此材料曝出該電路板111及該架置板121中相反於其上分別地架置有該等第一和第二半導體晶粒112、122之表面的表面。同時，可在該電路板111上構成複數個可示範性地具有球體形狀，然不限於此，並且可含有焊接材料的導體構件150。
即如圖1範例中所示，該第一封裝110含有該電路板111及該第一半導體晶粒112。在該電路板111上可構成有第一複數個導體圖案，並且複數個導體凸塊113可將該第一半導體晶粒112電性連接至該等第一複數個導體圖案。該第一半導體晶粒112可由例如矽質材料所製成，然不限於此，同時可含有複數個經構成於其內的半導體裝置。應注意到本揭中對於圖1之第一半導體晶粒112及第二半導體晶粒122的討論雖為參照於「半導體晶粒」，且在本申請案文全篇中亦為如是，然這並非表示本揭示的特定限制，原因在於例如像是一或更多微電機系統(MEMS)裝置或是整合式被動裝置(PID)的其他構件，但不限於此，確可出現在所述半導體晶粒位置處。第二複數個導體圖案則可構成於該第一半導體晶粒112內。該電路板111和該第一半導體晶粒112可透過該等導體凸塊113而電性互連。沿該電路板111的一或更多邊緣上可構成有一或更多的連附板114，並且例如像是焊接材料的電性導體材料115可為鍍置於其上，同時可將該等連附板114電性連接至導線123，即如後文進一步詳述。此外，一重分配層(RDL)116係經電性連接於該等第一複數個導體圖案，而且該等連附板114可為構成於該電路板111的曝出表面上。
即如圖1所示，該第二封裝120含有一架置板121、一或更多第二半導體晶粒122，以及一或更多條導線123。同時，該第二封裝120係經構成以使得該第二半導體晶粒122為疊置於該第一半導體晶粒112上。該架置板121可例如藉由一黏著層(未予圖示)以連附於該第二半導體晶粒122。該架置板121可包含導體或絕緣體。在一些代表性的具體實施例裡，該架置板121可例如含有金屬或為金屬，或為具有接地平面的印刷電路板。 而在其他的代表性具體實施例裡，該架置板121可例如包含一具有與該等導線123相同之導線框架的部分。該第二半導體晶粒122可例如為由矽質材料所製成，並且可含有複數個經構成於其內的半導體裝置。在圖1的範例裡僅說明單一半導體晶粒，然本揭示特點並不受限於此。根據本揭示，確可提供一或更多個半導體晶粒。複數個連附板可為構成於該架置板121及該第二半導體晶粒122各者上。多條導體接線124可連接該架置板121的連附板和該第二半導體晶粒122的連附板。即如圖1範例所示，該架置板121及該第二半導體晶粒122係藉由該等導體接線124電性連接於該等一或更多導線123。亦可將連附板構成於該等導線123上，並且可連接至該等導體接線124。圖1雖顯示這兩條導體接線124是連附於相同的導線，然這兩條導體接線亦可連接至不同的導線。該等導體接線124可例如藉自包含金(Au)、銅(Cu)、鋁(Al)與其等適當等同項目之群組選定的其一者所製成，然本揭示特點並不受限於此。在替代性具體實施例裡，該架置板121可含有用以覆晶式接附該第二半導體晶粒122的連附板。
在圖1範例中，該等導線123各者含有一第一區域123a、一第二區域123b和一第三區域123c。該第一區域123a是設置在與該架置板121相同的平面上。該等連附板可為構成於該第一區域123a之內，並且該等導體接線124可自該第一區域123a的連附板連接至該架置板121和該半導體晶粒122的個別連附板，藉以電性連接該架置板121及該第二半導體晶粒122。在圖1的範例裡，該第二區域123b是藉由一導電材料115(即如焊接材料)以電性連接於該電路板111上的連附板114，藉以構成連至該電路板111的電性連接。該等導線123的第三區域123c則電性連接該等第一和第 二區域123a、123b，並且可為按傾斜方式構成。
根據本揭示的代表性具體實施例，該等一或更多條導線123可經構成以環繞於該等第一及第二半導體晶粒112、122。此外，該等一或更多條導線123可含有一或更多條導線以作為接地或是其他的固定電位，以及一或更多條訊令導線以作為其他電性信號的傳輸路徑。在本揭示的一代表性具體實施例裡，該等信號導線及接地導線可為交替。可觀察到由於該等一或更多條導線123的部分係經接地，因此可降低或防止電磁干擾(EMI)穿透進入到該半導體封裝內。換言之，由於可將該等一或更多條導線123構成為環繞於該電路板111的頂上部分以及該等第一及第二半導體晶粒112、122，並且該等一或更多條導線123可為接地，因此外部產生的非所欲電磁信號(EMI)會經由該等一或更多條導線123中該等連於接地的導線而流出，藉此降低或防止EMI穿透進入圖1的半導體封裝100內。
在根據圖1範例的具體實施例裡，該黏著構件130可於該第一封裝110與該第二封裝120之間將該第一封裝110連附至該第二封裝120。在此，該等第一和第二封裝110、120係經彼此連附，使得該第一封裝110的第一半導體晶粒112和該第二封裝120的第二半導體晶粒122為其一者設置在另一者之上。這也就是說該黏著構件130可直接地接觸於該等第一及第二半導體晶粒112、122，使得該等第一和第二封裝110、120為彼此連附。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒之間可能並未設置基板或導線框架。在本揭示的代表性具體實施例中，該導體接線124的一部分可穿透該黏著構件130。換言之，即如圖1範例所示，該導體接線124的一部分可被該黏著構件130所環繞。因此，可藉由該黏著構 件130將該導體接線124的部分和該第二半導體晶粒122的一表面封隔於外部環境，並因此能夠降低或防止外部因素對此造成影響，且同時該導體接線124及該第二半導體晶粒122亦可為電性絕緣於鄰近區域內所佈設的裝置。在本揭示的代表性具體實施例裡，例如像是該黏著構件130的黏著構件可含有膜層上接線(FOW)材料，然本揭示特點並不受限於此。
根據本揭示，該囊封體140可經構成以環繞於該等第一及第二封裝110、120。在圖1範例裡，該囊封體140曝出相反於該等第一及第二封裝110、120而其上架置有該等第一及第二半導體晶粒112、122之表面的表面。此外，該囊封體140可曝出經設置在與該架置板121相同平面上之導線123的一表面。該囊封體140可保護該等第一和第二半導體晶粒112、122以及任何其他在該半導體封裝100內所提供的半導體裝置不致受到外部環境因素影響。此外，由於該囊封體140曝出該第二封裝120之架置板121的表面，因此自該半導體封裝100內部所產生的熱能可便利地散出。該囊封體140可為藉由例如像是矽氧樹脂、環氧樹脂或是其等的適當等同項目所製成，然本揭示特點並不受限於此。
即如圖1範例所示，該等導體構件150係經連接至構成於該電路板111之曝出表面上的RDL 116。該等導體構件150形成一路徑，而該半導體封裝100可經此路徑而電性連接於一外部電路。該等導體構件150可例如具有球體的形狀，同時可為由例如具有錫(Sn)、鉛(Pb)或銀(Ag)合金或是其等之適當等同項目的焊接材料所製成，然本揭示特點並不受限於此。
即如前文所述，根據本揭示之一具體實施例的半導體封裝100可為組態設定以使得環繞於該等第一及第二半導體晶粒112、122之導 線123的一或更多者為接地，藉此降低或防止自外部所施加的非所欲EMI穿透進入該半導體封裝100內。
同時，由於該第二半導體晶粒122的一表面以及該導體接線124的一部分是被該黏著構件130所嵌封，因此可保護該等不受到外部影響並且電性絕緣於位在鄰近區域內的裝置。
此外，因為該等第一及第二封裝110、120在封裝過程中可同時地被該囊封體140所囊封，從而能夠減少或避免該等第一及第二封裝110、120之各式構件因該等第一及第二封裝110、120構件的熱膨脹係數差異之故所造成的翹曲問題。
在後文中將說明一種根據本揭示另一具體實施例之半導體封裝的組態。
圖2為一根據本揭示另一具體實施例之半導體封裝200的截面視圖。與前文具體實施例者相同的功能性元件和操作是以相同的參考編號所註記，同時後文說明將會聚焦於本具體實施例與先前具體實施例之間的差異處。
現參照圖2範例，根據本揭示之另一具體實施例的半導體封裝200含有一第一封裝110，其含有一電路板111及一經架置於該電路板111上的第一半導體晶粒112；以及一第二封裝220，其含有一架置板121、一或更多經架置於該架置板121上的第二半導體晶粒122，以及一或更多條導線223，此等為電性連接於該架置板121和該第二半導體晶粒122。該半導體封裝200亦含有一將該第一封裝110連附至該第二封裝220的黏著構件130。此外，該等第一及第二封裝110、220是由一囊封體140所囊封，此囊 封體可令該等第一及第二封裝110、220中相反於其上架置有該等第一及第二半導體晶粒112、122者的表面曝出於該半導體封裝200的外部。同時，即如圖2範例所示，可在該電路板111上構成複數個導體構件150。此等導體構件150可為例如由本文說明的焊接材料所製成，然不限於此。
在圖1範例中該第二封裝120之導線123的第三區域123c雖經顯示為傾斜，然在圖2的示範性半導體封裝200裡該第二封裝220之導線223的第三區域223c則是顯示為垂直於該等第一及第二區域123a、123b。換言之，將經電性連接至該架置板121和該第二半導體晶粒122之第一區域123a連接到經電性連接至該電路板111之第二區域123b的第三區域223c可予製造成與該等導線223的第一及第二區域123a、123b相垂直。因此，比較於圖1的半導體封裝100，可將該半導體封裝200構成為具有相對更小的寬度，藉以進一步微小化該半導體封裝200。
即如前文中對於圖1範例所述者，在根據本揭示之另一具體實施例的半導體封裝200裡，環繞於該等第一及第二半導體晶粒112、122之導線223的一或更多者可為接地，藉此降低或防止自外部所施加的非所欲EMI穿透進入該半導體封裝200內。
同時，由於該導體接線124的一部分以及該第二半導體晶粒122的一表面是被該黏著構件130所嵌封，因此可保護該等受嵌封元件不受到外部影響並且電性絕緣於位在鄰近區域內的裝置。
更進一步，由於該等第一及第二封裝110、120是同時地被該囊封體140所囊封，因此能夠減少或避免因該等第一及第二封裝110、120的熱膨脹係數差異之故所造成的翹曲問題。
在後文中將說明一種根據本揭示又另一具體實施例之半導體封裝的組態。
圖3為一根據本揭示又另一具體實施例之半導體封裝3000的截面視圖。與前文具體實施例者相同的功能性元件和操作是以相同的參考編號所註記，同時後文說明將會聚焦於本具體實施例與先前具體實施例之間的差異處。
現參照圖3，根據本揭示又另一具體實施例的半導體封裝3000含有該半導體封裝100(在此定義為第一半導體封裝)以及一半導體封裝300。而圖3中所示的半導體封裝10則可對應為例如前述圖1的半導體封裝100。
即如圖3範例所示，該半導體封裝300含有一電路板310，兩個經架置於該電路板310上的半導體晶粒320a、320b，以及電性連接該電路板310和該等半導體晶粒320a、320b的複數條導體接線330。一囊封體340囊封該電路板310、該等兩個半導體晶粒320a、320b，以及該等導體接線330。一或更多經連接於該電路板310的導體構件350可將該電路板310電性互連於該半導體封裝100。該等導體構件350可例如包含焊接材料並且可具有球體的形狀。
即如圖3範例所示，可將複數個連附板311構成於該電路板310的頂部表面上，同時令一經電性連接於該等連附板311的重分配層(RDL)312曝出於該電路板310的底部表面。該等半導體晶粒320a、320b可例如由矽質材料所製成，並且可含有複數個經構成於其內的半導體裝置。此外，複數個連附板321可為構成於該等半導體晶粒320a、320b上，而且可對應 於該電路板310上的連附板311。本揭示的半導體晶粒320a、320b可藉由一黏著層(未予圖示)以供例如架置在該電路板310上。此外，該等半導體晶粒320a、320b可藉由例如一黏著層(未予圖示)以彼此連附。
在所述的圖3範例中是以兩個經聯同架置於該電路板310上的半導體晶粒320a、320b作為範例，然本揭示特點並不受限於此。應注意到確可按所示方式將一個、兩個或比兩個更多的半導體晶粒架置在該電路板310上，而不致悖離本揭示的範疇。該等導體接線330可電性連接經個別地構成於該電路板310以及該半導體晶粒320a、320b上的連附板311、321。因此，該電路板310及該半導體晶粒320a、320b可藉由該等導體接線330電性連接。該等導體接線330可例如藉自包含金(Au)、銅(Cu)、鋁(Al)與其等適當等同項目之群組選定的其一者所製成，然本揭示特點並不受限於此。該囊封體340可經構成以供完整地覆蓋經架置於該電路板310上的半導體晶粒320a、320b以及該等導體接線330。該囊封體340可保護這些經設置在該半導體封裝內的半導體裝置，包含半導體晶粒320a、320b和導體接線330，不會受外部環境因素所影響。該囊封體340可為藉由例如像是矽氧樹脂、環氧樹脂或是其等的適當等同項目所製成，然本揭示特點並不受限於此。即如圖3範例中所述，該等導體構件350係經連接至該電路板310的RDL 312，同時該等導體構件350可為連接至該等導線123中被該第一半導體封裝100內之囊封體所曝出的的第一區域123a。也就是說，該等第一及第二半導體封裝100、300是藉由該第二半導體封裝300的導體構件350彼此電性連接。該等導體構件350可為例如由錫(Sn)、鉛(Pb)或銀(Ag)或是其等之適當等同項目的合金所製成，然本揭示特點並不受限於此。
在後文中將說明一種根據本揭示又另一具體實施例之半導體封裝的組態。
圖4為一根據本揭示又另一具體實施例之半導體封裝的截面視圖。與前文具體實施例者相同的功能性元件和操作是以相同的參考編號所註記，同時後文說明將會聚焦於本具體實施例與先前具體實施例之間的差異處。
現參照圖4，該根據本揭示又另一具體實施例之半導體封裝4000含有一半導體封裝100(定義為第一半導體封裝)，其可對應於例如圖1的半導體封裝100或其變化項目；一第二半導體封裝100’，其可與該半導體封裝100相同並與其相隔(定義為第二半導體封裝)；以及一第三半導體封裝400，其可為電性連接於該等第一及第二半導體封裝100、100’。
即如圖4範例所示，該等第一及第二半導體封裝100、100’是依彼此相隔的方式所設置。此外，該等第一及第二半導體封裝100、100’係經構成以曝出一導線的其一區域，像是圖1所示範例半導體封裝之導線123的第二區域123b。換言之，該等第一及第二半導體封裝100、100’可為構成而使得該囊封體140曝出該第二區域123b並同時囊封該等導線的其他區域，像是圖1示範性具體實施例之導線123的第一和第三區域123a、123c。根據本揭示按類似方式，可類似地執行圖2範例的囊封作業，藉以曝出該等導線223c中一或更多者之第二區域123b的表面。
在圖4範例裡，該第三半導體封裝400含有一電路板410；一或更多經架置於該電路板410上的半導體晶粒420；複數條經電性連接於該電路板410及該半導體晶粒420的導體接線430；以及囊封該電路板410、 該半導體晶粒420和該等導體接線430的囊封體440。複數個導體構件450可為構成於該電路板410上，並且可將該電路板410電性連接於該等第一及第二半導體封裝100、100’。該等導體構件450可具有例如球體的形狀，並且可含有例如焊料，然不限於此，即如後文所述者。即如圖4範例中所示，該第三半導體封裝400可為設置在該等第一和第二半導體封裝100、100’之間，而且可例如電性連接於該等第一及第二半導體封裝100、100’。
即如圖4範例所示，可將複數個連附板411構成於該電路板410的頂部表面上，同時可令一經電性連接於該等連附板411的重分配層(RDL)412曝出於該電路板410的底部表面。該半導體晶粒420可例如由矽質材料所製成，並且可含有複數個經構成於其內的半導體裝置。此外，複數個連附板421可為構成於該半導體晶粒420上，而且可對應於該電路板410上的連附板411。該半導體晶粒420可例如藉由一黏著層(未予圖示)以架置於該電路板410。在所述圖4具體實施例中是以僅將單一個半導體晶粒420架置於該電路板410上作為範例，然本揭示特點並不受限於此。應能認知到亦可將一個以上的半導體晶粒架置於該電路板410上，而不致悖離本揭示的範疇。該等導體接線430可電性連接經個別地構成於該電路板410以及該半導體晶粒420上的複數個連附板411、421。因此，該電路板410及該半導體晶粒420可藉由該等導體接線430電性連接。該等導體接線430可例如藉自包含金(Au)、銅(Cu)、鋁(Al)與其等適當等同項目之群組選定的其一者所製成，然本揭示特點並不受限於此。
該囊封體440可經構成以供完整地覆蓋經架置於該電路板410上的半導體晶粒420以及該等導體接線430。按此方式，該囊封體440 可保護這些經設置在該半導體封裝400內的半導體裝置，包含半導體晶粒420和導體接線430，不會受外部環境因素所影響。該囊封體440可為藉由例如像是矽氧樹脂、環氧樹脂或是其等的適當等同項目所製成，然本揭示特點並不受限於此。該等導體構件450可為連接至該電路板410的RDL 412。此外，即如前文所述，該等導體構件450可為連接至該等導線123的第二區域123b，此區域可為由該等第一及第二半導體封裝100、100’內的囊封體所曝出。換言之，當設置在該等第一與第二半導體封裝100、100’之間時，該第三半導體封裝400的導體構件450可在該第一半導體封裝100的一側邊處電性連接於該等導線123的所曝出第二區域123b，並且可在該第二半導體封裝100’的一側邊處電性連接於該所曝出區域123b。也就是說，該等第一、第二及第三半導體封裝100、100’和400可透過該第三半導體封裝400以電性互連。該等導體構件450可例如具有球體的形狀，同時可為由例如具有錫(Sn)、鉛(Pb)或銀(Ag)合金或是其等之適當等同項目所製成，然本揭示特點並不受限於此。
在後文中將說明一種根據本揭示一具體實施例製造一半導體封裝的方法。
圖5為一說明根據本揭示具體實施例的製造一半導體封裝之示範性方法的流程圖。
現參照圖5範例，根據本發明具體實施例製造一半導體封裝的方法包含製備一第一封裝(S10)；製備一第二封裝(S20)；將該等第一及第二封裝彼此連附(S30)；囊封該等經連附的第一及第二封裝(S40)；以及構成複數個導體構件(S50)。
圖6A至圖6E為，根據本揭示，循序地說明如圖5所示製造一半導體封裝的示範性方法之處理步驟的截面視圖。在後文中，將併同圖5而參照於圖6A至圖6E以說明一種根據本揭示製造一半導體封裝的方法。
現參照圖5及圖6A，可製備一第一封裝，其中該第一封裝含有一電路板111，並且一第一半導體晶粒112係經架置於其上(S10)。該第一封裝110可藉由按本揭所述方式電性連接該第一半導體晶粒112和該電路板111所構成。
在本揭示的一代表性具體實施例裡，可在該電路板111的第一或頂部表面上構成複數個導體圖案。此外，該電路板111可含有複數個連附板114，藉以稍後連接至相對應的複數條導線；以及一導體材料115，其可含有焊接材料以供預鍍於該等連附板114上。同時，可令一重分配層(RDL)116，其係經電性連接至該等經構成於該電路板111之第一或頂部表面上的複數個導體圖案，曝出於該電路板111的第二或底部表面。並且，稍後可在該RDL 116上的選定位置處構成複數個導體構件，即如後文所述。
在圖6A的範例裡，該第一半導體晶粒112可由例如矽質或是其他的適當材料所製成，然不限於此，同時可含有複數個經構成於其內的半導體裝置。可在該第一半導體晶粒112的第一表面上構成複數個導體圖案，而且該等圖案可藉由一在該第一半導體晶粒112內所提供的RDL以電性連接至經構成於該第一半導體晶粒112之第二表面上的導體凸塊113。即如所述，該第一半導體晶粒112是藉由該等導體凸塊113以電性連接於該電路板111的導體圖案。該等導體凸塊113可為例如由焊接材料所構成，即 如前文所述。
現參照圖5及圖6B，可製備一第二封裝，其中該第二封裝含有一架置板121，其具有一或更多經架置於其上的第二半導體晶粒122；以及複數條導線123，該等係經電性連接於該架置板121並且連於該第二半導體晶粒122(S20)。該第二封裝120可為藉由將該第二半導體晶粒122架置在該架置板121上，並且透過導體接線124以將該架置板121和該第二半導體晶粒122電性連接於該等導線123，所構成。
在本揭示的一代表性具體實施例裡，可在該架置板121的表面上構成複數個連附板。一第二半導體晶粒122可例如藉由一黏著層(未予圖示)以架置於該電路板121上。該第二半導體晶粒122可由例如矽質或是任何其他的適當材料所製成，然不限於此，同時可含有複數個經構成於其內的半導體裝置。此外，可在該第二半導體晶粒122的表面上構成複數個連附板。在所述圖6B具體實施例中是以僅將單一個半導體晶粒122架置於該架置板121上作為範例，然本揭示特點並不受限於此。應注意到可將一個以上的半導體晶粒架置於該架置板121上，而不致悖離本揭示的範疇。
該等導線123可為設置為環繞於該架置板121和該第二半導體晶粒122。該等導線123可經設置在與該架置板121之表面相同的平面上。此外，可在該等導線123上構成一或更多連附板，並且該等複數條導線123中可包含作為接地的一或更多條導線，以及作為電性信號之傳輸路徑的一或更多條信號導線。
該等導體接線124可為構成以將該架置板121及該第二半導體晶粒122的連附板連接至該等導線123的連附板。換言之，該架置板121 及該第二半導體晶粒122可藉由該等導體接線124以電性連接於該等導線123。該等導體接線124可例如藉自包含金(Au)、銅(Cu)、鋁(Al)與其等適當等同項目之群組選定的其一者所製成，然本揭示特點並不受限於此。
現參照圖5及圖6C，在本揭示的一代表性具體實施例裡，該等第一和第二封裝110、120可藉由一黏著構件130而彼此連附(S30)。在此，該等第一和第二封裝110、120係經彼此連附，使得該第一半導體晶粒112和該第二半導體晶粒122係經疊置而其一者位在另一者之上。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒之間可能並未設置基板或導線框架。也就是說，該等第一及第二半導體晶粒112、122係經疊置為其一者位在另一者之上，而該黏著構件130則設置於其間，藉以將該等第一及第二封裝110、120彼此連附。該黏著構件130可含有例如膜層上接線(FOW)材料。因此，由於此疊置的結果，該等導體接線124可通過該黏著構件130並且穿透至該黏著構件130內。在本揭示的一代表性具體實施例中，該第一封裝110、該黏著構件130和該第二封裝120的疊置結構可例如在約150℃的溫度處予以固化，藉以利用該黏著構件130來完成該等第一及第二封裝110、120的連附處理。
現參照圖5及圖6D，該等第一和第二封裝110、120可由一囊封體140所囊封(S40)。在圖6D的範例裡，該囊封體140係經構成以自該第一封裝110的頂部部分完全地環繞於該第二封裝120的側邊部分。換言之，根據本揭示，該囊封體140可為構成以令該等第一及第二封裝110、120中相反於其上架置有該等第一及第二半導體晶粒112、122者的表面曝出於外部環境。在本揭示的代表性具體實施例裡，該囊封體140亦可將經設置 在與該受曝架置板121相同平面上之導線123的一表面曝出於外部(即如第一區域123a)。該囊封體140可為藉由包含例如像是矽氧樹脂、環氧樹脂或是其等之適當等同項目的群組中所選定者所製成，然本揭示特點並不受限於此。
現參照圖5及圖6E，可在該第一封裝110上構成複數個導體構件150(S50)。該等導體構件150可在該電路板111中被該囊封體140所曝出的表面上連接至該RDL 116。該等導體構件150形成一路徑，而該半導體封裝可經此路徑而電性連接於一外部電路。該等導體構件150可為由錫(Sn)、鉛(Pb)或銀(Ag)或是其等之適當等同項目的合金所製成，然本揭示特點並不受限於此。
即如前文所述，在根據本揭示之具體實施例製造半導體封裝的方法中，環繞於該等第一及第二半導體晶粒112、122之導線123的至少一者可為接地，藉此降低或防止自外部所施加的非所欲EMI穿透進入該半導體封裝100內。
同時，由於該第二半導體晶粒122的一表面以及該導體接線124的一部分是被該黏著構件130所嵌封，因此可保護該等不受到外部影響並且電性絕緣於位在鄰近區域內的裝置。
並且，由於該等第一及第二封裝110、120在該半導體封裝100的製造過程中是同時地被該囊封體140所囊封，因此能夠降低或防止半導體晶粒以及其他構件因該等第一及第二封裝110、120構件的熱膨脹係數差異之故所造成的翹曲問題。
本揭示可藉由提供一種半導體封裝以解決前述的先前技藝 缺點，此半導體封裝能夠藉由令經組態設定以環繞於該半導體封裝之複數條導線的至少一者為接地來減少或防止自外部所施加的非所欲電磁干擾(EMI)穿透進入到該半導體封裝內。同時說明一種製造此半導體封裝的方法。
根據本揭示，茲提供一種半導體封裝，該者含有一第一封裝，此封裝含有一電路板及一經架置於該電路板上的第一半導體晶粒；一第二封裝，此封裝含有一架置板、經架置於該架置板上的至少一第二半導體晶粒，以及一或更多條導線，此等係經電性連接於該架置板及該第二半導體晶粒。此半導體封裝亦可含有一黏著構件，其將該第一封裝連附於該第二封裝，而其中該等一或更多條導線係經電性連接於該電路板，並且該等導線中至少一者係經接地。
在本揭示的代表性具體實施例裡，該第一封裝及該第二封裝可為疊置，故而使得該等第一和第二半導體晶粒是其一者設置在另一者之上，並且一或更多條導線可構成為環繞於該等第一及第二半導體晶粒。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒之間可能並未設置基板或導線框架。該電路板及該第一半導體晶粒可藉由以焊接材料所製成的導體凸塊而電性連接。該架置板和該第二半導體晶粒可藉由該等一或更多條導線及接線而電性連接。該等接線各者的一部分可為由該黏著構件所環繞。
該等第一及第二封裝可為由一囊封體所囊封，並且該電路板及該架置板中相反於其上個別地設置有該等第一和第二半導體晶粒之表面的表面可為由該囊封體所曝出。該電路板可進一步含有經構成於其上的多個導體構件，這些可為由焊接材料所製成。
該等一或更多條導線各者可具有一第一區域，此區域係經電性連接於該架置板及該第二半導體晶粒；一第二區域，此區域係經電性連接於該電路板；以及一第三區域，此區域將該等第一及第二區域彼此連接。該第三區域可經構成為傾斜，或者該第三區域可為垂直於該等第一及第二區域。該黏著構件可含有膜層上接線(FOW)材料。
根據本揭示，一第一半導體封裝可分隔於一第二半導體封裝，此第二者可為該第一半導體封裝的另一者，並且該等第一及第二半導體封裝可為藉由一第三半導體封裝而彼此電性連接。
根據本揭示，茲提供一種製造一半導體封裝的方法，其中該方法包含製備一第一封裝，其含有一電路板，而其上架置有一第一半導體晶粒；製備一第二封裝，其含有一架置板，而其上架置有一第二半導體晶粒，和一或更多條導線，此等係經電性連接於該架置板及該第二半導體晶粒；利用一黏著構件以將該第一封裝和該第二封裝彼此連附；利用一囊封體以囊封該第一封裝和該第二封裝；以及在該第一封裝上形成多個導體構件。
該第一封裝和該第二封裝可為疊置，使得該第一半導體晶粒及該第二半導體晶粒為其一者位於另一者之上。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒之間可能並未設置基板或導線框架。該等一或更多條導線可經構成以環繞於該第一半導體晶粒及該第二半導體晶粒。該電路板和該第一半導體晶粒可藉由導體凸塊所電性連接。該架置板和該第二半導體晶粒則可藉由該等一或更多條導線及導體接線而連接。
該囊封體可曝出該電路板和該架置板中相反於其上架置有 該等第一和第二半導體晶粒者的表面。該黏著構件可含有膜層上接線(FOW)材料。
即如前文所述，在該半導體封裝以及製造該者的方法中，可藉由排置經組態設定以環繞於該半導體封裝之複數條導線的至少一者為接地來減少或避免從該半導體封裝外部非所欲地引入的電磁波進入到該半導體封裝內。
可在一半導體封裝中瞭解本揭示的特點，該者含有一第一封裝，此封裝含有一電路板及一經架置於該電路板上的第一半導體晶粒；以及一第二封裝，此封裝含有一架置板、經架置於該架置板上的至少一第二半導體晶粒，以及一或更多條導線，此等係經電性連接於該架置板及/或該第二半導體晶粒。該半導體封裝亦可含有一黏著構件，其可將該第一封裝連附於該第二封裝；以及一囊封體，其可囊封該第一封裝和該第二封裝。該電路板、該架置板和該等複數條導線可為排置以環繞於該第一半導體晶粒和該第二半導體晶粒，同時該等複數條導線可為電性連接於該電路板。該第一封裝和該第二封裝可為疊置，故而使得該等第一及第二半導體晶粒是藉由位於該等第一與第二半導體晶粒之間的黏著構件將其一者設置在另一者上，並且該等複數條導線中的至少一者可為接地。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒之間可能並未設置基板或導線框架。該架置板及/或該第二半導體晶粒可藉由導體接線以電性連接於該等一或更多條導線，而且該電路板及該第一半導體晶粒可藉由導體凸塊以電性彼此連接。
在本揭示的代表性具體實施例裡，該等導體接線各者中經接 附於該第二半導體晶粒的部分可為被該黏著構件所環繞。該電路板和該架置板中相反於其上架置有該等第一及第二半導體晶粒者的表面可為由該囊封體所曝出。該電路板可進一步含有多個導體構件，此等係經構成於該電路板中由該囊封體所曝出的表面上。該等複數條導線各者可具有一第一區域，此區域含有連至該架置板及/或該第二半導體晶粒的第一電性連接；一第二區域，此區域含有連至該電路板的第二電性連接；以及一第三區域，此區域將該等第一及第二區域彼此連接。該第三區域可垂直於該等第一及第二區域。該電路板和該架置板中相反於其上架置有該等第一及第二半導體晶粒者的表面可為由該囊封體曝出，並且該囊封體可將該等複數條導線的第一區域曝出於該半導體封裝的外部。該第一區域的曝出部分可位於該第一區域之未曝出部分而含有該第一電性連接的相反側邊上。
本揭示的其他特點可在製造一半導體封裝的方法中獲知。此方法可包含製備一第一封裝，其含有一電路板，和一經架置於該電路板上的第一半導體晶粒；並且製備一第二封裝，其含有一架置板，一經架置於該架置板上的第二半導體晶粒，和複數條導線，此等係經電性連接於該架置板及/或該第二半導體晶粒。該方法亦可包含利用一黏著構件以將該第一封裝和該第二封裝彼此連附；利用一囊封體以囊封該等經連附的第一封裝和第二封裝；以及在該第一封裝上形成多個導體構件。該第一封裝和該第二封裝係經疊置，故而使得該第一半導體晶粒及該第二半導體晶粒是藉由位於該第一與該第二半導體晶粒之間的黏著構件將其一者設置在另一者上，並且該等複數條導線係經形成為環繞於該第一半導體晶粒及該第二半導體晶粒。在本揭示的代表性具體實施例中，該等第一與第二半導體晶粒 之間可能並未設置基板或導線框架。該架置板及/或該第二半導體晶粒可藉由導體接線以電性連接於該等複數條導線，其中該電路板及該第一半導體晶粒可藉由導體凸塊以電性彼此連接。該囊封體可曝出該電路板和該架置板中相反於其上架置有該第一半導體晶粒和該第二半導體晶粒者的表面。該黏著構件可含有膜層上接線(FOW)材料。
本揭示的進一步特點可在一系統中觀察而知。此系統可包含一第一半導體封裝及一第二封裝。該第一封裝可含有一經架置於一第一電路板上的第一半導體晶粒。該第二封裝可含有一經架置於一架置板上的第二半導體晶粒，以及複數條導線，此等係經電性連接於該第二半導體晶粒和該第一電路板。該系統亦可含有一黏著構件，其可將該第一封裝連附於該第二封裝；以及一囊封體，其可囊封該第一封裝和該第二封裝。該等複數條導線各者具有一第一區域，此區域含有連至該架置板及/或該第二半導體晶粒的第一電性連接；一第二區域，此區域含有連至該第一電路板的第二電性連接；以及一第三區域，此區域將該等第一及第二區域彼此連接。該第一電路板和該架置板中相反於其上架置有該第一半導體晶粒及該第二半導體晶粒者的表面可為由該囊封體所曝出，並且該囊封體可在該等複數條導線各者的第一區域之未曝出部分的相反側邊上令該第一區域的一個別部分曝出於該半導體封裝的外部。該系統亦可含有一第二半導體封裝。該第二半導體封裝可含有經架置於一第二電路板上的一或更多半導體晶粒。該第二電路板可包含複數個導體構件，此等係經電性連接於該第二電路板以及該等複數條導線各者之第一區域中由該囊封體曝出於該第一半導體封裝之外部的個別部分。該等複數條導線可經構成以環繞於該第一半導體晶 粒和該第二半導體晶粒，該架置板及/或該第二半導體晶粒可藉由導體接線以連接至該等該等複數條導線，並且該電路板及該第一半導體晶粒可藉由導體凸塊而彼此電性連接。
本申請案提供其所含之發明性概念的多項示範性具體實施例。然本揭示的範疇並不受限於這些示範性具體實施例。眾多變化項目，無論究係針對於本案文顯明地提供抑或由本案文所隱含，像是在結構、維度、材料種類與製造程序方面上的變化，皆可由熟習本項技藝之人士依據本揭示加以實作。
本揭示雖既已針對多項示範性具體實施例所敘述，然確可著手進行各種變化及修飾而不致悖離本揭示的範疇。因此，本揭示的範疇應由後載申請專利範圍，而非本案文說明之示範性具體實施例，所定義。
雖既已參照於一些具體實施例以描述本揭示，然熟習本項技藝之人士將能瞭解到確可進行各種變化，並可對其替換以適當的等同項目而不致悖離本揭示範圍。此外，確可對本揭敎示進行眾多修改以調適於一特定狀況或材料而不致悖離其範疇。因此，所欲者為本揭示並不受限於本揭所述的特定具體實施例，而是本揭示涵蓋歸屬於後載申請專利範圍之範疇內的所有具體實施例。
100‧‧‧第一半導體封裝
110‧‧‧第一封裝
111‧‧‧電路板
112‧‧‧第一半導體晶粒
113‧‧‧導體凸塊
114‧‧‧連附板
115‧‧‧導電材料
116‧‧‧重分配層(RDL)
120‧‧‧架置板
121‧‧‧架置板
122‧‧‧第二半導體晶粒
123‧‧‧導線
123a‧‧‧第一區域
123b‧‧‧第二區域
123c‧‧‧第三區域
124‧‧‧接線
130‧‧‧黏著構件
140‧‧‧囊封體
150‧‧‧導體構件

Claims (19)

  1. 一種半導體封裝，其包含：一第一封裝，其含有一電路板和一經架置於該電路板上的第一半導體晶粒；一第二封裝，其含有一架置板、經架置於該架置板上的至少一第二半導體晶粒和複數條導線，該複數條導線係經電性連接於該架置板及/或該第二半導體晶粒，其中該等複數條導線各者具有一第一區域，該第一區域含有連至該架置板及/或該第二半導體晶粒的第一電性連接；一第二區域，該第二區域含有連至該電路板的第二電性連接；以及一第三區域，該第三區域將該等第一及第二區域彼此連接；一黏著構件，其將該第一封裝連附於該第二封裝；以及一囊封體，其囊封該第一封裝及該第二封裝，其中該電路板、該架置板和該等複數條導線係經排置成環繞於該第一半導體晶粒和該第二半導體晶粒，且該等複數條導線係經電性連接於該電路板。
  2. 如申請專利範圍第1項所述之半導體封裝，其中該第一封裝和該第二封裝係經疊置，使得該等第一及第二半導體晶粒是藉由位於該第一與該第二半導體晶粒之間的黏著構件將其一者設置在另一者上，並且其中該等複數條導線中的至少一者係接地。
  3. 如申請專利範圍第1項所述之半導體封裝，其中該架置板及/或該第二半導體晶粒是藉由導體接線以電性連接於該等複數條導線。
  4. 如申請專利範圍第3項所述之半導體封裝，其中該電路板及該第一 半導體晶粒是藉由導體凸塊以電性彼此連接。
  5. 如申請專利範圍第4項所述之半導體封裝，其中該等導體接線之各者中接附於該第二半導體晶粒的部分是被該黏著構件所環繞。
  6. 如申請專利範圍第1項所述之半導體封裝，其中該電路板和該架置板中相反於其上架置有該等第一和第二半導體晶粒者的表面是由該囊封體所曝出，並且其中該電路板進一步含有多個導體構件，此等係經形成於該電路板中由該囊封體所曝出的表面上。
  7. 如申請專利範圍第1項所述之半導體封裝，其中該第三區域為垂直於該等第一及第二區域。
  8. 如申請專利範圍第1項所述之半導體封裝，其中該電路板和該架置板中相反於其上架置有該等第一和第二半導體晶粒者的表面是由該囊封體所曝出，並且其中該囊封體將該等複數條導線之各者的第一區域曝出於該半導體封裝的外部。
  9. 如申請專利範圍第8項所述之半導體封裝，其中該第一區域的曝出部分是位於該第一區域之未曝出部分而含有該第一電性連接的相對側邊上。
  10. 一種製造一半導體封裝的方法，該方法包含：製備一第一封裝，其含有一電路板，和一經架置於該電路板上的第一半導體晶粒；製備一第二封裝，其含有一架置板、一經架置於該架置板上之第二半導體晶粒和複數條導線，該複數條導線係經電性連接於該架置板及/或該第二半導體晶粒； 利用一黏著構件以將該第一封裝和該第二封裝彼此連附，其中該黏著構件含有膜層上接線(FOW)材料；利用一囊封體以囊封該等經連附的第一封裝和第二封裝；以及在該第一封裝上形成多個導體構件。
  11. 如申請專利範圍第10項所述之方法，其中該第一封裝和該第二封裝係經疊置，使得該第一半導體晶粒及該第二半導體晶粒是藉由位於該第一與該第二半導體晶粒之間的黏著構件將其一者設置在另一者上，並且該等複數條導線係經形成為環繞於該第一半導體晶粒及該第二半導體晶粒。
  12. 如申請專利範圍第10項所述之方法，其中該架置板及/或該第二半導體晶粒是藉由導體接線以電性連接於該等複數條導線。
  13. 如申請專利範圍第12項所述之方法，其中該電路板及該第一半導體晶粒是藉由導體凸塊以電性彼此連接。
  14. 如申請專利範圍第10項所述之方法，其中該囊封體曝出該電路板和該架置板中相反於其上架置有該第一半導體晶粒和該第二半導體晶粒者的表面。
  15. 一種系統，其包含：一第一半導體封裝，其包含：一第一封裝，其含有一經架置於一第一電路板上的第一半導體晶粒；一第二封裝，其含有一經架置於一架置板上的第二半導體晶粒及複數條導線，該複數條導線係經電性連接於該第二半導體晶粒和該第一電路板； 一黏著構件，其將該第一封裝連附於該第二封裝；一囊封體，其囊封該第一封裝及該第二封裝，其中該等複數條導線各者具有一第一區域，該第一區域含有連至該架置板及/或該第二半導體晶粒的第一電性連接，一第二區域，該第二區域含有連至該第一電路板的第二電性連接，以及一第三區域，該第三區域將該等第一及第二區域彼此連接；其中該第一電路板和該架置板中相反於其上架置有該第一半導體晶粒和該第二半導體晶粒者的表面是由該囊封體所曝出；並且其中該囊封體將該第一區域中位於該等複數條導線各者之第一區域的未曝出部分之相對側邊上的個別部分曝出於該第一半導體封裝的外部；以及一第二半導體封裝，其包含：一或更多半導體晶粒，此等係經架置於一第二電路板上，該第二電路板含有複數個導體構件，而該等導體構件係經電性連接於該第二電路板且連於該等複數條導線之第一區域中由該囊封體曝出於該第一半導體封裝之外部的個別部分。
  16. 如申請專利範圍第15項所述之系統，其中該等複數條導線係經形成以環繞於該第一半導體晶粒及該第二半導體晶粒。
  17. 如申請專利範圍第15項所述之系統，其中該架置板及/或該第二半導體晶粒是藉由導體接線以連接於該等複數條導線。
  18. 如申請專利範圍第15項所述之系統，其中該電路板及該第一半導體晶粒是藉由導體凸塊以電性彼此連接。
  19. 一種半導體封裝，其包含：一第一封裝，其含有一電路板和一經架置於該電路板上的第一半導 體晶粒，其中該電路板及該第一半導體晶粒是藉由導體凸塊以電性彼此連接；一第二封裝，其含有一架置板、經架置於該架置板上的至少一第二半導體晶粒和複數條導線，該複數條導線係經電性連接於該架置板及/或該第二半導體晶粒，其中該架置板及/或該第二半導體晶粒是藉由導體接線以電性連接於該等複數條導線；一黏著構件，其將該第一封裝連附於該第二封裝，其中該等導體接線之各者中接附於該第二半導體晶粒的部分是被該黏著構件所環繞；以及一囊封體，其囊封該第一封裝及該第二封裝，其中該電路板、該架置板和該等複數條導線係經排置成環繞於該第一半導體晶粒和該第二半導體晶粒，且該等複數條導線係經電性連接於該電路板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835808A (zh) * 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
US10008441B2 (en) * 2015-12-17 2018-06-26 Mediatek Inc. Semiconductor package
KR102522322B1 (ko) 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US20180134546A1 (en) * 2016-11-14 2018-05-17 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10629519B2 (en) * 2016-11-29 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200707669A (en) * 2005-03-31 2007-02-16 Stats Chippac Ltd Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US20070221978A1 (en) * 2004-11-17 2007-09-27 Fujitsu Limited Semiconductor device
TW201310603A (zh) * 2011-08-17 2013-03-01 Intersil Americas LLC 背對背堆疊晶粒

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070068441A (ko) 2007-05-02 2007-06-29 후지쯔 가부시끼가이샤 반도체 장치
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
KR101088086B1 (ko) 2009-10-05 2011-11-30 앰코 테크놀로지 코리아 주식회사 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지
KR20130040071A (ko) 2011-10-13 2013-04-23 삼성전자주식회사 반도체 스택 패키지 장치
US10049977B2 (en) * 2014-08-01 2018-08-14 Qualcomm Incorporated Semiconductor package on package structure and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221978A1 (en) * 2004-11-17 2007-09-27 Fujitsu Limited Semiconductor device
TW200707669A (en) * 2005-03-31 2007-02-16 Stats Chippac Ltd Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
TW201310603A (zh) * 2011-08-17 2013-03-01 Intersil Americas LLC 背對背堆疊晶粒

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