KR20150019156A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명에서는 반도체 패키지를 감싸도록 형성된 리드 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지 내부로 침투하는 것을 방지할 수 있는 반도체 패키지 및 그 제조 방법이 개시된다.
일 예로, 회로기판 및 상기 회로기판에 탑재된 제 1 반도체 다이를 포함하는 제 1 패키지; 탑재판, 상기 탑재판에 탑재된 적어도 하나의 제 2 반도체 다이 및 상기 탑재판과 제 2 반도체 다이에 전기적으로 연결된 적어도 하나의 리드를 포함하는 제 2 패키지; 및 상기 제 1 패키지 및 제 2 패키지를 결합시키는 접착부재를 포함하고, 상기 리드는 상기 회로기판에 전기적으로 연결되며, 상기 리드 중 적어도 하나의 리드는 접지되도록 형성된 반도체 패키지가 개시된다.

Description

반도체 패키지 및 그 제조 방법 {Semiconductor Package And Fabricating Method Thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 다양한 제품에 사용된다. 그리고 최근에는 제품의 경박단소화 경향에 따라 반도체 패키지의 크기를 줄이기 위해 반도체 다이의 표면에 솔더 범프를 직접 형성하는 플립칩 패키지(flip chip package) 및 반도체 다이의 본드 패드에 관통 전극(Through Silicone Via, TSV)을 형성하는 TSV 패키지 등이 각광받고 있다. 이러한 플립칩 패키지 또는 TSV 패키지는 반도체 다이의 본드 패드에 연결되어 솔더 범프가 연결될 부분을 재배선하는 RDL(ReDistribution Layer)을 포함하는 구조로 형성되는 것이 일반적이다.
국내등록특허공보 제10-1096271호 (2011년11월22일 공고)
본 발명은 반도체 패키지를 감싸도록 형성된 리드 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지 내부로 침투하는 것을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 회로기판 및 상기 회로기판에 탑재된 제 1 반도체 다이를 포함하는 제 1 패키지; 탑재판, 상기 탑재판에 탑재된 적어도 하나의 제 2 반도체 다이 및 상기 탑재판과 제 2 반도체 다이에 전기적으로 연결된 적어도 하나의 리드를 포함하는 제 2 패키지; 및 상기 제 1 패키지 및 제 2 패키지를 결합시키는 접착부재를 포함하고, 상기 리드는 상기 회로기판에 전기적으로 연결되며, 상기 리드 중 적어도 하나의 리드는 접지될 수 있다.
여기서, 상기 제 1 패키지 및 제 2 패키지는 상기 제 1, 2 반도체 다이가 서로 마주보는 방향으로 적층될 수 있다.
그리고 상기 리드는 상기 제 1 및 제 2 반도체 다이를 감싸도록 형성될 수 있다.
또한, 상기 회로기판 및 제 1 반도체 다이는 솔더 범프에 의해 전기적으로 연결될 수 있다.
또한, 상기 탑재판 및 제 2 반도체 다이는 상기 리드와 도전성 와이어에 의해 전기적으로 연결될 수 있다.
또한, 상기 도전성 와이어의 일부는 상기 접착부재에 의해 감싸질 수 있다.
또한, 상기 제 1, 2 패키지는 인캡슐란트에 의해 인캡슐레이션되며, 상기 회로기판 및 탑재판의 상기 제 1, 2 반도체 다이가 탑재된 면의 반대면은 상기 인캡슐란트에 의해 노출될 수 있다.
또한, 상기 회로 기판에는 솔더 볼이 더 형성될 수 있다.
또한, 상기 리드는 상기 탑재판 및 제 2 반도체 다이와 전기적으로 연결된 제 1 영역, 상기 회로 기판과 전기적으로 연결된 제 2 영역 및 상기 제 1, 2 영역을 연결하는 제 3 영역을 포함할 수 있다.
또한, 상기 제 3 영역은 경사지도록 형성될 수 있다.
또한, 상기 제 3 영역은 제 1, 2 영역과 서로 수직을 이루도록 형성될 수 있다.
또한, 상기 접착부재는 FOW(Film Over Wire)로 이루어질 수 있다.
또한, 상기 반도체 패키지는 제 2 반도체 패키지와 전기적으로 연결될 수 있다.
또한, 상기 반도체 패키지는 동일한 반도체 패키지와 서로 이격되며, 동일한 두개의 상기 반도체 패키지는 또 다른 반도체 패키지에 의해 서로 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은 제 1 반도체 다이가 탑재된 회로기판을 준비하는 제 1 패키지 준비 단계; 제 2 반도체 다이가 탑재된 탑재판 및 상기 탑재판, 제 2 반도체 다이와 전기적으로 연결된 적어도 하나의 리드를 포함하는 제 2 패키지 준비 단계; 상기 제 1, 2 패키지를 접착부재에 의해 결합시키는 제 1, 2 패키지 결합 단계; 상기 제 1, 2 패키지를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및 상기 제 1 패키지에 솔더 볼을 형성하는 솔더 볼 형성 단계를 포함할 수 있다.
여기서, 상기 제 1, 2 패키지는 상기 제 1, 2 반도체 다이가 서로 마주보는 방향으로 적층될 수 있다.
그리고 상기 리드는 상기 제 1, 2 반도체 다이를 감싸도록 형성될 수 있다.
또한, 상기 회로기판 및 제 1 반도체 다이는 솔더 범프에 의해 전기적으로 연결될 수 있다.
또한, 상기 탑재판 및 제 2 반도체 다이는 상기 리드와 도전성 와이어에 의해 연결될 수 있다.
또한, 상기 인캡슐란트는 상기 회로기판 및 탑재판의 제 1, 2 반도체 다이가 탑재된 면의 반대면을 노출시킬 수 있다.
또한, 상기 접착부재는 FOW(Flim Over Wire)로 이루어질 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 패키지를 감싸도록 형성된 리드 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지 내부로 침투하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 6a 내지 6e는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 회로기판(111) 및 상기 회로기판(111)에 탑재된 제 1 반도체 다이(112)를 포함하는 제 1 패키지(110), 탑재판(121), 상기 탑재판(121)에 탑재된 적어도 하나의 제 2 반도체 다이(122) 및 상기 탑재판(121)과 제 2 반도체 다이(122)에 전기적으로 연결된 적어도 하나의 리드(123)를 포함하는 제 2 패키지(120), 상기 제 1, 2 패키지(110, 120)를 결합시키는 접착부재(130)를 포함한다. 또한, 상기 제 1, 2 패키지(110, 120)는 인캡슐란트(140)에 의해 인캡슐레이션되어, 상기 회로기판(111) 및 탑재판(121)의 상기 제 1, 2 반도체 다이(112, 122)가 탑재된 면의 반대면만을 외부로 노출시킨다. 또한, 상기 회로 기판(111)에는 솔더 볼(150)이 더 형성될 수 있다.
상기 제 1 패키지(110)는 상기 회로기판(111) 및 제 1 반도체 다이(112)를 포함한다. 상기 회로 기판(111)에는 다수의 패턴이 형성되며, 상기 다수의 패턴에는 상기 제 1 반도체 다이(112)와 전기적으로 연결된 솔더 범프(113)가 접속된다. 상기 제 1 반도체 다이(112)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성되어 있다. 그리고 상기 제 1 반도체 다이(112)에는 상기 회로기판(111)과 마찬가지로 다수의 패턴이 형성된다. 상기 회로기판(111) 및 제 1 반도체 다이(112)는 상기 솔더 범프(113)에 의해 서로 전기적으로 연결된다. 한편, 상기 회로기판(111)의 가장자리에는 본드 패드(114)가 형성되며, 그 상부에는 솔더(115)가 도포되어 상기 본드 패드(114)와 후에 설명될 리드(123)를 전기적으로 연결시킨다. 또한, 상기 회로기판(111)의 하부에는 상기 다수의 패턴 및 본드 패드(114)와 전기적으로 연결되는 재배선층(116)이 형성된다.
상기 제 2 패키지(120)는 탑재판(121), 적어도 하나의 제 2 반도체 다이(122) 및 적어도 하나의 리드(123)를 포함한다. 또한, 상기 제 2 패키지(120)는 상기 제 2 반도체 다이(122)가 상기 제 1 반도체 다이(112)와 마주보는 방향으로 적층되도록 형성된다. 상기 탑재판(121)은, 도면에 도시되지는 않았지만, 접착층에 의해 제 2 반도체 다이(122)와 결합된다. 상기 제 2 반도체 다이(122)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성된다. 도면에서는 하나의 반도체 다이만을 도시하였지만, 이것으로 본 발명을 한정하는 것은 아니며, 그 이상이 형성되어도 무방하다. 상기 탑재판(121) 및 제 2 반도체 다이(122)에는 각각 다수의 본드 패드가 형성된다. 그리고 상기 탑재판(121) 및 제 2 반도체 다이(122)의 본드 패드에는 도전성 와이어(124)가 연결된다. 상기 탑재판(121) 및 제 2 반도체 다이(122)는 상기 도전성 와이어(124)에 의해 적어도 하나의 상기 리드(123)와 전기적으로 연결된다. 물론, 상기 리드(123)에도 본드 패드가 형성되어 도전성 와이어(124)가 연결된다. 상기 도전성 와이어(124)의 재질은 금(Au), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 리드(123)는 제 1 영역(123a), 제 2 영역(123b) 및 제 3 영역(123c)을 포함한다. 상기 제 1 영역(123a)은 상기 탑재판(121)과 동일 평면상에 위치한다. 상기 제 1 영역(123a)에는 본드 패드가 형성되고, 상기 도전성 와이어(124)가 연결됨으로써 상기 탑재판(121) 및 제 2 반도체 다이(122)와 전기적으로 연결된다. 상기 제 2 영역(123b)은 상기 솔더(115)에 의해 상기 회로기판(111) 상부의 본드 패드(114)와 연결됨으로써, 상기 회로기판(111)과 전기적으로 연결된다. 상기 제 3 영역(123c)은 상기 제 1, 2 영역(123a, 123b)을 전기적으로 연결하며, 경사지도록 형성될 수 있다.
적어도 하나의 상기 리드(123)는 상기 제 1, 2 반도체 다이(111, 121)를 감싸도록 형성된다. 또한, 적어도 하나의 상기 리드(123)는 접지되어 있는 그라운드용 리드 및 전기적 신호의 전달 경로가 되는 시그널용 리드를 포함할 수 있다. 여기서, 상기 적어도 하나의 리드(123)가 접지되어 있으므로, 본 발명에 따른 반도체 패키지의 내부로 EMI(Electro Magnetic Interference)와 같은 전자파에 의한 장애를 방지하는 것이 가능하다. 다시 말해서, 상기 리드(123)가 상기 회로 기판(111)의 상부 및 제 1, 2 반도체 다이(111, 121)를 감싸도록 형성되고, 상기 적어도 하나의 리드(123)가 접지되어 있으므로, 외부로부터 유입된 불필요한 전자파가 그라운드용 리드를 통해 흘러나감으로써 전자파가 반도체 패키지 내부로 침투하는 것을 방지할 수 있다.
상기 접착부재(130)는 상기 제 1 패키지(110) 및 제 2 패키지(120) 사이에서 상기 제 1, 2 패키지(110, 120)를 결합한다. 이 때, 상기 제 1 패키지(110)의 제 1 반도체 다이(112)와 상기 제 2 패키지(120)의 제 2 반도체 다이(122)는 서로 마주보는 방향으로 결합된다. 즉, 상기 접착부재(130)는 상기 제 1, 2 반도체 다이(122)와 직접적으로 접촉하여 상기 제 1, 2 패키지(110, 120)를 결합한다. 상기 접착부재(130)의 내부에는 상기 도전성 와이어(124)의 일부가 관통된다. 즉, 상기 도전성 와이어(124)의 일부는 상기 접착부재(130)에 의해 감싸질 수 있다. 따라서, 상기 접착부재(130)에 의해 상기 도전성 와이어(124)의 일부 및 상기 제 2 반도체 다이(122)의 일면이 밀봉되므로, 외부 충격 방지 및 인접한 영역의 소자들과의 전기적 절연 효과를 얻을 수 있다. 여기서, 상기 접착부재(130)는 FOW(Film Over Wire)로 이루어질 수 있으나 이것으로 본 발명을 한정하는 것은 아니다.
상기 인캡슐란트(140)는 상기 제 1, 2 패키지(110, 120)를 감싸도록 형성된다. 이 때, 상기 인캡슐란트(140)는 상기 제 1, 2 패키지(110, 120)의 제 1, 2 반도체 다이(112, 122)가 탑재된 면의 반대면을 외부로 노출시킨다. 또한, 상기 인캡슐란트(140)는 상기 탑재판(121)과 동일 평면상에 위치한 상기 리드(123)의 일면도 외부로 노출시킬 수 있다. 상기 인캡슐란트(140)는 반도체 패키지 내부의 상기 제 1, 2 반도체 다이(112, 122) 및 반도체 소자들을 외부로부터 보호한다. 또한, 상기 인캡슐란트(140)가 상기 제 2 패키지(120)의 탑재판(121)의 일면을 외부로 노출시키므로, 반도체 패키지 내부에서 발생한 열이 쉽게 외부로 방출될 수 있다. 상기 인캡슐란트(180)는 실리콘 수지, 에폭시 수지 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 솔더 볼(150)은 상기 회로 기판(111)의 노출된 면에 형성된 재배선층(116)에 접속된다. 상기 솔더 볼(150)은 상기 반도체 패키지가 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 상기 솔더 볼(150)은 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 상기 제 1, 2 반도체 다이(112, 122)를 감싸는 상기 리드(123) 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지(100) 내부로 침투하는 것을 방지할 수 있다.
또한, 상기 제 2 반도체 다이(121)의 일면 및 상기 도전성 와이어(124)의 일부가 상기 접착부재(130)에 의하여 밀봉되므로, 외부 충격 방지 및 인접한 영역의 소자들과의 전기적 절연 효과를 얻을 수 있다.
더불어, 상기 제 1, 2 패키지(110, 120)는 인캡슐란트(140)에 의해 동시에 인캡슐레이션되므로, 이 과정에서의 제 1, 2 패키지(110, 120)의 열응력 차이에 의한 휘어짐 등을 방지할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 회로기판(111) 및 상기 회로기판(111)에 탑재된 제 1 반도체 다이(112)를 포함하는 제 1 패키지(110), 탑재판(121), 상기 탑재판(121)에 잡태된 적어도 하나의 제 2 반도체 다이(122) 및 상기 탑재판(121)과 제 2 반도체 다이(122)에 전기적으로 연결된 적어도 하나의 리드(223)를 포함하는 제 2 패키지(220) 및 상기 제 1, 2 패키지(110, 220)를 결합시키는 접착부재(130)를 포함한다. 또한, 상기 제 1, 2 패키지(110, 220)는 인캡슐란트(140)에 의해 인캡슐레이션되어, 상기 제 1, 2 패키지(110, 220)의 상기 제 1, 2 반도체 다이(112, 122)가 탑재된 면의 반대면만을 외부로 노출시킨다. 또한, 상기 회로 기판(111)에는 솔더 볼(150)이 더 형성될 수 있다. .
앞선 실시예에서는, 상기 제 2 패키지(120)의 리드(123) 중 제 3 영역(123c)이 경사지도록 형성되었지만, 본 발명의 다른 실시예에 따른 반도체 패키지(200)에서는 상기 제 2 패키지(220)의 리드(223) 중 제 3 영역(223c)이 제 1, 2 영역(123a, 123b)과 수직을 이루도록 형성된다. 다시 말해서, 탑재판(121) 및 제 2 반도체 다이(122)와 전기적으로 연결되는 제 1 영역(123a)과 회로 기판(111)과 전기적으로 연결되는 제 2 영역(123b)을 연결시키는 제 3 영역(223c)은 제 1, 2 영역(123a, 123b)과 각각 수직을 이룬다. 따라서, 반도체 패키지의 폭을 보다 좁게 형성하는 것이 가능함으로써, 소형화된 반도체 패키지의 구현이 가능하다.
이와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 상기 제 1, 2 반도체 다이(112, 122)를 감싸는 상기 리드(223) 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지(200) 내부로 침투하는 것을 방지할 수 있다.
또한, 상기 제 2 반도체 다이(122)의 일면 및 상기 도전성 와이어(124)의 일부가 상기 접착부재(130)에 의하여 밀봉되므로, 외부 충격 방지 및 인접한 영역의 소자들과의 전기적 절연 효과를 얻을 수 있다.
또한, 상기 제 1, 2 패키지(110, 120)는 인캡슐란트(140)에 의해 동시에 인캡슐레이션되므로, 이 과정에서의 제 1, 2 패키지(110, 120)의 열응력 차이에 의한 휘어짐 등을 방지할 수 있다.
또한, 상기 리드(223) 중 제 3 영역(223c)이 제 1, 2 영역(123a, 123b)과 각각 수직을 이루도록 형성됨으로써, 소형화된 반도체 패키지(200)의 구현이 가능하다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구성을 설명하도록 한다.
도 3는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(3000)는 상술한 반도체 패키지(100)(여기서는, 제 1 반도체 패키지로 정의한다) 및 제 2 반도체 패키지(300)를 포함한다.
상기 제 2 반도체 패키지(300)는 회로기판(310), 상기 회로기판(310)에 탑재된 적어도 하나의 반도체 다이(320), 상기 회로기판(310)과 적어도 하나의 반도체 다이(320)를 전기적으로 연결시키는 도전성 와이어(330), 상기 회로기판(310), 적어도 하나의 반도체 다이(320), 도전성 와이어(330)를 덮는 인캡슐란트(340) 및 상기 회로기판(310)에 접속되어 회로기판(310)을 제 1 반도체 패키지(100)와 전기적으로 연결시키는 솔더 볼(350)을 포함한다.
상기 회로기판(310)의 상면에는 다수의 본드 패드(311)가 형성되며, 하면에는 상기 본드 패드(311)와 전기적으로 연결된 재배선층(312)이 노출된다. 상기 적어도 하나의 반도체 다이(320)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성되어 있다. 그리고 상기 적어도 하나의 반도체 다이(320)에는 상기 회로기판(310)과 마찬가지로 다수의 본드 패드(321)가 형성된다. 상기 반도체 다이(320)는, 도면에 도시되지는 않았지만, 접착층에 의해 상기 회로기판(310)에 탑재된다. 또한, 각각의 상기 반도체 다이(320)도 접착층에 의해 서로 결합되어 있다. 도면에서는 상기 회로기판(310)에 두 개의 반도체 다이(320)가 탑재된 것으로 도시하였지만, 이것으로 본 발명을 한정하는 것은 아니며, 그 이상이 형성되어도 무방하다. 상기 도전성 와이어(330)는 상기 회로기판(310) 및 적어도 하나의 반도체 다이(320) 각각에 형성된 다수의 본드 패드(311, 321)를 전기적으로 연결시킨다. 따라서, 상기 회로기판(310) 및 적어도 하나의 반도체 다이(320)는 상기 도전성 와이어(330)에 의해 전기적으로 연결된다. 상기 도전성 와이어(330)는 금(Au), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 인캡슐란트(340)는 상기 회로기판(310)의 상부에 탑재된 적어도 하나의 반도체 다이(320) 및 도전성 와이어(330) 전체를 덮도록 형성된다. 상기 인캡슐란트(340)는 반도체 패키지 내부의 상기 반도체 다이(320) 및 도전성 와이어(330)를 포함한 반도체 소자들을 외부로부터 보호한다. 상기 인캡슐란트(340)는 실리콘 수지, 에폭시 수지 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 솔더 볼(350)은 상기 회로기판(310)의 재배선층(312)에 접속된다. 또한, 상기 솔더 볼(340)은 상기 제 1 반도체 패키지(100)에서 인캡슐란트에 의해 노출된 리드의 제 1 영역(123a)에 각각 접속된다. 즉, 상기 제 2 반도체 패키지(300)의 솔더 볼(340)에 의해 상기 제 1, 2 반도체 패키지(100, 300)는 서로 전기적으로 연결된다. 상기 솔더 볼(340)은 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이하에서는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구성을 설명하도록 한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(4000)는 상술한 반도체 패키지(100)(여기서는, 제 1 반도체 패키지로 정의한다), 상기 제 1 반도체 패키지(100)와 이격된 동일한 반도체 패키지(100')(여기서는, 제 2 반도체 패키지로 정의한다) 및 상기 제 1, 2 반도체 패키지(100, 100')를 전기적으로 연결시키는 제 3 반도체 패키지(400)를 포함한다.
상기 제 1, 2 반도체 패키지(100, 100')는 서로 이격되도록 위치한다. 또한, 상기 제 1, 2 반도체 패키지(100, 100')는 리드(123) 중 제 2 영역(123b)이 노출되도록 형성된다. 다시 말해서, 인캡슐란트(140)가 상기 제 2 영역(123b)을 노출시키도록, 상기 리드(123)의 제 1, 3 영역(123a, 123c)만을 감싸도록 형성된다.
상기 제 3 반도체 패키지(400)는 회로기판(410), 상기 회로기판(410)에 탑재된 적어도 하나의 반도체 다이(420), 상기 회로기판(410)과 적어도 하나의 반도체 다이(420)를 전기적으로 연결시키는 도전성 와이어(430), 상기 회로기판(410), 적어도 하나의 반도체 다이(420), 도전성 와이어(430)를 덮는 인캡슐란트(440) 및 상기 회로기판(410)에 접속되어 회로기판(410)을 제 1, 2 반도체 패키지(100, 100')와 전기적으로 연결시키는 솔더 볼(440)을 포함한다. 상기 제 3 반도체 패키지(400)는 상기 제 1, 2 반도체 패키지(100, 100')의 사이에 위치하여 상기 제 1, 2 반도체 패키지(100, 100')를 전기적으로 연결시킨다.
상기 회로기판(410)의 상면에는 다수의 본드 패드(411)가 형성되며, 하면에는 상기 본드 패드(411)와 전기적으로 연결된 재배선층(412)이 노출된다. 상기 적어도 하나의 반도체 다이(420)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성되어 있다. 그리고 상기 적어도 하나의 반도체 다이(420)에는 상기 회로기판(410)과 마찬가지로 다수의 본드 패드(421)가 형성된다. 상기 반도체 다이(420)는, 도면에 도시되지는 않았지만, 접착층에 의해 상기 회로기판(410)에 탑재된다. 도면에서는 하나의 반도체 다이만을 도시하였지만, 이것으로 본 발명을 한정하는 것은 아니며, 그 이상이 형성되어도 무방하다. 상기 도전성 와이어(430)는 상기 회로기판(410) 및 적어도 하나의 반도체 다이(420) 각각에 형성된 다수의 본드 패드(411, 421)를 전기적으로 연결시킨다. 따라서, 상기 회로기판(410) 및 적어도 하나의 반도체 다이(420)는 상기 도전성 와이어(430)에 의해 전기적으로 연결된다. 상기 도전성 와이어(430)는 금(Au), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 인캡슐란트(440)는 상기 회로기판(410)의 상부에 탑재된 적어도 하나의 반도체 다이(420) 및 도전성 와이어(430) 전체를 덮도록 형성된다. 상기 인캡슐란트(440)는 반도체 패키지 내부의 상기 반도체 다이(420) 및 도전성 와이어(430)를 포함한 반도체 소자들을 외부로부터 보호한다. 상기 인캡슐란트(440)는 실리콘 수지, 에폭시 수지 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 솔더 볼(450)은 상기 회로기판(410)의 재배선층(412)에 접속된다. 또한, 상기 솔더 볼(450)은 상기 제 1, 2 반도체 패키지(100, 100')에서 인캡슐란트(140)에 의해 노출된 상기 리드(123)의 제 2 영역(123b)에 각각 접속된다. 다시 말해서, 상기 제 3 반도체 패키지(400)의 솔더 볼(450)은 상기 제 1, 2 반도체 패키지(100, 100') 사이에서 상기 제 1 반도체 패키지(100)의 일측 및 상기 제 2 반도체 패키지(100')의 타측에서 각각 노출된 제 2 영역(123b)에 접속된다. 즉, 상기 제 3 반도체 패키지(400)를 통해 상기 제 1, 2, 3 반도체 패키지(100)는 전기적으로 연결된다. 상기 솔더 볼(450)은 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이하에서는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다. 도 5를 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 제 1 패키지 준비 단계(S10), 제 2 패키지 준비 단계(S20), 제 1, 2 패키지 결합 단계(S30), 인캡슐레이션 단계(S40) 및 솔더 볼 형성 단계(S50)를 포함한다.
도 6a 내지 6e는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다. 이하에서는 도 5를 함께 참조하여 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하도록 한다.
도 5 및 도 6a를 참조하면, 제 1 반도체 다이(112)가 탑재된 회로기판(111)을 준비하는 제 1 패키지 준비 단계(S10)가 이루어진다. 상기 제 1 패키지(110)는 상기 제 1 반도체 다이(112)와 회로기판(111)을 전기적으로 연결시킴으로써 이루어진다.
상기 회로기판(111)의 상면에는 다수의 패턴이 형성된다. 또한, 상기 회로기판(111)은 후에 리드와 접속될 본드 패드(114)가 더 포함되며, 상기 본드 패드(114)에는 솔더(115)가 미리 도포되어 있을 수 있다. 또한, 상기 회로기판(111)의 하면에는 상면에 형성된 다수의 패턴들과 연결되며, 후에 솔더 볼이 형성되는 재배선층(116)이 노출되어 있다.
상기 제 1 반도체 다이(112)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성된다. 상기 제 1 반도체 다이(112)의 상면에는 다수의 패턴이 형성되며, 패턴들은 상기 제 1 반도체 다이(112) 내부의 재배선층에 의해 하면에 형성된 솔더 범프(113)와 전기적으로 연결된다. 그리고 상기 제 1 반도체 다이(112)는 솔더 범프(113)에 의해 상기 회로기판(111)의 패턴에 전기적으로 연결된다.
도 5 및 도 6b를 참조하면, 적어도 하나의 제 2 반도체 다이(122)가 탑재된 탑재판(121) 및 상기 탑재판(121), 제 2 반도체 다이(122)와 전기적으로 연결된 적어도 하나의 리드(123)를 포함하는 제 2 패키지 준비 단계(S20)가 이루어진다. 상기 제 2 패키지(120)는 상기 탑재판(121)에 제 2 반도체 다이(122)를 탑재시키고, 도전성 와이어(124)로 상기 탑재판(121) 및 제 2 반도체 다이(122)를 상기 리드(123)와 전기적으로 연결시킴으로써 이루어진다.
상기 탑재판(121)의 상면에는 다수의 본드 패드가 형성된다.
상기 제 2 반도체 다이(122)는 도면에 도시되지는 않았지만, 접착층에 의해 상기 탑재판(121)에 탑재된다. 상기 제 2 반도체 다이(122)는 일반적으로 실리콘 재질로 구성되며, 그 내부에 다수의 반도체 소자들이 형성된다. 또한, 상기 제 2 반도체 다이(122)의 상면에는 다수의 본드 패드가 형성된다. 본 발명의 실시예에서는 하나의 상기 반도체 다이(122)가 탑재판(121)에 탑재되었지만 이것으로 본 발명을 한정하는 것은 아니며, 그 이상이 형성되어도 무방하다.
상기 적어도 하나의 리드(123)는 상기 탑재판(121) 및 제 2 반도체 다이(122)의 주변에서 상기 탑재판(121) 및 제 2 반도체 다이(122)를 둘러싸도록 위치한다. 상기 리드(123)는 상기 탑재판(121)과 동일 평면상에 위치할 수 있다. 또한, 상기 리드(123)에는 적어도 하나의 본드 패드가 형성된다. 한편, 적어도 하나의 상기 리드(123)는 접지되어 있는 그라운드용 리드 및 전기적 신호의 전달 경로가 되는 시그널용 리드를 포함한다.
상기 도전성 와이어(124)는 상기 탑재판(121) 및 제 2 반도체 다이(122)의 본드 패드와 상기 리드(123)의 본드 패드를 서로 연결시키도록 형성된다. 즉, 상기 도전성 와이어(124)에 의해 상기 탑재판(121) 및 제 2 반도체 다이(122)는 상기 리드(123)와 전기적으로 연결된다. 상기 도전성 와이어(124)는 금(Au), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 5 및 도 6c를 참조하면, 상기 제 1, 2 패키지(110, 120)를 접착부재(130)에 의해 결합시키는 제 1, 2 패키지 결합 단계(S30)가 이루어진다. 이 때, 상기 제 1, 2 패키지(110, 120)는 제 1 반도체 다이(112)와 제 2 반도체 다이(122)가 서로 마주보도록 적층되어 결합된다. 즉, 상기 제 1, 2 반도체 다이(112, 122)를 상기 접착부재(130)를 사이에 두고 마주보도록 적층시킴으로써 상기 제 1, 2 패키지(110, 120)의 결합이 이루어진다. 한편, 상기 접착부재(130)는 FOW(Flim Over Wire)로 이루어질 수 있다. 따라서, 적층에 의해 상기 도전성 와이어(124)가 상기 접착부재(130)의 내부로 관통되어 들어가게 된다. 그 후, 적층된 상기 제 1 패키지(110), 접착부재(130) 및 2 패키지(110, 120)를 150℃ 정도의 고온에서 경화시킴으로써 상기 접착부재(130)에 의한 상기 제 1, 2 패키지(110, 120)의 결합이 완료된다.
도 5 및 도 6d를 참조하면, 상기 제 1, 2 패키지(110, 120)가 인캡슐란트(140)에 의해 인캡슐레이션되는 인캡슐레이션 단계(S40)가 이루어진다. 여기서, 상기 인캡슐란트(140)는 상기 제 1 패키지(110)의 상부로부터 상기 제 2 패키지(120)의 측부 전체를 감싸도록 형성된다. 즉, 상기 인캡슐란트(140)는 상기 제 1, 2 패키지(110, 120)의 제 1, 2 반도체 다이(112, 122)가 탑재된 면의 반대면만을 외부로 노출시키도록 형성된다. 또한, 상기 인캡슐란트(140)는 노출된 상기 탑재판(121)과 동일 평면상에 있는 상기 리드(123)의 일면도 외부로 노출시킬 수 있다. 상기 인캡슐란트(140)는 실리콘 수지, 에폭시 수지 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 5 및 도 6e를 참조하면, 상기 제 1 패키지(110)에 솔더 볼(150)을 형성하는 솔더 볼 형성 단계(S50)가 이루어진다. 상기 솔더 볼(150)은 상기 인캡슐란트(140)에 의해 노출된 상기 회로기판(111) 하면의 재배선층(116)에 접속된다. 상기 솔더 볼(150)은 상기 반도체 패키지가 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 상기 솔더 볼(150)은 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 상기 제 1, 2 반도체 다이(112, 122)를 감싸는 상기 리드(123) 중 적어도 하나가 접지되도록 형성됨으로써, 외부로부터 유입된 불필요한 전자파가 반도체 패키지 내부로 침투하는 것을 방지할 수 있다.
또한, 상기 제 2 반도체 다이(122)의 일면 및 상기 도전성 와이어(124)의 일부가 상기 접착부재(130)에 의하여 밀봉되므로, 외부 충격 방지 및 인접한 영역의 소자들과의 전기적 절연 효과를 얻을 수 있다.
또한, 상기 제 1, 2 패키지(110, 120)는 인캡슐란트(140)에 의해 동시에 인캡슐레이션되므로, 이 과정에서의 제 1, 2 패키지(110, 120)의 열응력 차이에 의한 휘어짐 등을 방지할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400, 3000, 4000; 반도체 패키지
110; 제 1 패키지 111; 회로기판
112; 제 1 반도체 다이 113; 솔더 범프
120; 제 2 패키지 121; 탑재판
122; 제 2 반도체 다이 123, 223; 리드
124; 도전성 와이어 130; 접착부재
140; 인캡슐란트 150; 솔더 볼

Claims (21)

  1. 회로기판 및 상기 회로기판에 탑재된 제 1 반도체 다이를 포함하는 제 1 패키지;
    탑재판, 상기 탑재판에 탑재된 적어도 하나의 제 2 반도체 다이 및 상기 탑재판과 제 2 반도체 다이에 전기적으로 연결된 적어도 하나의 리드를 포함하는 제 2 패키지; 및
    상기 제 1 패키지 및 제 2 패키지를 결합시키는 접착부재를 포함하고,
    상기 리드는 상기 회로기판에 전기적으로 연결되며, 상기 리드 중 적어도 하나의 리드는 접지된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 패키지 및 제 2 패키지는 상기 제 1, 2 반도체 다이가 서로 마주보는 방향으로 적층된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 리드는 상기 제 1 및 제 2 반도체 다이를 감싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 회로기판 및 제 1 반도체 다이는 솔더 범프에 의해 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 탑재판 및 제 2 반도체 다이는 상기 리드와 도전성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 도전성 와이어의 일부는 상기 접착부재에 의해 감싸지는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1, 2 패키지는 인캡슐란트에 의해 인캡슐레이션되며,
    상기 회로기판 및 탑재판의 상기 제 1, 2 반도체 다이가 탑재된 면의 반대면은 상기 인캡슐란트에 의해 노출되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 회로 기판에는 솔더 볼이 더 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 리드는 상기 탑재판 및 제 2 반도체 다이와 전기적으로 연결된 제 1 영역, 상기 회로 기판과 전기적으로 연결된 제 2 영역 및 상기 제 1, 2 영역을 연결하는 제 3 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 3 영역은 경사지도록 형성된 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제 3 영역은 제 1, 2 영역과 서로 수직을 이루도록 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 접착부재는 FOW(Film Over Wire)로 이루어지는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 반도체 패키지는 제 2 반도체 패키지와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 반도체 패키지는 동일한 반도체 패키지와 서로 이격되며, 동일한 두개의 상기 반도체 패키지는 또 다른 반도체 패키지에 의해 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제 1 반도체 다이가 탑재된 회로기판을 준비하는 제 1 패키지 준비 단계;
    제 2 반도체 다이가 탑재된 탑재판 및 상기 탑재판, 제 2 반도체 다이와 전기적으로 연결된 적어도 하나의 리드를 포함하는 제 2 패키지 준비 단계;
    상기 제 1, 2 패키지를 접착부재에 의해 결합시키는 제 1, 2 패키지 결합 단계;
    상기 제 1, 2 패키지를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및
    상기 제 1 패키지에 솔더 볼을 형성하는 솔더 볼 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1, 2 패키지는 상기 제 1, 2 반도체 다이가 서로 마주보는 방향으로 적층되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 리드는 상기 제 1, 2 반도체 다이를 감싸도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 15 항에 있어서,
    상기 회로기판 및 제 1 반도체 다이는 솔더 범프에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 15 항에 있어서,
    상기 탑재판 및 제 2 반도체 다이는 상기 리드와 도전성 와이어에 의해 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 15 항에 있어서,
    상기 인캡슐란트는 상기 회로기판 및 탑재판의 제 1, 2 반도체 다이가 탑재된 면의 반대면을 노출시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 15 항에 있어서,
    상기 접착부재는 FOW(Flim Over Wire)로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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