KR101301782B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제조 공정 및 비용을 줄이고, 방열효과를 향상시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 회로 기판을 준비하는 회로 기판 준비 단계; 상기 회로 기판에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 회로 기판과 반도체 다이를 도전성 와이어로 연결하는 와이어 본딩 단계; 상기 회로 기판 및 반도체 다이와 이격되도록 몰드 체이스에 방열판을 준비하는 방열판 준비 단계; 및 상기 회로 기판과 방열판 사이를 인캡슐란트로 몰드하는 몰딩 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method of thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 다수의 패턴이 형성된 회로 기판에 반도체 다이를 적층하고 와이어로 본딩한 후, 이를 인캡슐란트로 몰드하여 완성된다. 또한, 상기 반도체 패키지의 열적 특성을 개선하기 위해 방열판을 이용하는 것이 일반적이다. 이러한 방열판은 방열효과를 위해 회로 기판과 직접적으로 연결되게 형성하나, 이로 인해 회로 기판의 디자인에 제약을 받게 된다. 또한, 패키지의 사이즈가 커져 비용 상승의 원인이 된다. 따라서, 방열효과를 높이면서 비용을 감소할 수 있는 반도체 패키지가 요구된다.
본 발명은 제조 공정 및 비용을 줄이고, 방열효과를 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 패키지의 제조 방법은 회로 기판을 준비하는 회로 기판 준비 단계; 상기 회로 기판에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 회로 기판과 반도체 다이를 도전성 와이어로 연결하는 와이어 본딩 단계; 상기 회로 기판 및 반도체 다이와 이격되도록 몰드 체이스에 방열판을 준비하는 방열판 준비 단계; 및 상기 회로 기판과 방열판 사이를 인캡슐란트로 몰드하는 몰딩 단계를 포함한다.
상기 방열판 준비 단계는 상기 몰드 체이스가 방열판을 진공 상태로 잡아당길 수 있다. 상기 방열판 준비 단계는 중심부에 형성된 제1영역과 상기 제1영역의 외주연인 가장자리에 형성된 제2영역을 포함하고, 상기 제1영역의 두께가 제2영역의 두께보다 두껍게 형성된 방열판을 준비할 수 있다. 상기 방열판 준비 단계는 상기 방열판의 제1영역이 상기 반도체 다이와 대응되는 위치에 놓이도록 할 수 있다. 상기 방열판 준비 단계는 상기 제2영역에 적어도 하나의 돌출부가 형성된 방열판을 준비할 수 있다.
또한, 본 발명에 의한 반도체 패키지는 회로 기판; 상기 회로 기판의 상부에 위치하며, 상기 회로 기판과 전기적으로 연결된 반도체 다이; 상기 회로 기판 및 반도체 다이와 이격되어 형성된 방열판; 및 상기 회로 기판과 방열판 사이를 몰드하는 인캡슐란트를 포함한다.
상기 방열판은 중심부에 형성된 제1영역; 및 상기 제1영역의 외주연인 가장자리에 형성된 제2영역을 포함할 수 있다. 상기 제1영역의 두께는 상기 제2영역의 두께보다 두꺼울 수 있다. 상기 제1영역은 상기 반도체 다이의 상부에 위치하며, 상기 반도체 다이의 면적과 대응되거나 넓게 형성될 수 있다. 상기 인캡슐란트에는 상기 제1영역과 대응되는 상부홈이 형성될 수 있다. 상기 제2영역에는 적어도 하나의 돌출부가 형성될 수 있다. 상기 인캡슐란트에는 상기 돌출부와 결합되는 결합홈이 형성될 수 있다.
상기 방열판은 외부로 노출될 수 있다. 상기 회로 기판과 반도체 다이를 전기적으로 연결시키는 도전성 와이어를 더 포함할 수 있다.
또한, 본 발명에 의한 반도체 패키지의 제조 방법은 다이 패드와 리드로 이루어진 리드 프레임을 준비하는 리드 프레임 준비 단계; 상기 다이 패드에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이에 더미 다이를 부착하는 더미 다이 부착 단계; 상기 반도체 다이 및 더미 다이를 상기 리드에 도전성 와이어로 본딩하는 와이어 본딩 단계; 상기 반도체 다이 및 더미 다이를 인캡슐란트로 몰드하는 몰딩 단계; 상기 인캡슐란트에 적어도 하나의 관통홀을 형성하는 관통홀 형성 단계; 상기 관통홀을 도전성 물질로 채우는 관통 전극 형성 단계; 및 상기 인캡슐란트의 상부에 방열판을 부착하는 방열판 부착 단계를 포함한다.
상기 더미 다이 부착 단계는 상부에 도전층이 형성된 더미 다이를 부착할 수 있다.
상기 와이어 본딩 단계는 상기 더미 다이를 상기 리드 중 그라운드 리드에 도전성 와이어로 본딩할 수 있다.
상기 관통홀 형성 단계는 상기 더미 다이 위에 형성된 인캡슐란트에 관통홀을 형성할 수 있다. 상기 관통홀 형성 단계는 레이저, 드릴 또는 에칭으로 상기 인캡슐란트에 관통홀을 형성할 수 있다.
상기 관통 전극 형성 단계는 도전성 페이스트 또는 도전성 포스트로 관통홀을 채울 수 있다.
상기 방열판 부착 단계는 상기 관통홀을 덮도록 상기 인캡슐란트에 방열판을 부착할 수 있다.
또한, 본 발명에 의한 반도체 패키지는 다이 패드와 리드로 이루어진 리드 프레임; 상기 다이 패드에 위치하며, 상기 리드와 전기적으로 연결된 반도체 다이; 상기 반도체 다이의 상부에 위치하며, 상기 리드와 전기적으로 연결된 더미 다이; 상기 반도체 다이 및 더미 다이를 몰드하며, 적어도 하나의 관통홀이 형성된 인캡슐란트; 및 상기 인캡슐란트의 상부에 위치하는 방열판을 포함하고, 상기 관통홀에는 도전성 물질로 이루어진 관통 전극이 형성된 것을 특징으로 한다.
상기 관통홀은 상기 더미 다이 위에 형성될 수 있다.
상기 더미 다이는 상부에 도전층이 형성될 수 있다. 상기 더미 다이는 상기 리드 중 그라운드 리드에 전기적으로 연결될 수 있다.
상기 방열판은 상기 관통홀의 상부에 위치할 수 있다.
또한, 본 발명에 의한 반도체 패키지의 제조 방법은 다이 패드와 리드로 이루어진 리드 프레임을 준비하는 리드 프레임 준비 단계; 상기 다이 패드에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이를 상기 리드에 도전성 와이어로 본딩하는 와이어 본딩 단계; 상기 반도체 다이를 인캡슐란트로 몰드하는 몰딩 단계; 상기 인캡슐란트에 적어도 하나의 관통홀을 형성하는 관통홀 형성 단계; 상기 관통홀을 도전성 물질로 채우는 관통 전극 형성 단계; 및 상기 인캡슐란트의 상부에 방열판을 부착하는 방열판 부착 단계를 포함한다.
상기 관통홀 형성 단계는 상기 리드 중 그라운드 리드에 관통홀을 형성할 수 있다. 상기 관통홀 형성 단계는 레이저, 드릴 또는 에칭으로 상기 인캡슐란트에 관통홀을 형성할 수 있다. 상기 관통 전극 형성 단계는 도전성 페이스트 또는 도전성 포스트로 상기 관통홀을 채울 수 있다.
상기 방열판 부착 단계는 상기 관통홀을 덮도록 상기 인캡슐란트에 방열판을 부착할 수 있다.
또한, 본 발명에 의한 반도체 패키지는 다이 패드와 리드로 이루어진 리드 프레임; 상기 다이 패드에 위치하며, 상기 리드와 전기적으로 연결된 반도체 다이; 상기 반도체 다이를 몰드하며, 적어도 하나의 관통홀이 형성된 인캡슐란트; 및 상기 인캡슐란트의 상부에 위치하는 방열판을 포함하고, 상기 관통홀에는 도전성 물질로 이루어진 관통 전극이 형성된 것을 특징으로 한다.
상기 관통홀은 상기 리드 중 그라운드 리드에 형성될 수 있다.
상기 방열판은 상기 관통홀의 상부에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 방열판을 회로 기판의 상부에 위치시킨 후 그 사이를 인캡슐란트로 몰드함으로써, 방열판을 부착하는 공정을 생략하여 이에 따른 제조 공정 및 비용을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 반도체 다이가 부착된 회로 기판과 방열판을 이격되게 형성함으로써, 회로 기판의 공간을 효율적으로 사용할 수 있으며 사이즈를 줄일 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지 및 그 제조 방법은 인캡슐란트에 관통 전극을 형성하여 방열판을 그라운드와 연결된 더미 다이에 전기적으로 연결함으로써, 반도체 다이에서 발생하는 열을 외부로 방출할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지 및 그 제조 방법은 인캡슐란트에 관통 전극을 형성하여 외부로 노출된 방열판을 그라운드와 연결된 더미 다이에 전기적으로 연결함으로써, 외부의 전자기파를 차단할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지에서 방열판을 분리하여 도시한 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다.
도 8a 내지 도 8h는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다.
도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지에서 방열판을 분리하여 도시한 사시도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 와이어(130), 방열판(140), 인캡슐란트(150) 및 솔더볼(160)을 포함한다.
상기 회로 기판(110)은 절연층으로 형성되며, 상면(111)에 형성된 다수의 제 1 배선 패턴(113), 하면(112)에 형성된 다수의 제 2 배선 패턴(114), 상기 제 1 배선 패턴(113)의 일부를 노출시키는 제 1 패시베이션층(115), 상기 제 2 배선 패턴(114)의 일부를 노출시키는 제 2 패시베이션층(116) 및 상기 제 1 배선 패턴(113)과 제 2 배선 패턴(114)을 전기적으로 연결하는 도전성 비아(117)를 포함한다.
상기 회로 기판(110)은 평평한 상면(111)과 상기 상면(111)의 반대면인 평평한 하면(112)으로 이루어진다. 상기 회로 기판(110)은 복수의 절연층 사이에 각각 금속 배선이 개재되어, 제1 배선 패턴(113)과 제 2 배선 패턴(114) 사이의 연결을 재배선 할 수 있다. 이러한 회로 기판(110)은 다층 회로 기판(Multi-layer PCB)일 수 있다.
상기 제 1 배선 패턴(113)은 상기 회로 기판(110)의 상면(111)에 형성된다. 상기 제 1 배선 패턴(113)은 도전성 비아(117)를 통해서 상기 제 2 배선 패턴(114)과 전기적으로 연결된다. 또한, 상기 제 1 배선 패턴(113)은 도전성 와이어(130)를 통해서 반도체 다이(120)와 전기적으로 연결될 수 있다. 상기 제 1 배선 패턴(113)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제 2 배선 패턴(114)은 상기 회로 기판(110)의 하면(112)에 형성된다. 상기 제 2 배선 패턴(114)은 도전성 비아(117)를 통해서 상기 제 1 배선 패턴(113)과 전기적으로 연결된다. 또한, 상기 제 2 배선 패턴(114)은 솔더볼(160)과 전기적으로 연결된다. 이러한, 제 2 배선 패턴(114)은 상기 제 1 배선 패턴(113)과 동일한 재질로 형성될 수 있다.
상기 제 1 패시베이션층(115)은 상기 회로 기판(110)의 상면(111)에서 상기 제 1 배선 패턴(113)의 외주연에 일정두께로 형성되어, 상기 제 1 배선 패턴(113)을 외부환경으로부터 보호한다. 즉, 상기 제 1 패시베이션층(115)은 상기 회로 기판(110)의 상면(111)에 형성되며, 상기 제 1 배선 패턴(113)의 일부를 외부로 노출시킨다. 이러한 제 1 패시베이션층(115)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 패시베이션층(116) 상기 회로 기판(110)의 하면(112)에서 상기 제 2 배선 패턴(114)의 외주연에 일정두께로 형성되어, 상기 제 2 배선 패턴(114)을 외부환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(116)은 상기 회로 기판(110)의 하면(112)에 형성되며, 상기 제 2 배선 패턴(114)의 일부를 외부로 노출시킨다. 이러한 제 2 패시베이션층(116)은 상기 제 1 패시베이션층(115)과 동일한 재질로 형성될 수 있다.
상기 도전성 비아(117)는 상기 회로 기판(110)의 상면(111)에 형성된 제 1 배선 패턴(113)과 하면(112)에 형성된 제 2 배선 패턴(114)을 관통하도록 형성된다. 따라서, 상기 도전성 비아(117)는 상기 제 1 배선 패턴(113)과 제 2 배선 패턴(114)을 전기적으로 연결한다. 또한, 상기 도전성 비아(117)는 상기 회로 기판(110) 내부의 금속 배선과 전기적으로 연결되어, 상기 제 1 배선 패턴(113)과 상기 제 2 배선 패턴(114) 사이의 전기적 연결을 재배선 할 수도 있다.
상기 반도체 다이(120)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(120)는 상기 회로 기판(110)의 상부에 형성된다. 구체적으로 설명하면, 상기 반도체 다이(120)는 상기 회로 기판(110)의 제 1 패시베이션층(115)에 접착제(10)에 의해 부착되어 있다. 여기서, 상기 접착제(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 또한, 상기 반도체 다이(120)의 상면에는 도전성 와이어(130)가 본딩될 수 있는 본드 패드(미도시)가 형성되어 있다. 상기 반도체 다이(120)는 도전성 와이어(130)를 통해 제 1 배선 패턴(113)과 전기적으로 연결된다.
상기 도전성 와이어(130)는 다수개가 형성될 수 있으며, 상기 반도체 다이(120)와 회로 기판(110)을 전기적으로 연결시키는 역할을 한다. 상기 도전성 와이어(130)의 일측은 상기 반도체 다이(120)의 본드 패드(미도시)에 연결되고, 타측은 상기 회로 기판(110)의 제 1 배선 패턴(113)에 연결된다. 상기 도전성 와이어(130)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 방열판(140)은 상기 회로 기판(110)의 상부에 상기 반도체 다이(120)와 이격되어 형성된다. 즉, 상기 방열판(140)은 상기 회로 기판(110) 및 반도체 다이(120)의 상부에 형성되며, 상기 회로 기판(110) 및 반도체 다이(120)와 이격되게 형성된다. 이처럼, 상기 회로 기판(110)과 방열판(140)이 이격되게 형성되면, 라우팅 및 부품 배치 등과 같은 디자인의 제약을 덜 받게 되어 공간을 효율적으로 사용할 수 있는 동시에 패키지의 사이즈를 줄일 수 있게 된다. 또한, 상기 회로 기판(110) 및 반도체 다이(120)와 상기 방열판(140) 사이에는 인캡슐란트(150)가 개재되어 서로 절연된다. 이때, 상기 방열판(140)은 상기 반도체 다이(120)가 인캡슐란트(150)로 몰드되기 전에 상기 회로 기판(110) 위에 이격되어 위치하고 있다. 그리고 나서, 상기 회로 기판(110)과 방열판(140) 사이에 인캡슐란트(150)가 주입되어 반도체 패키지(100)가 완성되므로, 상기 방열판(140)은 별도의 접착제 없이 상기 반도체 패키지(100)에 결합될 수 있다. 상기 방열판(140)은 외부로 노출되어 있으며, 상기 반도체 다이(120)에서 발생하는 열을 외부로 방출하는 역할을 한다. 따라서, 상기 방열판(140)은 열전도율이 높은 구리(Cu), 알루미늄(Al), 철(Fe) 등과 같은 재질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 이러한 방열판(140)은 중심부에 형성된 제1영역(141)과 상기 제1영역(141)의 외주연인 가장자리에 형성된 제2영역(142)을 포함한다.
상기 제1영역(141)은 상기 방열판(140)의 중심부에 형성되며, 상기 반도체 다이(120)의 면적과 동일하게 형성되거나 크게 형성될 수 있다. 여기서, 상기 제1영역(141)은 상기 반도체 다이(120)와 대응되는 위치에 형성될 수 있다. 또한, 상기 제1영역(141)의 두께는 상기 제2영(142)역의 두께보다 두껍게 형성된다. 즉, 상기 제1영역(141)은 상기 반도체 다이(120)의 면적과 동일하거나 크게 형성되고 그 두께가 제2영역(142)보다 두껍게 형성됨으로써, 상기 반도체 다이(120)에서 발생하는 열을 빠르게 외부로 방출할 수 있게 된다. 물론, 상기 제1영역(141)의 두께를 제2영역(142)의 두께와 동일하게 형성할 수도 있으나, 두께를 두껍게 할수록 방열효과가 향상되기 때문에 상기 반도체 다이(120)의 상부에 위치하는 제1영역(141)의 두께를 제2영역(142)보다 두껍게 형성하는 것이 바람직하다. 상기 제1영역(141)은 인캡슐란트(150)의 상부홈(151)과 결합된다.
상기 제2영역(142)은 상기 제1영역(141)의 외주연 즉, 상기 방열판(140)의 가장자리에 형성되며, 그 두께는 상기 제1영역(141)의 두께보다 얇게 형성될 수 있다. 여기서, 상기 제2영역(142)은 상기 반도체 다이(120)의 외주연의 상부에 형성되므로, 상대적으로 반도체 다이(120)에서 발생하는 열을 외부로 방출하는 역할이 상기 제1영역(141)보다는 작다. 따라서, 상기 제2영역(142)의 두께는 상기 제1영역(141)의 두께보다 얇게 형성될 수 있다. 상기 제2영역(142)에는 돌출부(142a)가 형성된다. 도 2를 참조하면, 상기 돌출부(142a)는 4개가 형성된 것으로 도시하고 있으나, 상기 돌출부(142a)는 그보다 많거나 적게 형성될 수 있다. 상기 돌출부(142a)는 인캡슐란트(150)의 결합홈(152)과 결합된다.
상기 인캡슐란트(150)는 상기 회로 기판(110)과 방열판(140) 사이에 형성되어, 상기 반도체 다이(120)를 몰드한다. 즉, 상기 인캡슐란트(150)는 상기 회로 기판(110)과 방열판(140) 사이에 형성되어, 상기 반도체 다이(120), 도전성 와이어(130) 및 회로 기판(110)의 제 1 배선 패턴(113)을 외부 환경으로부터 보호한다. 상기 인캡슐란트(150)의 상부에는 상기 방열판(140)의 제1영역(141)과 대응되는 상부홈(151) 및 상기 방열판(140)의 돌출부(142a)와 대응되는 결합홈(152)이 형성된다. 엄밀히 말하자면, 상기 상부홈(151) 및 결합홈(152)은 상기 회로 기판(110)과 방열판(140) 사이에 인캡슐란트(150)를 주입하고 경화하는 과정에서 자연적으로 형성된 것이다. 이때, 상기 반도체 다이(120)가 부착된 회로 기판(110)과 방열판(140)이 이격되어 있으므로, 상기 인캡슐란트(150)의 흐름성이 향상된다. 이에 따라, 상기 인캡슐란트(150)는 상기 회로 기판(110)과 방열판(140) 사이를 빈틈없이 몰드할 수 있게 된다.
상기 솔더볼(160)은 상기 회로 기판(110)의 제 2 배선 패턴(114)에 용착된다. 상기 솔더볼(160)은 상기 도전성 비아(117), 상기 제 1 배선 패턴(113) 및 도전성 와이어(130)를 통해서 상기 반도체 다이(120)와 전기적으로 연결될 수 있다. 상기 솔더볼(160)은 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(120)가 부착된 회로 기판(110)이 방열판(140)과 이격되어 형성됨으로써, 인캡슐란트(150)의 흐름성이 향상된다. 이에 따라, 상기 회로 기판(110)과 방열판(140) 사이 및 상기 반도체 다이(120)를 빈틈없이 몰드할 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(120)가 부착된 회로 기판(110)이 방열판(140)과 이격되어 형성됨으로써, 회로 기판(110)의 공간을 효율적으로 사용할 수 있으며 사이즈를 줄일 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 방열판(140)의 중심부인 제1영역(141)의 두께를 주변보다 두껍게 형성함으로써, 반도체 다이(120)에서 발생하는 열을 외부로 빠르게 방출할 수 있게 된다.
다음은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다. 도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 회로 기판 준비 단계(S1), 반도체 다이 부착 단계(S2), 와이어 본딩 단계(S3), 방열판 준비 단계(S4), 몰딩 단계(S5) 및 솔더볼 부착 단계(S6)를 포함한다. 이하에서는 도 3의 각 단계들을 도 4a 내지 도 4f를 참조하여 설명하기로 한다.
상기 회로 기판 준비 단계(S1)는 본 발명에 따른 반도체 패키지(100)의 기본이 되는 회로 기판(110)을 준비하는 단계이다.
도 4a를 참조하면, 상기 회로 기판 준비 단계(S1)에서는 상면(111)에 형성된 제 1 배선 패턴(113), 하면(112)에 형성된 제 2 배선 패턴(114), 상기 제 1 배선 패턴(113)의 일부가 외부로 노출되도록 상기 제 1 배선 패턴(113)의 외주연에 형성된 제 1 패시베이션층(115), 상기 제2 배선 패턴(114)의 일부가 외부로 노출되도록 상기 제 2 배선 패턴(114)의 외주연에 형성된 제 2 패시베이션층(116) 및 상기 상면(111) 및 하면(112)을 관통하여 형성된 도전성 비아(117)를 포함하는 회로 기판(110)을 준비한다. 여기서, 상기 제 1 배선 패턴(113)은 상기 도전성 비아(117)를 통해서 상기 제 2 배선 패턴(114)과 전기적으로 연결된다.
상기 반도체 다이 부착 단계(S2)는 상기 회로 기판(110)에 반도체 다이(120)를 부착하는 단계이다.
도 4 b를 참조하면, 상기 반도체 다이 부착 단계(S2)에서는 상기 회로 기판(110)의 상면에 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 반도체 다이(120)를 부착한다. 이때, 상기 반도체 다이(120)는 상기 회로 기판(110)의 제 1 패시베이션층(115)에 접착제(10)로 부착될 수 있다. 상기 접착제(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있다. 상기 반도체 다이(120)는 이송부재(미도시)에 흡착되어 상기 회로 기판(110)의 상부로 이송될 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
상기 와이어 본딩 단계(S3)는 상기 회로 기판(110)과 반도체 다이(120)를 도전성 와이어(130)로 본딩하는 단계이다.
도 4c를 참조하면, 상기 와이어 본딩 단계(S3)에서는 도전성 와이어(130)를 이용하여 상기 회로 기판(110)과 상기 반도체 다이(120) 사이를 전기적으로 연결한다. 즉, 상기 도전성 와이어(130)는 상기 회로 기판(110)의 제 1 배선 패턴(113)과 상기 반도체 다이(120)의 본드 패드(미도시)를 상호간 전기적으로 연결한다.
상기 방열판 준비 단계(S4)는 상기 회로 기판(110) 및 반도체 다이(120)와 이격되는 위치에 방열판(140)을 준비하는 단계이다.
도 4d를 참조하면, 상기 방열판 준비 단계(S4)에서는 반도체 다이(120)가 부착된 상기 회로 기판(110) 및 방열판(140)을 몰드 체이스(20)에 안착시킨다. 여기서 상기 몰드 체이스(20)는 상부 체이스(21) 및 하부 체이스(22)로 이루어진다. 먼저, 하부 체이스(22)에 상기 반도체 다이(120)가 부착된 회로 기판(110)을 올려놓는다. 여기서, 상기 하부 체이스(22)에는 상기 회로 기판(110)과 대응되는 홈이 형성되어 있다. 그리고 나서, 중심부에 형성된 제1영역(141)과 상기 제1영역(141)의 외주연인 가장자리에 형성된 제2영역(142)을 포함하고, 상기 제1영역(141)의 두께가 상기 제2영역(142)의 두께보다 두껍게 형성된 방열판(140)을 상기 상부 체이스(21)에 위치시킨다. 이때, 상기 상부 체이스(21)에는 진공관(23)이 형성되어 있으며, 상기 진공관(23)은 상기 방열판(140)을 진공 상태로 잡아당긴다. 따라서, 상기 방열판(140)은 상기 회로 기판(110)과 이격되게 위치된다. 또한, 상기 방열판 준비 단계(S4)에서는 상기 제1영역(141)이 상기 반도체 다이(120)와 대응되는 위치에 놓이도록 방열판(140)을 위치시킨다. 이러한 방열판(140)은 상기 반도체 다이(120)의 상부에 형성되어, 상기 반도체 다이(120)에서 발생하는 열을 외부로 방출시키는 역할을 한다. 또한, 도면에 도시하지는 않았지만, 상기 회로 기판(110)을 상부 체이스(21)에 올려놓고, 상기 방열판(140)을 하부 체이스(22)에 위치시킬 수도 있다. 이때, 상기 하부 체이스(22)를 상부 체이스(21)보다 작게 형성하여, 상기 회로 기판(110)이 하부 체이스(22)에 걸쳐지게 할 수 있다. 즉, 상기 회로 기판(110)이 하부 체이스(22)에 걸쳐지고 상기 방열판(140)이 하부 체이스(22)에 위치하므로, 이 경우에는 별도의 진공관이 필요하지 않게 된다.
이와 같이, 상기 방열판(140)이 상기 회로 기판(110)과 이격되어 형성되므로, 상기 회로 기판(110)은 라우팅 및 부품 배치등과 같은 디자인의 제약을 덜 받게 되어 공간을 효율적으로 사용할 수 있는 동시에 반도체 패키지(100)의 사이즈를 줄일 수 있게 된다.
상기 몰딩 단계(S5)는 상기 회로 기판(110)과 상기 방열판(140) 사이를 인캡슐란트(150)로 몰드하는 단계이다.
도 4e를 참조하면, 상기 몰딩 단계(S5)에서는 상기 상부 체이스(21)에 형성된 게이트(24)를 통해서 인캡슐란트(150)를 주입하여, 상기 회로 기판(110)과 방열판(140) 사이를 몰드한다. 예를 들어, 상기 인캡슐란트(150)에 열을 가하여 액체 또는 젤과 같은 상태로 만든 후 압력을 가하여 상기 게이트(24)로 주입한 다음 경화시킴으로써, 상기 인캡슐란트(150)가 상기 회로 기판(110)과 방열판(140) 사이를 몰드하도록 한다. 이때, 상기 회로 기판(110)과 방열판(140)은 서로 이격되어 있으므로, 상기 인캡슐란트(150)의 흐름성이 좋아진다. 이에 따라, 상기 인캡슐란트(150)는 상기 반도체 다이(120)를 빈틈없이 몰드할 수 있게 된다. 또한, 상기 방열판(140)을 몰드 체이스(20)에 위치시킨 후 인캡슐란트(150)로 몰드함으로써, 방열판(140)을 부착하는 공정을 생략할 수 있게 된다. 따라서, 제조 공정 및 비용을 줄일 수 있게 된다.
상기 솔더볼 부착 단계(S6)는 상기 회로 기판(110)의 하부에 솔더볼(160)을 부착하는 단계이다.
도 4f를 참조하면, 상기 솔더볼 부착 단계(S6)에서는 상기 몰드 체이스(20)에서 회로 기판(110)을 꺼내어 상기 회로 기판(110)의 제 2 배선 패턴(114)에 솔더볼(160)을 융착한다. 예를 들면, 상기 제 2 배선 패턴(114)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후 솔더볼(160)을 안착시킨 다음 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(160)이 상기 제 2 배선 패턴(114)에 강하게 전기적 및 기계적으로 접속되도록 한다. 상기 솔더볼(160)은 상기 회로 기판(110) 및 도전성 와이어(130)를 통해서 상기 반도체 다이(120)와 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 방열판(140)과 상기 회로 기판(110)을 이격되게 형성함으로써, 회로 기판(110)의 공간을 효율적으로 사용할 수 있는 동시에 반도체 패키지(100)의 사이즈를 줄일 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 방열판(140)과 상기 회로 기판(110)을 이격되게 형성함으로써, 인캡슐란트(150)의 흐름성이 향상된다. 이에 따라, 회로 기판(110)과 방열판(140) 사이 및 상기 반도체 다이(120)를 빈틈없이 몰드할 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 방열판(140)을 회로 기판(110)의 상부에 위치시킨 후 그 사이를 인캡슐란트(150)로 몰드함으로써, 방열판(140)을 부착하는 공정을 생략할 수 있게 된다. 이에 따라, 제조 공정 및 비용을 줄일 수 있게 된다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 리드 프레임(210), 반도체 다이(220), 더미 다이(230), 도전성 와이어(240), 인캡슐란트(250) 및 방열판(260)을 포함한다.
상기 리드 프레임(210)은 중앙에 형성된 다이 패드(211) 및 상기 다이 패드(211)의 외주연에 형성된 리드(212)를 포함한다. 상기 다이 패드(211)에는 반도체 다이(220)가 안착된다. 상기 리드(212)는 상기 다이 패드(211)의 외주연에 형성되며, 다수개가 나란히 배열될 수 있다. 상기 리드(212)는 반도체 다이(220)와 전기적으로 연결되어 입출력 신호의 배선을 제공한다. 또한, 상기 리드(212) 중 그라운드(GND) 리드는 더미 다이(230)와 전기적으로 연결된다. 여기서, 상기 리드(212)는 구리(Cu) 또는 니켈(Ni) 등과 같은 금속으로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 반도체 다이(220)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(220)는 상기 리드 프레임(210)에 안착된다. 구체적으로 설명하면, 상기 반도체 다이(220)는 상기 리드 프레임(210)의 다이 패드(211)에 접착제(10)에 의해 부착되어 있다. 여기서, 상기 접착제(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 또한, 상기 반도체 다이(220)의 상면에는 도전성 와이어(240)가 본딩될 수 있는 본드 패드(미도시)가 형성되어 있다. 상기 반도체 다이(220)는 도전성 와이어(240)를 통해 상기 리드(212)와 전기적으로 연결된다. 또한, 상기 반도체 다이(220)의 중앙에는 더미 다이(230)가 안착된다.
상기 더미 다이(230)는 상기 반도체 다이(220)의 상부에 위치하며, 상부에는 도전층(231)이 형성된다. 예를 들면, 상기 더미 다이(230)는 절연층과 상기 절연층의 상부면 전체에 배선 패턴이 형성된 인쇄회로기판(PCB)일 수 있다. 여기서, 상기 배선 패턴이 상기 더미 다이(230)의 도전층(231)을 일컫는다. 상기 도전층(231)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 이러한 더미 다이(230)는 상기 반도체 다이(220)에 접착제(10)에 의해 부착되어 있다. 상기 더미 다이(230)는 반도체 다이(220)가 도전성 와이어(240)로 리드(212)에 연결될 수 있도록 상기 반도체 다이(220)보다 작게 형성된다. 즉, 상기 반도체 다이(220)의 중심에는 더미 다이(230)가 위치하고, 가장자리에는 본드 패드(미도시)가 형성되어 도전성 와이어(240)로 리드(212)에 전기적으로 연결된다.
또한, 상기 더미 다이(230)의 도전층(231)은 도전성 와이어(240)를 통해 상기 리드(212)에 전기적으로 연결된다. 이때, 상기 도전층(231)은 상기 리드(212) 중 그라운드 리드에 연결된다. 여기서, 그라운드(GND) 리드는 상기 반도체 다이(220)의 그라운드(GND)와 연결된 리드(212)이다. 따라서, 상기 더미 다이(230)는 그라운드 전위를 갖게 된다. 또한, 상기 더미 다이(230)는 상부뿐만 아니라 전체가 도전층(231)으로 형성될 수 있다.
상기 도전성 와이어(240)는 다수개가 형성될 수 있으며, 상기 반도체 다이(220) 및 더미 다이(230)를 리드(212)에 전기적으로 연결시키는 역할을 한다. 즉, 상기 도전성 와이어(240)의 일측은 상기 반도체 다이(220)의 본드 패드(미도시)에 연결되고, 타측은 상기 리드 프레임(210)의 리드(212)에 연결된다. 또한, 상기 도전성 와이어(240)의 일측은 상기 더미 다이(230)의 도전층(231)에 연결되고, 타측은 리드 프레임(210)의 리드(212)에 연결된다. 여기서, 상기 도전성 와이어(240)는 상기 도전층(231)과 상기 리드(212) 중 그라운드 리드에 전기적으로 연결된다. 상기 도전성 와이어(240)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(250)는 상기 반도체 다이(220) 및 더미 다이(230)를 몰드한다. 좀더 구체적으로, 상기 인캡슐란트(250)는 상기 다이 패드(211), 반도체 다이(220), 더미 다이(230), 도전성 와이어(240) 및 리드(212)의 일부를 몰드하여 이들을 외부 환경으로부터 보호한다. 또한, 상기 인캡슐란트(250)에는 적어도 하나의 관통홀(250a)이 형성된다. 상기 관통홀(250a)은 상기 더미 다이(230)의 상부에 형성되어 상기 더미 다이(230)의 도전층(231)을 외부로 노출시킨다. 상기 관통홀(250a)은 레이저, 드릴 또는 에칭 등과 같은 방법에 의해 형성될 수 있다.
상기 관통홀(250a)에는 관통 전극(251)이 형성된다. 즉, 상기 관통 전극(251)은 상기 관통홀(250a)에 형성되며, 상기 관통홀(250a)을 메우는 도전성 물질로 이루어진다. 상기 관통 전극(251)은 도전층(231) 및 도전성 와이어(240)를 통해서 리드 프레임(210)의 리드(212)와 전기적으로 연결된다. 또한, 상기 관통홀(250a)은 상기 더미 다이(230)의 도전층(231)과 방열판(260)을 전기적으로 연결시키는 역할을 한다. 따라서, 상기 관통 전극(251)은 상기 더미 다이(230)의 도전층(231)과 동일하게 그라운드 전위를 갖게 된다. 상기 관통 전극(251)은 상기 관통홀(250a)의 개수와 동일하게 형성될 수 있다. 여기서, 상기 관통 전극(251)이 많이 형성될수록, 상기 더미 다이(230)의 도전층(231)과 방열판(260)의 밀착 관계가 향상된다. 상기 관통 전극(251)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 이루어질 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 관통 전극(251)은 도전성 페이스트 또는 도전성 포스트로 형성될 수 있다.
상기 방열판(260)은 상기 인캡슐란트(250)의 상부에 형성되어, 상기 관통 전극(251)과 전기적으로 연결된다. 즉, 상기 방열판(260)은 상기 도전층(231)의 상부에 형성된 관통홀(250a)을 덮도록 상기 인캡슐란트(250)에 도전성 접착제로 부착되어, 상기 관통 전극(251)과 전기적으로 연결된다. 따라서, 상기 방열판(260)은 상기 관통 전극(251)과 동일하게 그라운드 전위를 갖게 된다. 상기 방열판(260)은 열전도율이 높은 구리(Cu), 알루미늄(Al), 철(Fe) 등과 같은 재질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 방열판(260)은 TIM(Thermal Interface Material)으로 형성되어, 상기 인캡슐란트(250)에 직접 부착될 수 있다. 상기 방열판(260)은 상기 반도체 다이(220)의 그라운드와 전기적으로 연결되고, 상기 반도체 패키지(200)의 외부로 노출된다. 따라서, 상기 방열판(260)은 상기 반도체 다이(220)에서 발생되는 열을 방출하고, 외부의 전자기파를 차단하는 역할을 한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 인캡슐란트(250)에 관통 전극(251)을 형성함으로써, 방열판(260)을 그라운드와 연결된 더미 다이(230)에 전기적으로 연결할 수 있다, 이에 따라, 반도체 다이(220)에서 발생하는 열을 외부로 방출할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 인캡슐란트(250)에 관통 전극(251)을 형성함으로써, 외부로 노출된 방열판(260)을 그라운드와 연결된 더미 다이(230)에 전기적으로 연결할 수 있다. 이에 따라, 외부의 전자기파를 차단할 수 있다.
다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.
도 6은 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 리드 프레임(310), 반도체 다이(320), 도전성 와이어(340), 인캡슐란트(350) 및 방열판(360)을 포함한다. 도 6에 도시된 반도체 패키지(300)는 도 5에 도시된 반도체 패키지(200)에서 더미 다이(230)가 삭제되고, 관통 전극(351)이 리드(312)의 상부에 형성되어 방열판(360)이 관통 전극(351)을 통해 직접적으로 리드(312)에 연결된 것이다.
상기 리드 프레임(310)과 상기 반도체 다이(320)는 상기에서 설명한 리드 프레임(210) 및 반도체 다이(220)와 동일하므로 상세한 설명은 생략하기로 한다.
상기 도전성 와이어(340)는 다수개가 형성될 수 있으며, 상기 반도체 다이(320)를 리드(312)에 전기적으로 연결시키는 역할을 한다. 즉, 상기 도전성 와이어(340)의 일측은 상기 반도체 다이(320)의 본드 패드(미도시)에 연결되고, 타측은 상기 리드 프레임(310)의 리드(312)에 연결된다. 상기 도전성 와이어(340)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(350)는 상기 반도체 다이(320)를 몰드한다. 좀더 구체적으로, 상기 인캡슐란트(350)는 상기 다이 패드(311), 반도체 다이(320), 도전성 와이어(340) 및 리드(312)의 일부를 몰드하여 이들을 외부환경으로부터 보호한다. 또한, 상기 인캡슐란트(350)에는 적어도 하나의 관통홀(350a)이 형성된다. 상기 관통홀(350a)은 상기 리드(312) 중 그라운드 리드의 상부에 형성되어 상기 리드(312)를 외부로 노출시킨다. 상기 관통홀(350a)은 레이저, 드릴 또는 에칭 등과 같은 방법에 의해 형성될 수 있다.
상기 관통홀(350a)에는 관통 전극(351)이 형성된다. 즉, 상기 관통 전극(351)은 상기 관통홀(350a)에 형성되며, 상기 관통홀(350a)을 메우는 도전성 물질로 이루어진다. 상기 관통 전극(351)은 리드 프레임(310)의 리드(312)에 직접적으로 연결된다. 또한, 상기 관통홀(350a)은 상기 리드(312)와 방열판(360)을 전기적으로 연결시키는 역할을 한다. 따라서, 상기 관통 전극(351)은 상기 리드(312)와 동일하게 그라운드 전위를 갖게 된다. 상기 관통 전극(351)은 상기 관통홀(350a)의 개수와 동일하게 형성될 수 있다. 여기서, 상기 관통 전극(351)이 많이 형성될수록, 상기 리드(312)와 방열판(360)의 밀착 관계가 향상된다. 상기 관통 전극(351)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 이루어질 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 관통 전극(351)은 도전성 페이스트 또는 도전성 포스트로 형성될 수 있다.
상기 방열판(360)은 상기 인캡슐란트(350)의 상부에 형성되어, 상기 관통 전극(351)과 전기적으로 연결된다. 즉, 상기 방열판(360)은 상기 리드(312)의 상부에 형성된 관통홀(350a)을 덮도록 상기 인캡슐란트(350)에 도전성 접착제로 부착되어, 상기 관통 전극(351)과 전기적으로 연결된다. 따라서, 상기 방열판(360)은 상기 관통 전극(351)과 동일하게 그라운드 전위를 갖게 된다. 상기 방열판(360)은 열전도율이 높은 구리(Cu), 알루미늄(Al), 철(Fe) 등과 같은 재질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 방열판(360)은 TIM(Thermal Interface Material)으로 형성되어, 상기 인캡슐란트(350)에 직접 부착될 수 있다. 상기 방열판(360)은 상기 반도체 다이(320)의 그라운드와 전기적으로 연결되고, 상기 반도체 패키지(300)의 외부로 노출된다. 따라서, 상기 방열판(360)은 상기 반도체 다이(320)에서 발생되는 열을 방출하고, 외부의 전자기파를 차단하는 역할을 한다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다. 도 8a 내지 도 8h는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 리드 프레임 준비 단계(S11), 반도체 다이 부착 단계(S12), 더미 다이 부착 단계(S13), 와이어 본딩 단계(S14), 몰딩 단계(S15), 관통홀 형성 단계(S16), 관통 전극 형성 단계(S17) 및 방열판 부착 단계(S18)를 포함한다. 이하에서는 도 7의 각 단계들을 도 8a 내지 도 8h를 참조하여 설명하기로 한다.
상기 리드 프레임 준비 단계(S11)는 본 발명에 따른 반도체 패키지(200)의 기본이 되는 리드 프레임(210)을 준비하는 단계이다.
도 8a를 참조하면, 상기 리드 프레임 준비 단계(S11)에서는 중앙에 형성된 다이 패드(211) 및 상기 다이 패드(211)의 외주연에 형성된 다수의 리드(212)를 포함하는 리드 프레임(210)을 준비한다. 여기서, 상기 리드(212)는 구리(Cu) 또는 니켈(Ni) 등과 같은 금속으로 형성될 수 있다.
상기 반도체 다이 부착 단계(S12)는 상기 리드 프레임(210)에 반도체 다이(220)를 부착하는 단계이다.
도 8b를 참조하면, 상기 반도체 다이 부착 단계(S12)에서는 상기 리드 프레임(210)에 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 반도체 다이(220)를 부착한다. 이때, 상기 반도체 다이(220)는 상기 리드 프레임(210)의 다이 패드(211)에 접착제(10)로 부착될 수 있다. 상기 접착제(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있다.
상기 더미 다이 부착 단계(S13)는 상기 반도체 다이(220)에 더미 다이(230)를 부착하는 단계이다.
도 8c를 참조하면, 상기 더미 다이 부착 단계(S13)에서는 상기 반도체 다이(220)에 도전층(231)이 형성된 더미 다이(230)를 부착한다. 이때, 상기 더미 다이(230)는 상기 반도체 다이(220)에 접착제(10)로 부착될 수 있다. 상기 더미 다이(230)는 절연층으로 형성되고 상부에 도전층(231)이 형성된 인쇄회로기판(PCB)일 수 있다. 여기서, 상기 도전층(231)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 형성될 수 있다. 또한, 도면에 도시하지는 않았지만, 상기 더미 다이(230)는 전체가 도전층(231)으로 형성될 수도 있다.
상기 와이어 본딩 단계(S14)는 상기 반도체 다이(220) 및 더미 다이(230)를 리드(212)에 도전성 와이어(240)로 본딩하는 단계이다.
도 8d를 참조하면, 상기 와이어 본딩 단계(S14)에서는 도전성 와이어(240)를 이용하여 상기 반도체 다이(220)와 리드(212) 및 상기 더미 다이(230)와 리드(212) 사이를 전기적으로 연결한다. 즉, 상기 도전성 와이어(240)는 상기 반도체 다이(220)의 본드 패드(미도시)와 리드(212) 및 상기 더미 다이(230)의 도전층(231)과 리드(212)를 상호간 전기적으로 연결한다. 여기서, 상기 도전성 와이어(240)는 상기 더미 다이(230)의 도전층(231)을 상기 리드(212) 중 그라운드 리드에 전기적으로 연결한다. 따라서, 상기 더미 다이(230)의 도전층(231)은 그라운드 전위를 갖는다.
상기 몰딩 단계(S15)는 상기 반도체 다이(220) 및 더미 다이(230)를 인캡슐란트(250)로 몰드하는 단계이다.
도 8e를 참조하면, 상기 몰딩 단계(S15)에서는 상기 반도체 다이(220), 더미 다이(230)를 인캡슐란트(250)로 몰드한다. 이때, 상기 반도체 다이(220)가 안착되는 다이 패드(211), 도전성 와이어(240) 및 리드(212)의 일부도 인캡슐란트(250)로 몰드된다. 즉, 상기 인캡슐란트(250)는 반도체 다이(220), 더미 다이(230), 도전성 와이어(240) 및 리드 프레임(210)의 일부를 외부 환경으로부터 보호한다.
상기 관통홀 형성 단계(S16)는 상기 인캡슐란트(250)에 관통홀(250a)을 형성하는 단계이다.
도 8f를 참조하면, 상기 관통홀 형성 단계(S16)에서는 상기 더미 다이(230)의 상부에 형성된 인캡슐란트(250)에 적어도 하나의 관통홀(250a)을 형성한다. 이때, 상기 인캡슐란트(250)에 레이저, 드릴 또는 에칭 등과 같은 방법을 사용하여 관통홀(250a)을 형성할 수 있다. 이러한 관통홀(250a)은 상기 더미 다이(230)의 상부에 형성되어, 상기 도전층(231)의 일부를 외부로 노출시킨다.
상기 관통 전극 형성 단계(S17)는 상기 관통홀(250a)에 관통 전극(251)을 형성하는 단계이다.
도 8g를 참조하면, 상기 관통 전극 형성 단계(S17)에서는 상기 관통홀(250a)에 도전성 물질을 채워서 관통 전극(251)을 형성한다. 이때, 상기 관통홀(250a)에 도전성 페이스트를 채워서 관통 전극(251)을 형성하거나, 상기 관통홀(250a)에 도전성 포스트를 집어넣어서 관통 전극(251)을 형성할 수 있다. 상기 관통 전극(251)은 상기 더미 다이(230)의 도전층(231)과 전기적으로 연결된다. 따라서, 상기 관통 전극(251)은 상기 도전층(231)과 연결된 리드(212)와도 전기적으로 연결되므로, 상기 도전층(231)과 동일하게 그라운드 전위를 갖는다. 상기 관통 전극(251)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 이루어질 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 방열판 부착 단계(S18)는 상기 인캡슐란트(250)에 방열판(260)을 부착하는 단계이다.
도 8h를 참조하면, 상기 방열판 부착 단계(S18)에서는 상기 관통 전극(251)이 형성된 인캡슐란트(250)의 상부에 방열판(260)을 부착한다. 즉, 상기 도전층(231)의 상부에 형성된 관통홀(250a)을 덮도록 상기 인캡슐란트(250)에 도전성 접착제로 방열판(260)을 부착하여, 상기 방열판(260)과 관통 전극(251)을 전기적으로 연결한다. 따라서, 상기 방열판(260)은 상기 관통 전극(251)과 동일하게 그라운드 전위를 갖는다. 상기 방열판(260)은 열전도율이 높은 구리(Cu), 알루미늄(Al), 철(Fe) 등과 같은 재질로 형성될 수 있다. 또한, 상기 방열판(260)은 TIM(Thermal Interface Material)으로 형성되어, 상기 인캡슐란트(250)에 직접 부착될 수 있다. 이와 같이, 상기 인캡슐란트(250)에 방열판(260)을 부착함으로써, 본 발명의 다른 실시예에 따른 반도체 패키지(200)가 완성된다. 이러한 반도체 패키지(200)는 리드 프레임(210), 반도체 다이(220), 더미 다이(230), 도전성 와이어(240), 인캡슐란트(250) 및 방열판(260)을 포함한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 인캡슐란트(250)에 관통 전극(251)을 형성함으로써, 방열판(260)을 그라운드와 연결된 더미 다이(230)에 전기적으로 연결할 수 있다, 이에 따라, 반도체 다이(220)에서 발생하는 열을 외부로 방출할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 인캡슐란트(250)에 관통 전극(251)을 형성함으로써, 외부로 노출된 방열판(260)을 그라운드와 연결된 더미 다이(230)에 전기적으로 연결할 수 있다. 이에 따라, 외부의 전자기파를 차단할 수 있다.
다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다. 도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은 리드 프레임 준비 단계(S21), 반도체 다이 부착 단계(S22), 와이어 본딩 단계(S24), 몰딩 단계(S25), 관통홀 형성 단계(S26), 관통 전극 형성 단계(S27) 및 방열판 부착 단계(S28)를 포함한다. 이하에서는 도 9의 각 단계들을 도 10a 내지 도 10g를 참조하여 설명하기로 한다. 단, 상기 리드 프레임 준비 단계(S21) 및 반도체 다이 부착 단계(S22)는 상기에서 설명한 바와 동일하므로 생략하기로 한다.
상기 와이어 본딩 단계(S24)는 반도체 다이(320)를 리드(312)에 도전성 와이어(340)로 본딩하는 단계이다.
도 10c를 참조하면, 상기 와이어 본딩 단계(S24)에서는 도전성 와이어(340)를 이용하여 상기 반도체 다이(320)와 리드(312)를 전기적으로 연결한다. 즉, 상기 도전성 와이어(340)는 상기 반도체 다이(320)의 본드 패드(미도시)와 리드(312)를 상호간 전기적으로 연결한다.
상기 몰딩 단계(S25)는 상기 반도체 다이(320)를 인캡슐란트(350)로 몰드하는 단계이다.
도 10d를 참조하면, 상기 몰딩 단계(S25)에서는 상기 반도체 다이(320), 다이 패드(311), 도전성 와이어(340) 및 리드(211)의 일부를 인캡슐란트(350)로 몰드한다. 즉, 상기 인캡슐란트(350)는 상기 반도체 다이(320), 도전성 와이어(340) 및 리드 프레임(210)의 일부를 외부환경으로부터 보호한다.
상기 관통홀 형성 단계(S26)는 상기 인캡슐란트(350)에 관통홀(350a)을 형성하는 단계이다.
도 10e를 참조하면, 상기 관통홀 형성 단계(S26)에서는 상기 리드(312)의 상부에 형성된 인캡슐란트(350)에 적어도 하나의 관통홀(350a)을 형성한다. 여기서, 상기 리드(312) 중 그라운드 리드의 상부에 형성된 인캡슐란트(350)에 관통홀(350a)을 형성한다. 이러한 관통홀(350a)은 상기 리드(312)의 상부에 형성되어, 상기 리드(312)의 일부를 외부로 노출시킨다.
상기 관통 전극 형성 단계(S27)는 상기 관통홀(350a)에 관통 전극(351)을 형성하는 단계이다.
도 10f를 참조하면, 상기 관통 전극 형성 단계(S27)에서는 상기 관통홀(350a)에 도전성 물질을 채워서 관통 전극(351)을 형성한다. 이때, 상기 관통홀(350a)에 도전성 페이스트를 채워서 관통 전극(351)을 형성하거나, 상기 관통홀(350a)에 도전성 포스트를 집어넣어서 관통 전극(351)을 형성할 수 있다. 상기 관통 전극(351)은 상기 리드(312) 중 그라운드 리드와 전기적으로 연결된다. 따라서, 상기 관통 전극(351)은 그라운드 전위를 갖는다. 상기 관통 전극(351)은 구리(Cu), 알루미늄(Al), 금(Au) 또는 그 등가물로 이루어질 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 방열판 부착 단계(S28)는 상기 인캡슐란트(350)에 방열판(360)을 부착하는 단계이다.
도 10g를 참조하면, 상기 방열판 부착 단계(S28)에서는 상기 관통 전극(351)이 형성된 인캡슐란트(350)의 상부에 방열판(360)을 부착한다. 즉, 상기 리드(312)의 상부에 형성된 관통홀(350a)을 덮도록 상기 인캡슐란트(350)에 도전성 접착제로 방열판(360)을 부착하여, 상기 방열판(360)과 관통 전극(351)을 전기적으로 연결한다. 따라서, 상기 방열판(360)은 상기 관통 전극(351)과 동일하게 그라운드 전위를 갖는다. 상기 방열판(360)은 열전도율이 높은 구리(Cu), 알루미늄(Al), 철(Fe) 등과 같은 재질로 형성될 수 있다. 또한, 상기 방열판(360)은 TIM(Thermal Interface Material)으로 형성되어, 상기 인캡슐란트(350)에 직접 부착될 수 있다. 이와 같이, 상기 인캡슐란트(350)에 방열판(360)을 부착함으로써, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)가 완성된다. 이러한 반도체 패키지(300)는 리드 프레임(310), 반도체 다이(320), 도전성 와이어(340), 인캡슐란트(350) 및 방열판(360)을 포함한다.
다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.
도 11은 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 회로 기판(410), 반도체 다이(420), 더미 다이(430), 도전성 와이어(440), 인캡슐란트(450), 방열판(460) 및 솔더볼(470)을 포함한다.
상기 회로 기판(410)은 절연층으로 형성되며, 상면(411)에 형성된 다수의 제 1 배선 패턴(413), 하면(412)에 형성된 다수의 제 2 배선 패턴(414), 상기 제 1 배선 패턴(413)의 일부를 노출시키는 제 1 패시베이션층(415), 상기 제 2 배선 패턴(414)의 일부를 노출시키는 제 2 패시베이션층(416) 및 상기 제 1 배선 패턴(413)과 제 2 배선 패턴(414)을 전기적으로 연결하는 도전성 비아(417)를 포함한다. 상기 회로 기판(410)은 도 1의 회로 기판(110)과 동일하므로 상세한 설명은 생략하기로 한다.
상기 반도체 다이(420)는 상기 회로 기판(410)의 상부에 안착된다. 구체적으로 설명하면, 상기 반도체 다이(420)는 상기 회로 기판(410)의 제 1 패시베이션층(415)에 접착제(10)에 의해 부착되어 있다. 또한, 상기 반도체 다이(420)의 상면에는 도전성 와이어(440)가 본딩될 수 있는 본드 패드(미도시)가 형성되어 있다. 상기 반도체 다이(420)는 도전성 와이어(440)를 통해 제 1 배선 패턴(413)과 전기적으로 연결된다. 또한, 상기 반도체 다이(420)의 중심에는 더미 다이(430)가 위치하고, 가장자리에는 본드 패드(미도시)가 형성되어 도전성 와이어(440)로 제 1 배선 패턴(415)에 전기적으로 연결된다.
상기 더미 다이(430)는 상기 반도체 다이의 상부에 위치하며, 상부에는 도전층이 형성된다. 상기 더미 다이(430)는 도 5에 도시된 더미 다이(230)와 동일하므로 상세한 설명은 생략하기로 한다. 다만, 상기 더미 다이(430)의 도전층(431)은 도전성 와이어(440)를 통해 상기 제 1 배선 패턴(415)에 전기적으로 연결된다. 이때, 상기 도전층(431)은 상기 제 1 배선 패턴(415)중 그라운드(GND)에 연결된다. 상기 그라운드(GND)는 상기 반도체 다이(420)의 그라운드(GND)와도 전기적으로 연결된다.
상기 도전성 와이어(440)는 다수개가 형성될 수 있으며, 상기 반도체 다이(420) 및 더미 다이(430)를 제 1 배선 패턴(415)에 전기적으로 연결시키는 역할을 한다. 즉, 상기 도전성 와이어(440)의 일측은 상기 반도체 다이(420)의 본드 패드(미도시)에 연결되고, 타측은 상기 회로 기판(410)의 제 1 배선 패턴(412)에 연결된다. 또한, 상기 도전성 와이어(440)의 일측은 상기 더미 다이(430)의 도전층(431)에 연결되고, 타측은 회로 기판(410)의 제 1 배선 패턴(412)에 연결된다. 여기서, 상기 도전성 와이어(440)는 상기 도전층(431)과 상기 제 1 배선 패턴(412) 중 그라운드에 전기적으로 연결된다.
상기 인캡슐란트(450)는 상기 반도체 다이(420), 더미 다이(430) 및 도전성 와이어(440)를 몰드하여 이들을 외부 환경으로부터 보호한다. 상기 인캡슐란트(450)에는 적어도 하나의 관통홀(450a)이 형성된다. 상기 관통홀(450a)은 상기 더미 다이(430)의 상부에 형성되어 상기 더미 다이(430)의 도전층(431)을 외부로 노출시킨다. 상기 관통홀(450a)은 레이저, 드릴 또는 에칭 등과 같은 방법에 의해 형성될 수 있다.
상기 관통홀(450a)에는 관통 전극(451)이 형성된다. 즉, 상기 관통 전극(451)은 상기 관통홀(450a)에 형성되며, 상기 관통홀(450a)을 메우는 도전성 물질로 이루어진다. 상기 관통 전극(451)은 도전층(431) 및 도전성 와이어(440)를 통해서 회로 기판(410)의 제 1 배선 패턴(412)과 전기적으로 연결된다. 또한, 상기 관통홀(450a)은 상기 더미 다이(430)의 도전층(431)과 방열판(460)을 전기적으로 연결시키는 역할을 한다. 따라서, 상기 관통 전극(451)은 상기 더미 다이(430)의 도전층(431)과 동일하게 그라운드 전위를 갖게 된다. 또한, 상기 관통 전극(451)은 도전성 페이스트 또는 도전성 포스트로 형성될 수 있다.
상기 방열판(460)은 상기 인캡슐란트(450)의 상부에 형성되어, 상기 관통 전극(451)과 전기적으로 연결된다. 상기 방열판은 도 5에 도시된 방열판(260)과 동일하므로 상세한 설명은 생략하기로 한다.
상기 솔더볼(470)은 상기 회로 기판(410)의 제 2 배선 패턴(414)에 용착된다. 상기 솔더볼(470)은 상기 도전성 비아(417), 상기 제 1 배선 패턴(413) 및 도전성 와이어(440)를 통해서 상기 반도체 다이(420)와 전기적으로 연결될 수 있다. 상기 솔더볼(470)은 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.
도 12는 본 발명의 또 따른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(500)는 회로 기판(510), 반도체 다이(520), 도전성 와이어(540), 인캡슐란트(550), 방열판(560) 및 솔더볼(570)을 포함한다. 도 12에 도시된 반도체 패키지(500)는 도 11에 도시된 반도체 패키지(400)에서 더미 다이가 삭제되고, 관통 전극(551)이 제 1 배선 패턴(513)의 상부에 형성되어 방열판(560)이 관통 전극(551)을 통해 직접적으로 제 1 배선 패턴(513)에 연결된 것이다.
상기 회로 기판(510), 반도체 다이(520) 및 솔더볼(570)은 상기에서 설명한 회로 기판(410), 반도체 다이(420) 및 솔더볼(470)와 동일하므로 상세한 설명은 생략하기로 한다.
상기 도전성 와이어(540)는 다수개가 형성될 수 있으며, 상기 반도체 다이(520)를 제 1 배선 패턴(512)에 전기적으로 연결시키는 역할을 한다. 즉, 상기 도전성 와이어(540)의 일측은 상기 반도체 다이(520)의 본드 패드(미도시)에 연결되고, 타측은 상기 회로 기판(510)의 제 1 배선 패턴(512)에 연결된다.
상기 인캡슐란트(550)는 상기 반도체 다이(520) 및 도전성 와이어(540)를 몰드하여 이들을 외부환경으로부터 보호한다. 또한, 상기 인캡슐란트(550)에는 적어도 하나의 관통홀(550a)이 형성된다. 상기 관통홀(550a)은 상기 제 1 배선 패턴(512) 중 그라운드의 상부에 형성되어 상기 제 1 배선 패턴(512)을 외부로 노출시킨다. 상기 관통홀(550a)은 레이저, 드릴 또는 에칭 등과 같은 방법에 의해 형성될 수 있다.
상기 관통홀(550a)에는 관통 전극(551)이 형성된다. 즉, 상기 관통 전극(551)은 상기 관통홀(550a)에 형성되며, 상기 관통홀(550a)을 메우는 도전성 물질로 이루어진다. 상기 관통 전극(551)은 회로 기판(510)의 제 1 배선 패턴(512)에 직접적으로 연결된다. 또한, 상기 관통홀(550a)은 상기 제 1 배선 패턴(512)과 방열판(560)을 전기적으로 연결시키는 역할을 한다. 따라서, 상기 관통 전극(551)은 상기 제 1 배선 패턴(512)과 동일하게 그라운드 전위를 갖게 된다.
상기 방열판(560)은 상기 인캡슐란트(550)의 상부에 형성되어, 상기 관통 전극(551)과 전기적으로 연결된다. 즉, 상기 방열판(560)은 상기 제 1 배선 패턴(512)의 상부에 형성된 관통홀(550a)을 덮도록 상기 인캡슐란트(550)에 도전성 접착제로 부착되어, 상기 관통 전극(551)과 전기적으로 연결된다. 따라서, 상기 방열판(560)은 상기 관통 전극(551)과 동일하게 그라운드 전위를 갖게 된다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 패키지 110: 회로 기판
120: 반도체 다이 130: 도전성 와이어
140: 방열판 141: 제1영역
142: 제2영역 142a: 돌출부
150: 인캡슐란트 151: 상부홈
152: 결합홈 160: 솔더볼
200,300,400,500: 반도체 패키지 210,310: 리드 프레임
410,510: 회로 기판 220,320,420,520: 반도체 다이
230,430: 더미 다이 240,340,440,540: 도전성 와이어
250,350,450,550: 인캡슐란트 250a,350a,450a,550a: 관통홀
251,351,451,551: 관통 전극 260,360,460,560: 방열판

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  15. 다이 패드와 리드로 이루어진 리드 프레임을 준비하는 리드 프레임 준비 단계;
    상기 다이 패드에 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 반도체 다이에 더미 다이를 부착하는 더미 다이 부착 단계;
    상기 반도체 다이 및 더미 다이를 상기 리드에 도전성 와이어로 본딩하는 와이어 본딩 단계;
    상기 반도체 다이 및 더미 다이를 인캡슐란트로 몰드하는 몰딩 단계;
    상기 인캡슐란트에 적어도 하나의 관통홀을 형성하는 관통홀 형성 단계;
    상기 관통홀을 도전성 물질로 채우는 관통 전극 형성 단계; 및
    상기 인캡슐란트의 상부에 방열판을 부착하는 방열판 부착 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 더미 다이 부착 단계는 상부에 도전층이 형성된 더미 다이를 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 와이어 본딩 단계는 상기 더미 다이를 상기 리드 중 그라운드 리드에 도전성 와이어로 본딩하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 15 항에 있어서,
    상기 관통홀 형성 단계는 상기 더미 다이 위에 형성된 인캡슐란트에 관통홀을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 15 항에 있어서,
    상기 관통홀 형성 단계는 레이저, 드릴 또는 에칭으로 상기 인캡슐란트에 관통홀을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 15 항에 있어서,
    상기 관통 전극 형성 단계는 도전성 페이스트 또는 도전성 포스트로 관통홀을 채우는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 15 항에 있어서,
    상기 방열판 부착 단계는 상기 관통홀을 덮도록 상기 인캡슐란트에 방열판을 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 다이 패드와 리드로 이루어진 리드 프레임;
    상기 다이 패드에 위치하며, 상기 리드와 전기적으로 연결된 반도체 다이;
    상기 반도체 다이의 상부에 위치하며, 상기 리드와 전기적으로 연결된 더미 다이;
    상기 반도체 다이 및 더미 다이를 몰드하며, 적어도 하나의 관통홀이 형성된 인캡슐란트; 및
    상기 인캡슐란트의 상부에 위치하는 방열판을 포함하고,
    상기 관통홀에는 도전성 물질로 이루어진 관통 전극이 형성된 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 관통홀은 상기 더미 다이 위에 형성된 것을 특징으로 하는 반도체 패키지.
  24. 제 22 항에 있어서,
    상기 더미 다이는 상부에 도전층이 형성된 것을 특징으로 하는 반도체 패키지.
  25. 제 22 항에 있어서,
    상기 더미 다이는 상기 리드 중 그라운드 리드에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  26. 제 22 항에 있어서,
    상기 방열판은 상기 관통홀의 상부에 위치하는 것을 특징으로 하는 반도체 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089464A (ko) 2018-01-22 2019-07-31 제엠제코(주) 가압형 반도체 패키지
KR20190099654A (ko) 2018-02-19 2019-08-28 제엠제코(주) 가압형 반도체 파워 소자 패키지
WO2023085607A1 (ko) * 2021-11-09 2023-05-19 삼성전자주식회사 열 전도성 계면 물질을 수용하는 인쇄 회로 기판 구조체를 포함하는 전자 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230026763A (ko) * 2021-08-18 2023-02-27 삼성전자주식회사 칩 패키지 구조 및 이를 포함하는 전자 장치
KR20230174805A (ko) * 2022-06-21 2023-12-29 주식회사 비에스테크닉스 열전도 부재가 임베디드된 방열 반도체 패키지 및 그 제조방법 그리고 그 제조에 이용하는 유도 가열 솔더링장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003872Y1 (ko) * 1989-12-26 1993-06-23 신고오덴기 고오교오 가부시끼가이샤 반도체 장치
KR20050011208A (ko) * 2003-07-22 2005-01-29 삼성전자주식회사 방열판을 갖는 반도체 칩 패키지와 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003872Y1 (ko) * 1989-12-26 1993-06-23 신고오덴기 고오교오 가부시끼가이샤 반도체 장치
KR20050011208A (ko) * 2003-07-22 2005-01-29 삼성전자주식회사 방열판을 갖는 반도체 칩 패키지와 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089464A (ko) 2018-01-22 2019-07-31 제엠제코(주) 가압형 반도체 패키지
KR20190099654A (ko) 2018-02-19 2019-08-28 제엠제코(주) 가압형 반도체 파워 소자 패키지
WO2023085607A1 (ko) * 2021-11-09 2023-05-19 삼성전자주식회사 열 전도성 계면 물질을 수용하는 인쇄 회로 기판 구조체를 포함하는 전자 장치

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