KR20130016566A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 서브스트레이트의 상부에 부착된 제 1 반도체 다이의 상부에 상기 제 1 반도체 다이보다 더 큰 제 2 반도체 다이를 적층하더라도, 상기 제 1 반도체 다이를 서브스트레이트에 전기적으로 연결할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 제1면에 안착되며, 상면에 다수의 본드 패드를 갖는 제 1 반도체 다이; 상기 본드 패드와 전기적으로 연결되며, 상기 제 1 반도체 다이의 외부로 연장되어 형성된 재배선층; 상기 제 1 반도체 다이의 상면에 안착되며, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이; 및 상기 재배선층과 상기 제 1 배선 패턴을 전기적으로 연결하는 도전성 와이어를 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었다. 이때, 상기 메모리 칩은 로직 칩 위에 적층되고, 상기 로직 칩이 서브스트레이트에 도전성 와이어로 연결된다. 그러나, 이러한 메모리 칩은 용량이 커질수록 다수의 I/O를 가지게 되며 상대적으로 크기도 커지게 된다. 따라서, 이러한 메모리 칩을 한정된 크기의 로직 칩 위에 적층하기 어려운 문제점이 발생한다.
본 발명은 서브스트레이트의 상부에 부착된 제 1 반도체 다이의 상부에 상기 제 1 반도체 다이보다 더 큰 제 2 반도체 다이를 적층하더라도, 상기 제 1 반도체 다이를 서브스트레이트에 전기적으로 연결할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 패키지는 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 제1면에 안착되며, 상면에 다수의 본드 패드를 갖는 제 1 반도체 다이; 상기 본드 패드와 전기적으로 연결되며, 상기 제 1 반도체 다이의 외부로 연장되어 형성된 재배선층; 상기 제 1 반도체 다이의 상면에 안착되며, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이; 및 상기 재배선층과 상기 제 1 배선 패턴을 전기적으로 연결하는 도전성 와이어를 포함한다.
상기 재배선층은 상기 제 1 반도체 다이의 외부로 연장된 부분에 외부로 노출된 본딩영역이 형성될 수 있다. 상기 제 2 반도체 다이의 측면과 상기 본딩영역 사이는 0.9 내지 3㎜일 수 있다.
상기 제 1 반도체 다이의 측면에는 제 1 인캡슐란트가 형성되고, 상기 제 1 인캡슐란트는 상기 제 2 반도체 다이보다 더 크게 형성될 수 있다.
상기 재배선층은 상기 제 1 반도체 다이와 상기 제 1 인캡슐란트의 상부에 형성될 수 있다.
상기 제 2 반도체 다이의 하면에는 다수의 도전성 범프가 형성되며, 상기 제 2 반도체 다이는 상기 도전성 범프를 통해서 제 1 반도체 다이와 전기적으로 연결될 수 있다. 상기 도전성 범프는 상기 재배선층에 전기적으로 연결될 수 있다. 상기 제 2 반도체 다이와 상기 제 1 반도체 다이의 사이에는 상기 도전성 범프를 몰드하는 언더필이 형성될 수 있다.
상기 제 2 반도체 다이와 상기 도전성 와이어를 인캡슐레이션하는 제 2 인캡슐란트를 더 포함할 수 있다.
또한, 본 발명에 의한 반도체 패키지의 제조 방법은 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상면에 다수의 본드 패드를 갖는 제 1 반도체 다이를 준비하는 제 1 반도체 다이 준비 단계; 상기 제 1 반도체 다이의 측면을 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계; 상기 본드 패드와 전기적으로 연결되며, 상기 제 1 반도체 다이의 외부로 연장되는 재배선층을 형성하는 재배선층 형성 단계; 상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착하는 제 1 반도체 다이 부착 단계; 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착하는 제 2 반도체 다이 부착 단계; 상기 재배선층과 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계; 및 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계를 포함한다.
상기 재배선층 형성 단계에서는 상기 제 1 반도체 다이의 상부에서 상기 제 1 인캡슐란트의 상부로 연장되게 재배선층을 형성할 수 있다. 상기 재배선층에는 본딩영역이 형성되며, 상기 본딩영역은 상기 제 1 인캡슐란트의 상부에 형성될 수 있다. 상기 제 2 반도체 다이의 측면과 상기 본딩영역 사이는 0.9 내지 3㎜일 수 있다.
상기 제 2 반도체 다이 부착 단계에서는 상기 제 2 반도체 다이와 상기 제 1 반도체 사이에 언더필을 주입할 수 있다.
상기 제 2 반도체 다이 부착 단계에서 상기 제 2 반도체 다이의 하면에는 도전성 범프가 형성되고, 상기 도전성 범프는 상기 재배선층에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 제 1 반도체 다이의 외부로 연장된 재배선층을 구비함으로써, 상기 제 1 반도체 다이의 상부에 제 1 반도체 다이보다 큰 제 2 반도체 다이가 적층되더라도 상기 제 1 반도체 다이를 서브스트레이트에 전기적으로 연결시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 차트이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(110), 제 1 반도체 다이(121), 제 1 인캡슐란트(122), 재배선층(123), 제 2 반도체 다이(130), 도전성 와이어(140), 제 2 인캡슐란트(150) 및 솔더볼(160)을 포함한다. 여기서, 상기 제 1 반도체 다이(121), 제 1 인캡슐란트(122) 및 재배선층(123)은 별도의 반도체 패키지로 이루어진다. 이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)와 구별하기 위해 상기 제 1 반도체 다이(121), 제 1 인캡슐란트(122) 및 재배선층(123)으로 이루어진 반도체 패키지를 반도체 디바이스(120)라고 하기로 한다.
상기 서브스트레이트(110)은 절연층(111), 상기 절연층(111)의 제1면(111a)에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 제2면(111b)에 형성된 제 2 배선 패턴(113), 상기 절연층(111)의 제1면(111a)에 형성되어 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114) 및 상기 절연층(111)의 제2면(111b)에 형성되어 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115)을 포함한다. 또한, 상기 서브스트레이트(110)는 상기 절연층(111)의 제1면(111a)에서 제2면(111b)을 관통하는 관통 비아(116)를 더 포함한다. 이러한 서브스트레이트(110)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.
상기 절연층(111)은 평평한 제1면(111a)과 반대면인 평평한 제2면(111b)으로 이루어진다. 상기 절연층(111)은 제1면(111a)에 형성된 제 1 배선 패턴(112)과 제2면(111b)에 형성된 제 2 배선 패턴(113) 사이를 절연시킨다. 여기서, 상기 절연층(111)은 단층으로 이루어질 수 있다.
상기 제 1 배선 패턴(112)은 상기 절연층(111)의 제1면(111a)에 형성된다. 상기 제 1 배선 패턴(112)은 관통 비아(116)를 통해서 제 2 배선 패턴(113)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선 패턴(112)은 도전성 와이어(140)를 통해 제 1 반도체 다이(121)와 전기적으로 연결될 수 있다. 상기 제 1 배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제 2 배선 패턴(113)은 상기 절연층(111)의 제2면(111b)에 형성된다, 상기 제 2 배선 패턴(113)은 관통 비아(116)를 통해서 제 1 배선 패턴(112)과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선 패턴(113)에는 솔더볼(160)이 용착된다. 이러한 제 2 배선 패턴(113)은 상기 제 1 배선 패턴(112)과 동일한 재질로 이루어질 수 있다.
상기 제 1 패시베이션층(114)은 상기 절연층(111)의 제1면(111a)에서 상기 제 1 배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 1 배선 패턴(112)을 외부 환경으로부터 보호한다. 즉, 상기 제 1 패시베이션층(114)은 상기 절연층(111)의 제1면(111a)에 형성되며, 상기 제 1 배선 패턴(112)의 일부를 외부로 노출 시킨다. 상기 제 1 패시베이션층(114)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 패시베이션층(115)은 상기 절연층(111)의 제2면(111b)에서 상기 제 2 배선 패턴(113)의 외주연에 일정두께로 형성되어, 상기 제 2 배선 패턴(113)을 외부 환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(115)은 상기 절연층(111)의 제2면(111b)에 형성되어, 상기 제 2 배선 패턴(113)의 일부를 외부로 노출 시킨다. 상기 제 2 패시베이션층(115)은 상기 제 1 패시베이션층(114)과 동일한 재질로 이루어질 수 있다.
상기 관통 비아(116)는 상기 절연층(111)의 제1면(111a)에서 제2면(111b)을 관통하도록 형성된다. 상기 관통 비아(116)는 제 1 배선 패턴(112)과 제 2 배선 패턴(113)을 전기적으로 연결시킬 수 있다. 이러한 관통 비아(116)는 도전성 물질, 예를 들어, 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 반도체 디바이스(120)는 제 1 반도체 다이(121), 제 1 인캡슐란트(122) 및 재배선층(123)을 포함한다. 또한, 상기 반도체 디바이스(120)는 제 3 패시베이션층(124) 및 제 4 패시베이션층(125)을 더 포함한다. 상기 반도체 디바이스(120)는 상기 서브스트레이트(110)의 상부에 안착되며, 접착 부재(10)로 부착될 수 있다. 실질적으로 상기 반도체 디바이스(120)는 상기 절연층(111)의 제1면(111a)에 형성된 제 1 패시베이션층(114)에 안착된다. 상기 접착 부재(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.
상기 제 1 반도체 다이(121)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 제 1 반도체 다이(121)의 상면에는 다수의 본드 패드(121a)가 형성되고, 상기 본드 패드(121a)의 외주연에는 보호층(121b)이 형성된다. 상기 본드 패드(121a)는 재배선층(123)을 통해서 제 2 반도체 다이(130)와 전기적으로 연결될 수 있다. 또한, 상기 본드 패드(121a)는 재배선층(123) 및 도전성 와이어(140)를 통해서 제 1 배선 패턴(112)과 전기적으로 연결될 수 있다.
상기 제 1 인캡슐란트(122)는 상기 제 1 반도체 다이(121)의 측면을 감싸도록 형성된다. 따라서, 상기 제 1 인캡슐란트(122)는 상기 제 1 반도체 다이(121)의 상면 및 하면과 동일한 면을 이루게 된다. 상기 제 1 인캡슐란트(122)는 상기 제 1 반도체 다이(121)를 외부 충격으로부터 보호한다. 상기 제 1 인캡슐란트(122)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 상기 제 1 반도체 다이(121)는 제 2 반도체 다이(130)의 크기보다 작게 형성된다. 여기서, 반도체 다이의 크기는 면적 또는 넓이를 말한다. 그러나, 상기 제 1 반도체 다이(121)의 측면에 상기 제 1 인캡슐란트(122)가 형성됨으로써, 상기 반도체 디바이스(120)는 상기 제 2 반도체 다이(130)의 크기보다 크게 형성된다. 또한, 상기 제 1 인캡슐란트(122)는 상기 제 1 반도체 다이(121)의 측면에 형성되어, 상기 본드 패드(121a)에 전기적으로 연결된 재배선층(123)을 상기 제 1 반도체 다이(121)의 외부로 연장시킬 수 있다. 이러한, 반도체 디바이스(120)의 구조를 WLFO(Wafer-level fan-out)라고 한다.
상기 재배선층(123)은 상기 제 1 반도체 다이(121)의 상면 또는 상기 제 1 반도체 다이(121)의 상면에서 상기 제 1 인캡슐란트(122)의 상면에 걸쳐서 형성된다. 여기서, 상기 재배선층(123)은 상기 제 1 반도체 다이(121)의 상면에 형성된 본드 패드(121a)에 전기적으로 연결된다. 즉, 상기 재배선층(123)은 상기 본드 패드(121a)와 전기적으로 연결되며, 상기 제 1 반도체 다이(121) 및 상기 제 1 인캡슐란트(122)의 상면에 형성된다. 상기 재배선층(123)에는 도전성 와이어(140)가 본딩되어, 상기 제 1 배선 패턴(112)과 전기적으로 연결될 수 있다. 또한, 상기 재배선층(123)에는 도전성 범프(131)가 용착되어 제 2 반도체 다이(130)와 전기적으로 연결될 수 있다. 여기서, 상기 도전성 범프(131)가 용착되는 재배선층(123)은 상기 제 1 반도체 다이(121)의 내부에 형성된 재배선층(123)을 말한다. 상기 재배선층(123)은 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 재배선층(123)을 형성하기 전에, 상기 제 1 반도체 다이(121)의 상면 및 상기 제 1 인캡슐란트(122)의 상면에 제 3 패시베이션층(124)을 형성한다. 상기 제 3 패시베이션층(124)은 상기 본드 패드(121a)의 일부를 외부로 노출시킨다. 상기 제 3 패시베이션층(124)에 의해 노출된 본드 패드(121a)에 재배선층(123)이 형성된다. 그리고, 상기 재배선층(123)에는 제 4 패시베이션층(125)이 형성된다. 상기 제 4 패시베이션층(125)은 상기 재배선층(123)을 외부 환경으로부터 보호하며, 상기 재배선층(123)의 일부를 외부로 노출시켜 본딩영역(123a)을 형성한다. 상기 본딩영역(123a)에는 도전성 와이어(140)가 본딩된다. 상기 본딩영역(123a)은 상기 제 1 인캡슐란트(122)의 상부에 형성된다. 상기 제 3 패시베이션층(124) 및 제 4 패시베이션층(125)은 polyimide(PI), Benzo Cyclo Butene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 2 반도체 다이(130)는 상기 반도체 디바이스(120)의 상부에 안착된다. 구체적으로, 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(121)의 상부에 안착되며, 상기 제 1 반도체 다이(121)의 크기보다 더 크게 형성된다. 따라서, 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(121)를 덮도록 상기 제 1 반도체 다이(121)의 상부에 안착된다. 상기 제 2 반도체 다이(130)의 하면에는 다수의 본드 패드(미도시)가 형성되고, 상기 본드 패드에는 도전성 범프(131)가 형성된다. 상기 제 2 반도체 다이(130)는 상기 도전성 범프(131)를 통해서 상기 제 1 반도체 다이(121)와 전기적으로 연결된다. 여기서, 상기 도전성 범프(131)는 상기 제 1 반도체 다이(121)의 재배선층(123)에 용착되어, 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121)를 전기적으로 연결시킨다.
또한, 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이에는 언더필(underfill)(132)이 형성될 수 있다. 상기 언더필(132)은 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이에 주입되어, 상기 도전성 범프(131)를 몰드한다. 이때, 상기 언더필(132)이 상기 재배선층(123)의 본딩영역(123a)을 오염시키지 않도록, 상기 제 2 반도체 다이(130)의 측면과 상기 본딩영역(123a) 사이의 거리(A)는 0.9 내지 3㎜로 형성된다. 상기 제 2 반도체 다이(130)의 측면과 상기 본딩영역(123a) 사이의 거리(A)가 0.9㎜이하로 형성되면 상기 언더필(132)이 본딩영역(123a)을 침범할 수 있고, 3㎜이상으로 형성되면 상기 반도체 디바이스(120)의 크기가 필요이상으로 커지게 된다. 물론, 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이에는 언더필(132)이 형성되지 않을 수 있다. 대신, 제 2 인캡슐란트(150)가 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이를 인캡슐레이션하여, MUF(Molded underfill)로 형성될 수 있다.
상기 도전성 와이어(140)는 다수개가 형성될 수 있으며, 상기 제 1 반도체 다이(121)와 서브스트레이트(110)를 전기적으로 연결시키는 역할을 한다. 상기 도전성 와이어(140)의 일측은 상기 재배선층(123)의 본딩영역(123a)에 연결되고, 타측은 서브스트레이트(110)의 제 1 배선 패턴(112)에 연결된다. 상기 도전성 와이어(140)는 (Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 인캡슐란트(150)는 상기 서브스트레이트(110)의 상부에서 상기 반도체 디바이스(120), 제 2 반도체 다이(130) 및 도전성 와이어(140)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션한다. 상기 제 2 인캡슐란트(150)는 상기 제 1 인캡슐란트(122)와 동일한 재질로 형성될 수 있다. 예를 들어, 상기 제 2 인캡슐란트(150)는 EMC(Epoxy molding compound)로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 솔더볼(160)은 상기 서브스트레이트(110)의 제 2 배선 패턴(113)에 용착된다. 상기 솔더볼(160)은 상기 관통 비아(116)와 제 1 배선 패턴(112) 및 도전성 와이어(140)를 통해서 상기 제 1 반도체 다이(121)와 전기적으로 연결될 수 있다. 상기 솔더볼(160)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 제 1 반도체 다이(121)의 외부로 연장된 재배선층(123)을 구비함으로써, 상기 제 1 반도체 다이(121)의 상부에 제 1 반도체 다이(121)보다 큰 제 2 반도체 다이(130)가 적층되더라도 상기 제 1 반도체 다이(121)를 서브스트레이트(110)에 전기적으로 연결시킬 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 차트이다. 도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 서브스트레이트 준비 단계(S1), 제 1 반도체 다이 준비 단계(S2), 제 1 인캡슐레이션 단계(S3), 재배선층 형성 단계(S4), 제 1 반도체 다이 부착 단계(S5), 제 2 반도체 다이 부착 단계(S6), 와이어 본딩 단계(S7), 제 2 인캡슐레이션 단계(S8) 및 솔더볼 부착 단계(S9)를 포함한다. 이하에서는 도 2의 각 단계들을 도 3a 내지 도 3i를 참조하여 설명하도록 한다.
상기 서브스트레이트 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본이 되는 서브스트레이트(110)를 준비하는 단계이다.
도 3a를 참조하면, 상기 서브스트레이트 준비 단계(S1)에서는 절연층(111), 상기 절연층(111)의 제1면(111a)에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 제2면(111b)에 형성된 제 2 배선 패턴(113), 상기 제1면(111a)에 형성되어 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114), 상기 제2면(111b)에 형성되어 상기 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115) 및 상기 절연층(111)의 제1면(111a)에서 제2면(111b)을 관통하는 관통 비아(116)를 포함하는 서브스트레이트(110)를 준비한다. 이러한 서브스트레이트(110)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.
다음으로, 상기 제 1 반도체 다이 준비 단계(S2), 제 1 인캡슐레이션 단계(S3), 재배선층 형성 단계(S4) 및 제 1 반도체 부착 단계(S5)는 상기에서 설명한 반도체 디바이스(120)를 형성하여 상기 서브스트레이트(110)의 상부에 부착하는 과정이다.
상기 제 1 반도체 다이 준비 단계(S2)는 상기 반도체 디바이스(120)의 기본이 되는 제 1 반도체 다이(121)를 준비 하는 단계이다.
도 3b를 참조하면, 상기 제 1 반도체 다이 준비 단계(S2)에서는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 제 1 반도체 다이(121)를 준비한다. 상기 제 1 반도체 다이(121)의 상부에는 다수의 본드 패드(121a)가 형성되고, 상기 본드 패드(121a)의 외주연에는 보호층(121b)이 형성된다.
상기 제 1 인캡슐레이션 단계(S3)는 상기 제 1 반도체 다이(121)의 측면을 제 1 인캡슐란트(122)로 인캡슐레이션 하는 단계이다.
도 3c를 참조하면, 상기 제 1 인캡슐레이션 단계(S3)에서는 상기 제 1 반도체 다이(121)의 측면을 제 1 인캡슐란트(122)로 인캡슐레이션하여 상기 제 1 반도체 다이(121)의 상면 및 하면을 외부로 노출시킨다. 따라서, 상기 제 1 인캡슐란트(122)는 상기 제 1 반도체 다의(121) 상면 및 하면과 동일한 면을 이루게 된다. 구체적으로, 상기 제 1 인캡슐란트(122)의 상면은 상기 제 1 반도체 다이(121)의 상면에 형성된 보호층(121b)과 동일한 면을 이룬다. 상기 제 1 인캡슐란트(122)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성된다.
상기 재배선층 형성 단계(S4)는 상기 제 1 반도체 다이(121)의 본드 패드(121a)와 전기적으로 연결되며, 상기 제 1 반도체 다이(121)의 외부로 연장되는 재배선층(123)을 형성하는 단계이다.
먼저, 도 3d를 참조하면, 상기 제 1 반도체 다이(121) 및 제 1 인캡슐란트(122)의 상면에 제 3 패시베이션층(124)을 형성한다. 상기 제 3 패시베이션층(124)은 상기 본드 패드(121a)의 일부를 외부로 노출시킨다. 상기 제 3 패시베이션층(124)은 polyimide(PI), Benzo Cyclo Butene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있다.
다음으로, 상기 제 3 패시베이션층(124) 위에 재배선층(123)을 형성한다. 상기 재배선층(123)은 상기 본드 패드(121a)와 전기적으로 연결되며, 상기 제 1 반도체 다이(121)의 상면에서 상기 제 1 인캡슐란트(122)의 상면까지 연장되도록 형성된다. 상기 재배선층(123)은 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있다. 이처럼, 상기 재배선층(123)은 상기 제 1 반도체 다이(121)의 외부로 연장되어 형성됨으로써, 상기 제 1 반도체 다이(121)의 상부에 제 2 반도체 다이(130)가 안착되더라도 도전성 와이어(140)를 통해 서브스트레이트(110)와 전기적으로 연결될 수 있다.
마지막으로, 상기 재배선층(123)을 덮도록 제 4 패시베이션층(125)을 형성한다. 상기 제 4 패시베이션층(125)은 상기 재배선층(123)의 일부를 외부로 노출시켜 본딩영역(123a)을 형성한다. 이때, 상기 제 4 패시베이션층(125)은 상기 제 1 인캡슐란트(122)의 상부로 연장되어 형성된 재배선층(123)에 본딩영역(123a)을 형성한다. 상기 본딩영역(123a)에는 도전성 와이어(140)가 본딩된다. 이와 같이, 상기 제 1 반도체 다이(121)의 측면에 제 1 인캡슐란트(122)를 형성하고 상면에 재배선층(123)을 형성함으로써, 반도체 디바이스(120)를 완성할 수 있다.
상기 제 1 반도체 다이 부착 단계(S5)는 상기 제 1 반도체 다이(121)를 상기 서브스트레이트(110)의 상부에 부착하는 단계이다. 다시 말해, 상기 제 1 반도체 다이 부착 단계(S5)는 상기 반도체 디바이스(120)를 상기 서브스트레이트(110)의 상부에 부착하는 단계이다.
도 3e를 참조하면, 상기 제 1 반도체 다이 부착 단계(S5)에서는 상기 반도체 디바이스(120)를 상기 서브스트레이트(110)에 접착 부재(10)로 부착한다. 따라서, 상기 제 1 반도체 다이(121)가 상기 서브스트레이트(110)의 상부에 부착된다. 상기 접착 부재(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있다. 여기서, 상기 제 1 반도체 다이(121)는 상기 서브스트레이트(110)의 제 1 패시베이션층(114) 위에 부착된다.
상기 제 2 반도체 다이 부착 단계(S6)는 상기 반도체 디바이스(120)의 상부에 제 2 반도체 다이(130)를 부착하는 단계이다. 여기서, 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(121)의 크기보다 더 큰 반도체 다이이다.
도 3f를 참조하면, 상기 제 2 반도체 다이 부착 단계(S6)에서는 먼저, 하면에 다수의 본드 패드(미도시)가 형성되고 상기 본드 패드에 도전성 범프(131)가 부착되며, 상기 제 1 반도체 다이(121)의 크기보다 더 큰 제 2 반도체 다이(130)를 준비한다. 그리고 나서, 상기 제 2 반도체 다이(130)를 상기 제 1 반도체 다이(121)의 상부에 부착한다. 이때, 상기 도전성 범프(131)가 상기 제 1 반도체 다이(121)의 내측에 형성된 재배선층(123)에 용착된다. 따라서, 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(121)를 덮으며, 상기 제 1 반도체 다이(121)와 전기적으로 연결된다.
또한, 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이에 언더필(132)을 주입하여 상기 도전성 범프(131)를 몰드할 수 있다. 이때, 상기 제 2 반도체 다이(130)의 측면과 상기 재배선층(123)의 본딩영역(123a)과의 거리(A)는 0.9 내지 3㎜로 형성될 수 있다. 상기 제 2 반도체 다이(130)의 측면과 상기 본딩영역(123a) 사이의 거리가 0.9㎜이하로 형성되면 상기 언더필(132)이 본딩영역(123a)을 침범할 수 있고, 3㎜이상으로 형성되면 상기 반도체 디바이스(120)의 크기가 필요이상으로 커지게 된다. 또한, 상기 언더필(132)은 와이어 본딩 단계(S7) 이후에 주입될 수도 있다. 그러나, 이 경우 언더필(132)을 주입할 때 도전성 와이어(140)를 건드릴 위험이 있으므로, 와이어 본딩 단계(S7) 전에 하는 것이 바람직하다. 그리고, 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이에는 언더필(132)이 형성되지 않을 수도 있다. 대신, 제 2 인캡슐란트(150)가 상기 제 2 반도체 다이(130)와 상기 제 1 반도체 다이(121) 사이를 인캡슐레이션하여, MUF(Molded underfill)로 형성될 수 있다.
상기 와이어 본딩 단계(S7)는 상기 재배선층(123)과 상기 서브스트레이트(110)의 제 1 배선 패턴(112)을 도전성 와이어(140)로 본딩하는 단계이다.
도 3g를 참조하면, 상기 와이어 본딩 단계(S7)에서는 상기 재배선층(123)과 상기 서브스트레이트(110)의 제 1 배선 패턴(112)을 도전성 와이어(140)로 본딩하여, 상기 제 1 반도체 다이(121)와 상기 서브스트레이트(110)를 전기적으로 연결시킨다. 이때, 상기 도전성 와이어(140)는 상기 재배선층(123)의 본딩영역(123a)에 본딩된다. 상기 도전성 와이어(140)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 제 2 인캡슐레이션 단계(S8)는 상기 제 1 반도체 다이(121), 제 2 반도체 다이(130) 및 도전성 와이어(140)를 제 2 인캡슐란트(150)로 인캡슐레이션하는 단계이다.
도 3h를 참조하면, 상기 제 2 인캡슐레이션 단계(S8)에서는 상기 제 1 반도체 다이(121)와 제 2 반도체 다이(130) 및 도전성 와이어(140)를 제 2 인캡슐란트(150)로 인캡슐레이션한다. 여기서, 상기 제 1 반도체 다이(121)는 제 1 인캡슐란트(122)로 인캡슐레이션 되어 반도체 디바이스(120)를 이루고 있으므로, 결과적으로 상기 제 2 인캡슐란트(150)는 반도체 디바이스(120)를 인캡슐레이션한다. 상기 제 2 인캡슐란트(150)는 상기 서브스트레이트(110)의 상부에 형성되며, 에폭시 계열의 수지로 형성될 수 있다.
상기 솔더볼 부착 단계(S9)는 상기 서브스트레이트(110)의 제 2 배선 패턴(113)에 솔더볼(160)을 부착하는 단계이다.
도 3i를 참조하면, 상기 솔더볼 부착 단계(S9)에서는 상기 절연층(111)의 제2면(111b)에 형성된 제 2 배선 패턴(113)에 솔더볼(160)을 부착한다. 여기서, 상기 솔더볼(160)은 상기 제 2 배선 패턴(113)에 용착된다. 상기 솔더볼(160)은 상기 관통 비아(116)와 제 1 배선 패턴(112) 및 도전성 와이어(140)를 통해서 상기 제 1 반도체 다이(121)와 전기적으로 연결된다. 상기와 같은 제조 방법을 통해 본 발명의 일 실시예에 따른 반도체 패키지(100)가 완성된다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 패키지 110: 서브스트레이트
111: 절연층 112: 제 1 배선 패턴
113: 제 2 배선 패턴 114: 제 1 패시베이션층
115: 제 2 패시베이션층 116: 관통 비아
120: 반도체 디바이스 121: 제 1 반도체 다이
122: 제 1 인캡슐란트 123: 재배선층
124: 제 3 패시베이션층 125: 제 4 패시베이션층
130: 제 2 반도체 다이 140: 도전성 와이어
150: 제 2 인캡슐란트 160: 솔더볼

Claims (15)

  1. 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트;
    상기 서브스트레이트의 제1면에 안착되며, 상면에 다수의 본드 패드를 갖는 제 1 반도체 다이;
    상기 본드 패드와 전기적으로 연결되며, 상기 제 1 반도체 다이의 외부로 연장되어 형성된 재배선층;
    상기 제 1 반도체 다이의 상면에 안착되며, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이; 및
    상기 재배선층과 상기 제 1 배선 패턴을 전기적으로 연결하는 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선층은 상기 제 1 반도체 다이의 외부로 연장된 부분에 외부로 노출된 본딩영역이 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 다이의 측면과 상기 본딩영역 사이는 0.9 내지 3㎜인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 다이의 측면에는 제 1 인캡슐란트가 형성되고,
    상기 제 1 인캡슐란트는 상기 제 2 반도체 다이보다 더 크게 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 재배선층은 상기 제 1 반도체 다이와 상기 제 1 인캡슐란트의 상부에 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 2 반도체 다이의 하면에는 다수의 도전성 범프가 형성되며, 상기 제 2 반도체 다이는 상기 도전성 범프를 통해서 제 1 반도체 다이와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 도전성 범프는 상기 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 제 2 반도체 다이와 상기 제 1 반도체 다이의 사이에는 상기 도전성 범프를 몰드하는 언더필이 형성된 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 2 반도체 다이와 상기 도전성 와이어를 인캡슐레이션하는 제 2 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    상면에 다수의 본드 패드를 갖는 제 1 반도체 다이를 준비하는 제 1 반도체 다이 준비 단계;
    상기 제 1 반도체 다이의 측면을 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계;
    상기 본드 패드와 전기적으로 연결되며, 상기 제 1 반도체 다이의 외부로 연장되는 재배선층을 형성하는 재배선층 형성 단계;
    상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착하는 제 1 반도체 다이 부착 단계;
    상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착하는 제 2 반도체 다이 부착 단계;
    상기 재배선층과 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계; 및
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 재배선층 형성 단계에서는 상기 제 1 반도체 다이의 상부에서 상기 제 1 인캡슐란트의 상부로 연장되게 재배선층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 10 항에 있어서,
    상기 재배선층에는 본딩영역이 형성되며, 상기 본딩영역은 상기 제 1 인캡슐란트의 상부에 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 반도체 다이의 측면과 상기 본딩영역 사이는 0.9 내지 3㎜인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 2 반도체 다이 부착 단계에서는 상기 제 2 반도체 다이와 상기 제 1 반도체 사이에 언더필을 주입하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 2 반도체 다이 부착 단계에서 상기 제 2 반도체 다이의 하면에는 도전성 범프가 형성되고, 상기 도전성 범프는 상기 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102245003B1 (ko) 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
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CN105895541B (zh) * 2016-06-15 2018-10-23 通富微电子股份有限公司 封装结构的形成方法
CN105845672B (zh) * 2016-06-15 2018-10-23 通富微电子股份有限公司 封装结构
KR102549402B1 (ko) 2016-08-04 2023-06-28 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
KR101086972B1 (ko) * 2009-10-01 2011-11-29 앰코 테크놀로지 코리아 주식회사 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170125688A (ko) * 2016-05-06 2017-11-15 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
KR20220162661A (ko) * 2016-05-06 2022-12-08 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법

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