KR101086972B1 - 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents

관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 고기능화되고, 전기적 성능이 우수하며, 사이즈가 작은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1면과 제2면을 갖고, 상기 제1면에 액티브 영역이 형성되며, 상기 제2면에 포켓이 형성되고, 상기 액티브 영역 및 포켓의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성된 제1반도체 다이; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이; 상기 제1반도체 다이의 관통전극과 상기 제2반도체 다이를 전기적으로 연결하는 재배선층; 및, 상기 재배선층에 접속된 솔더볼로 이루어진 관통전극을 갖는 웨이퍼 레벨 패키지를 개시한다.

Description

관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법{Wafer Level Package having Through Silicon Via}
본 발명은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 웨이퍼 레벨 패키지(WLP: Wafer Level Package)는 다수의 반도체 다이가 웨이퍼 상에서 동시에 패키지로 조립되며, 따라서 반도체 다이의 면적이 곧 패키지의 면적이 되어 패키지가 더욱 소형화될 뿐만 아니라, 제조 비용을 절감할 수 있는 장점을 갖는다.
또한, 관통전극(TSV: Through Silicon Via)은 패키지 내에 다수의 반도체 다이를 수납하기 위한 배선 기술의 하나로서 실리콘 반도체 다이에 관통 홀을 형성하고, 구리 등의 금속을 채운 전극을 의미한다. 이러한 관통전극은 반도체 다이 내의 배선 패턴을 수직 방향으로 만들 수 있기 때문에 반도체 다이끼리 또는 반도체 다이와 인터포저를 최단 거리로 접속할 수 있는 장점이 있다.
이와 같이 웨이퍼 레벨 패키지는 웨이퍼 레벨에서 패키지를 완성할 수 있고, 관통전극은 배선 길이를 현저히 줄일 수 있는 장점이 있으나, 지금까지 웨이퍼 레 벨 패키지 기술과 관통전극의 기술을 결합하여 더욱 고기능화되고 전기적으로 우수한 패키지의 개발은 없었다.
본 발명의 목적은 고기능화되고, 전기적 성능이 우수하며, 사이즈가 작은 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖고, 상기 제1면에 액티브 영역이 형성되며, 상기 제2면에 포켓이 형성되고, 상기 액티브 영역 및 포켓의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성된 제1반도체 다이; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이; 상기 제1반도체 다이의 관통전극과 상기 제2반도체 다이를 전기적으로 연결하는 재배선층; 및, 상기 재배선층에 접속된 솔더볼을 포함하여 이루어진다.
상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면이 상기 포켓의 바닥면에 접착되고, 상기 제2반도체 다이의 제2면에 액티브 영역이 형성된다.
상기 제1반도체 다이와 상기 포켓의 측벽 사이에는 폴리머가 충진된다.
상기 제1반도체 다이의 제1면에는 제1패시베이션층이 형성된다.
상기 솔더볼은 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에 면 배열된다.
상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에는 제2패시베이션층이 형성된다.
상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면은 동일면이다.
상기 웨이퍼 레벨 패키지는 적어도 두 개가 스택된다.
상부에 위치되는 웨이퍼 레벨 패키지의 재배선층과, 하부에 위치되는 웨이퍼 레벨 패키지의 관통전극 사이에 솔더볼이 개재된다.
상기 제1반도체 다이의 제1면에는 상기 관통전극과 연결된 제2재배선층이 더 형성되고, 상기 제2재배선층에는 솔더볼을 통하여 제3반도체 다이가 전기적으로 연결된다.
상기 솔더볼은 제3반도체 다이에 전기적으로 접속되고, 상기 제3반도체 다이는 서브스트레이트에 접착되며, 상기 제1반도체 다이의 제1면에는 제2재배선층이 더 형성되고, 상기 제2재배선층은 도전성 와이어에 의해 상기 서브스트레이트에 전기적으로 연결된다.
본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖고, 상기 제1면에 포켓이 형성되며, 상기 제2면에 액티브 영역이 형성되고, 상기 포켓 및 액티브 영역의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성되고, 상기 제2면에는 상기 관통전극에 연결되어 재배선층이 형성된 제1반도체 다이; 상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이; 상기 제1반도체 다이 및 상기 제2반도체 다이를 덮으며, 상기 제1반도체 다이 및 상기 제2반도체 다이를 전기적으로 연결하는 배선층이 형성된 투명 기판; 및, 상기 제2반도체 다이의 재배 선층에 접속된 솔더볼을 포함하여 이루어진다.
상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면에 이미지 센싱용 액티브 영역이 형성되고, 상기 제2반도체 다이의 제2면이 상기 포켓의 바닥면에 접착된다.
상기 제1반도체 다이는 이미지 센서 프로세서이다.
본 발명에 의한 관통전극을 갖는 웨이퍼 레벨 패키지는 제1면과 제2면을 갖는 인터포저; 상기 인터포저의 제2면에 접속된 반도체 다이; 상기 인터포저의 제2면으로서 상기 반도체 다이로부터 이격되어 접속된 도전성링; 상기 반도체 다이와 상기 도전성링 사이에 충진된 폴리머; 상기 반도체 다이, 상기 도전성링 및 상기 폴리머의 표면에 형성되고, 상기 반도체 다이에 전기적으로 접속된 재배선층; 및 상기 재배선층에 접속된 솔더볼을 포함한다.
상기 재배선층중 선택된 몇 개는 상기 도전성링에 접속된다.
상기 인터포저는 실리콘이다.
상기 도전성링과 상기 재배선층 사이에는 전기적 절연을 위해 패시베이션층이 형성된다.
본 발명에 의한 반도체 패키지는 액티브 영역과, 상기 액티브 영역의 반대영역에 형성된 인액티브 영역으로 이루어진 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계; 상기 제1반도체 다이를 관통하는 관통전극을 형성하는 관통전극 형성 단계; 상기 제1반도체 다이중 인액티브 영역에 포켓을 형성하는 포켓 형성 단계; 상기 포켓에 제2반도체 다이를 접착하는 제2반도체 다이 접착 단계; 상기 포켓 과 제2반도체 다이 사이에 폴리머를 충진하는 폴리머 충진 단계; 상기 제1반도체 다이, 제2반도체 다이 및 폴리머의 표면에 재배선층을 형성하는 재배선층 형성 단계; 및 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.
상기 재배선층이 형성되는 제1반도체 다이, 상기 제2반도체 다이 및 상기 폴리머의 표면은 동일면이다.
상술한 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법은 고기능화되고, 전기적 성능이 우수하며, 사이즈가 작은 관통전극을 갖는 웨이퍼 레벨 패키지를 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)는 제1반도체 다이(110), 제2반도체 다이(120), 폴리머(130), 재배선층(140) 및 솔더볼(150)을 포함한다.
상기 제1반도체 다이(110)는 대략 평평한 제1면(111a)과, 상기 제1면(111a)의 반대면으로서 대략 평평한 제2면(111b)을 포함한다. 상기 제1면(111a)에는 액티 브 영역(112)이 형성되고, 상기 액티브 영역(112)의 외주연에는 본드패드(113)가 형성된다. 상기 제2면(111b)에는 바닥면(114a)과 측벽(114b)을 갖는 포켓(114)이 형성된다. 즉, 인액티브 영역인 제2면(111b)에 일정 깊이의 포켓(114)이 형성된다. 또한, 상기 액티브 영역(112) 및 포켓(114)의 외주연에는 상기 제1면(111a)과 제2면(111b)을 관통하는 관통전극(115)이 형성된다. 여기서, 상기 관통전극(115)은 상기 본드패드(113)와 전기적으로 연결될 수 있다. 좀더 구체적으로 상기 관통전극(115)은 본드패드(113)와 중첩되는 제1면(111a) 및 제2면(111b)을 관통하여 형성된 홀(115a)과, 상기 홀(115a)의 내벽에 형성된 유전체(115b)와, 상기 유전체(115b)의 내벽에 충진된 도전체(115c)로 이루어질 수 있다. 상기 도전체(115c)는 구리, 알루미늄, 텅스텐 및 그 등가물 중에서 선택된 어느 하나 또는 그 조합일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 물론, 상기 제1반도체 다이(110)의 제1면(111a)에는 제1패시베이션층(116)이 형성되어, 상기 액티브 영역(112) 등을 외부 환경으로부터 보호한다.
상기 제2반도체 다이(120)는 상기 제1반도체 다이(110)의 포켓(114)에 수용된다. 이러한 제2반도체 다이(120)는 대략 평평한 제1면(121a)과, 상기 제1면(121a)의 반대면으로서 대략 평평한 제2면(121b)을 포함한다. 상기 제2면(121b)에 액티브 영역(122)이 형성되고, 상기 액티브 영역(122)의 외주연에 본드패드(123)가 형성된다. 또한, 상기 제1면(121a)이 접착제(124)를 통하여 상기 포켓(114)의 바닥면(114a)에 접착된다. 여기서, 상기 제1반도체 다이(110)의 제2면(111b)과 상기 제2반도체 다이(120)의 제2면(121b)은 같은 평면을 이룬다.
상기 폴리머(130)는 상기 포켓(114)의 측벽(114b)과 상기 제2반도체 다이(120)의 사이의 틈에 충진되어 있다. 이러한 폴리머(130)는 전기적 절연체로서, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)의 불필요한 전기적 쇼트 현상을 방지한다. 더불어, 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 상기 폴리머(130)의 하면(131)은 같은 평면을 이룬다.
상기 재배선층(140)은 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 상기 폴리머(130)의 하면(131)에 형성된다. 상기 재배선층(140)은 상기 제1반도체 다이(110)에 형성된 관통전극(115)과 상기 제2반도체 다이(120)의 본드패드(123)를 전기적으로 연결한다. 따라서, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)는 상호간 전기적으로 연결된다. 물론, 상기 재배선층(140)은 상기 제1반도체 다이(110)의 관통전극(115)에만 전기적으로 연결될 수 있다. 더불어, 상기 재배선층(140)은 상기 제2반도체 다이(120)의 본드패드(123)에만 전기적으로 연결될 수 있다. 또한, 상기 재배선층(140)을 포함하여, 상기 제1반도체 다이(110)의 제2면(111b), 상기 제2반도체 다이(120)의 제2면(121b) 및 폴리머(130)의 하면(131)은 제2패시베이션층(117)으로 덮여, 외부 환경으로부터 보호된다.
상기 솔더볼(150)은 상기 재배선층(140)에 접속된다. 따라서, 상기 제1반도체 다이(110) 또는/및 제2반도체 다이(120)는 상기 솔더볼(150)을 통하여 외부 장치와 전기적으로 접속된다.
이와 같이 하여, 본 발명에 따른 관통전극(115)을 갖는 웨이퍼 레벨 패키 지(100)는 제1반도체 다이(110)의 인액티브 영역에 포켓(114)이 형성되고, 상기 포켓(114)에 제2반도체 다이(120)가 결합된 형태를 한다. 따라서, 본 발명에 따른 웨이퍼 레벨 패키지(100)는 두께 및 폭이 거의 증가하지 않으면서도 전기적 성능이 우수할 뿐만 아니라 고기능화된다.
도 2는 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(200)는 솔더볼(250)이 제1반도체 다이(110) 및 제2반도체 다이(120)의 제2면(111b,121b)에 풀어레이(full array)된 형태를 한다. 물론, 이를 위해 재배선층(240)은 제1반도체 다이(110)의 제2면(111b)뿐만 아니라 제2반도체 다이(120)의 제2면(121b)에도 형성되어 있다.
이와 같이 하여, 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(200)는 솔더볼(250)을 제1반도체 다이(110) 및 제2반도체 다이(120)의 제2면(111b,121b)에 풀어레이시킴으로써, 더욱 많은 입출력 개수를 확보할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖 는 웨이퍼 레벨 패키지(300)는 스택 형태를 한다. 물론, 도 3에서는 두 개의 패키지(100a,100b)가 스택된 형태가 도시되어 있으나, 이보다 더 많은 개수의 패키지가 스택될 수 있다.
여기서, 하부의 패키지(100a)와 상부의 패키지(100b) 사이에는 솔더볼 또는 솔더 범프(350)가 개재될 수 있다. 이러한 솔더볼 또는 솔더 범프(350)는 하부의 패키지(100a)에 구비된 관통전극(115)과 상부의 패키지(100b)에 구비된 재배선층(140)을 상호 연결한다.
이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(300)는 더욱 고기능화되고 전기적 성능이 향상된다.
도 4는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(400)는 제3반도체 다이(410)를 더 포함한다. 또한, 상기 제3반도체 다이(410)와 상기 제1반도체 다이(110)의 전기적 접속을 위해, 상기 제1반도체 다이(110)의 제1면(111a)에는 제2재배선층(430)이 더 형성된다. 즉, 상기 제3반도체 다이(410)는 상기 제2재배선층(430)에 솔더볼 또는 솔더 범프(420)를 통하여 통하여 전기적으로 연결된다. 물론, 상기 제3반도체 다이(410) 대신 별도의 반도체 패키지가 상기 제2재배선층(430)에 접속될 수 있다.
이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(400)는 더욱 고기능화되고 전기적 성능이 향상된다.
도 5는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(500)는 제3반도체 다이(510), 서브스트레이트(520), 도전성 와이어(530) 및 인캡슐란트(540)를 더 포함한다.
제1반도체 다이(110)에 형성된 재배선층(140)은 솔더볼(150)을 통하여 상기 제3반도체 다이(510)에 전기적으로 접속된다. 또한 ,상기 제3반도체 다이(510)는 리드프레임 또는 회로기판과 같은 서브스트레이트(520)에 접착된다. 또한, 상기 제1반도체 다이(110)의 제1면(111a)에는 제2재배선층(550)이 형성된다. 이러한 제2재배선층(550)은 도전성 와이어(530)를 통하여 상기 서브스트레이트(520)에 전기적으로 접속된다. 더불어, 제1반도체 다이(110), 제2반도체 다이(120) 및 도전성 와이어(530) 등은 인캡슐란트(540)로 인캡슐레이션됨으로써, 외부 환경으로부터 보호된다.
이와 같이 하여, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(500)는 더욱 고기능화되고 전기적 성능이 향상된다.
도 6은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(600)는 제1반도체 다이(610), 제2반도체 다이(620), 투명 기판(630) 및 솔더볼(660)을 포함한다.
상기 제1반도체 다이(610)는 평평한 제1면(611a)과, 상기 제1면(611a)의 반대면으로서 대략 평평한 제2면(611b)을 포함한다. 상기 제1면(611a)에는 바닥면(614a)과 측벽(614b)을 갖는 일정 깊이의 포켓(614)이 형성되고, 상기 제2면(611b)에는 액티브 영역(612)이 형성된다. 또한, 상기 액티브 영역(612)의 외주연에는 본드패드(613)가 형성된다. 더불어, 상기 포켓(614) 및 액티브 영역(612)의 외주연에는 상기 제1면(611a) 및 제2면(611b)을 관통하는 관통전극(615)이 형성된다. 물론, 상기 관통전극(615)은 상기 본드패드(613)를 관통하고 있으며, 관통홀(615a), 유전체(615b) 및 도전체(615c)로 이루어진다. 더불어, 상기 제2면(611b)에는 상기 관통전극(615) 및 본드패드(613)와 연결된 재배선층(616)이 형성된다. 또한, 상기 재배선층(616) 및 상기 제2면(611b)은 패시베이션층(617)으로 보호된다. 여기서, 상기 제1반도체 다이(610)는 이미지 센서 프로세서일 수 있으나, 이러한 종류로 본 발명을 한정하는 것은 아니다.
상기 제2반도체 다이(620)는 상기 제1반도체 다이(610)의 포켓(614)에 수용된다. 이러한 제2반도체 다이(620)는 제1면(621a)과 제2면(621b)을 가지며, 상기 제2면(621b)이 접착제(624)에 의해 상기 포켓(614)의 바닥면(614a)에 접착된다. 물론, 상기 제1면(621a)에 이미지 센싱용 액티브 영역(622) 및 본드패드(623)가 형성된다. 여기서, 상기 제2반도체 다이(620)는 이미지 센서일 수 있다.
상기 투명 기판(630)은 상기 제1반도체 다이(610) 및 상기 제2반도체 다이(620)의 상부에 형성되어 있다. 즉, 상기 투명 기판(630)과 상기 제1반도체 다이(610) 및 상기 제2반도체 다이(620)의 제1면(611a,621a) 사이에는 스페이스(space)가 구비된다. 이러한 투명 기판(630)은 예를 들면 글래스 또는 그 등가물중 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 투명 기판(630)에는 상기 제1반도체 다이(610)와 상기 제2반도체 다이(620)를 전기적으로 연결하기 위한 배선패턴(631)이 형성된다.
한편, 상기 투명 기판(630)의 배선 패턴(631)과 상기 제1반도체 다이(610)의 관통전극(615)을 전기적으로 연결하기 위해 솔더볼 또는 솔더 범프(640)가 더 형성된다. 또한, 상기 투명 기판(630)의 배선 패턴(631)과 상기 제2반도체 다이(620)의 본드 패드(623)를 전기적으로 연결하기 위해 또다른 솔더볼 또는 솔더 범프(650)가 더 형성된다.
상기 솔더볼(660)은 상기 제1반도체 다이(610)에 구비된 재배선층(616)에 접속된다.
이와 같이 하여 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(600)는 이미지 센서 및 이미지 센서 프로세서를 하나의 패키지(600)에 구비하게 된다. 더불어, 이미지 센서가 이미지 센서 프로세서에 구비된 포켓(614)에 대략 결합된 형태를 함으로써, 그 두께가 상대적으로 매우 얇다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이 다.
도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(700)는 인터포저(710), 반도체 다이(720), 도전성링(730), 폴리머(740), 재배선층(750) 및 솔더볼(760)을 포함한다.
상기 인터포저(710)는 대략 평평한 제1면(710a)과, 상기 제1면(710a)의 반대면으로서 대략 평평한 제2면(710b)을 포함한다. 이러한 인터포저(710)는 패키지(700)의 제조 공정중 반도체 다이(720)를 고정시키는 역할을 하며, 또한 완성된 패키지(700)에서는 방열판의 역할을 한다. 여기서, 상기 인터포저(710)는 통상의 실리콘 또는 그 등가물중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.
상기 반도체 다이(720)는 대략 평평한 제1면(720a)과, 상기 제1면(720a)의 반대면으로서 대략 평평한 제2면(720b)을 포함한다. 상기 반도체 다이(720)는 제2면(720b)에 액티브 영역(721)이 형성되어 있으며, 상기 액티브 영역(721)의 외주연에 본드패드(722)가 형성되어 있다. 더불어, 상기 반도체 다이(720)는 제1면(720a)이 접착제(723)를 통하여 상기 인터포저(710)에 접착되어 있다.
상기 도전성링(730)은 상기 인터포저(710)의 제2면(710b)에 접속되어 있다. 즉, 상기 도전성링(730)은 상기 반도체 다이(720)로부터 이격되어, 상기 인터포저(710)의, 제2면(720b)에 접속되어 있다. 이러한 도전성링(730)은 구리, 알루미늄 및 그 등가물중에서 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 이러한 도전성링(730)은 그라운드(ground) 또는 파워(power) 공 급용으로 사용될 수 있다.
상기 폴리머(740)는 상기 반도체 다이(720)와 상기 도전성링(730) 사이에 충진될 수 있다. 여기서, 상기 반도체 다이(720), 도전성링(730) 및 폴리머(740)의 하면은 동일한 평면을 이룬다.
한편, 상기 반도체 다이(720), 도전성링(730) 및 폴리머(740)의 표면에는 제1패시베이션층(771)이 형성된다.
상기 재배선층(750)은 상기 반도체 다이(720), 상기 도전성링(730) 및 상기 폴리머(740)의 하면에 형성되고, 상기 반도체 다이(720)에 전기적으로 접속된다. 즉, 상기 재배선층(750)은 상기 제1패시베이션층(771)의 하면에 형성되어 있으며, 부분적으로 상기 반도체 다이(720)의 본드패드(722)에 전기적으로 접속되어 있다. 더불어, 상기 재배선층(750)중 선택된 몇 개는 상기 제1패시베이션층(771)을 관통하여 상기 도전성링(730)에 접속된다. 일례로, 상기 재배선층(750)에 의해 선택된 몇 개의 본드패드(722)는 상기 도전성링(730)에 전기적으로 접속된다. 물론, 상기 재배선층(750)중 선택된 몇 개는 상기 본드패드(722)에만 전기적으로 접속된다.
더불어, 이러한 재배선층(750)에는 제2패시베이션층(772)이 형성된다.
상기 솔더볼(760)은 상기 제2패시베이션층(772)을 관통하여 상기 재배선층(750)에 접속된다. 더불어, 상기 재배선층(750)은 상기 반도체 다이(720), 상기 도전성링(730) 및 상기 폴리머(740)의 하면에 풀어레이(full array)됨으로써, 상기 솔더볼(760) 역시 풀어레이된 형태를 한다.
도 8a 내지 도 8g는 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법을 도시한 설명도이다.
도 8a 내지 도 8g에 도시된 바와 같이, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)의 제조 방법은 제1반도체 다이 준비 단계, 관통전극 형성 단계, 포켓 형성 단계, 제2반도체 다이 접착 단계, 폴리머 충진 단계, 재배선층 형성 단계 및 솔더볼 부착 단계를 포함한다.
도 8a에 도시된 바와 같이, 제1반도체 다이 준비 단계에서는, 평평한 제1면(111a)과 이의 반대면인 평평한 제2면(111b)을 갖고, 상기 제1면(111a)에는 액티브 영역(112) 및 본드패드(113)가 형성된 제1반도체 다이(110)를 준비한다. 여기서, 상기 제2면(111b)은 인액티브 영역이다.
도 8b에 도시된 바와 같이, 관통전극 형성 단계에서는, 상기 제1반도체 다이(110)의 본드패드(113)와 대응되는 영역에 관통홀(115a)을 형성하고, 상기 관통홀(115a)의 내벽에 유전체(115b)를 형성하며, 이어서 상기 유전체(115b)의 내벽에 도전체(115c)를 충진함으로써, 상기 제1반도체 다이(110)의 제1면(111a)과 제2면(111b)을 관통하는 관통전극(115)을 형성한다.
도 8c에 도시된 바와 같이, 포켓 형성 단계에서는, 상기 제1반도체 다이(110)의 제2면(111b)에 바닥면(114a) 및 측벽(114b)을 갖는 일정 깊이의 포켓(114)을 형성한다. 여기서, 상기 포켓(114)은 상기 액티브 영역(112)이 손상되지 않을 정도의 깊이까지 형성될 수 있다. 여기서, 상기 제1반도체 다이(110)의 제1면(111a)에는 패시베이션층(116)을 형성함으로써, 상기 제1반도체 다이(110)의 제1 면(111a) 특히 액티브 영역(112) 및 본드패드(113)가 외부 환경으로부터 보호되도록 한다.
도 8d에 도시된 바와 같이, 제2반도체 다이 접착 단계에서는, 상기 제1반도체 다이(110)에 형성된 포켓(114)의 바닥면(114a)에 접착제(124)를 이용하여 제2반도체 다이(120)를 접착한다. 상기 제2반도체 다이(120) 역시 제1면(121a)과, 이의 반대면인 제2면(121b)을 가지며, 상기 제2면(121b)에 액티브 영역(122) 및 본드패드(123)가 형성된다. 여기서, 상기 제2반도체 다이(120)의 제2면(121b)은 상기 제1반도체 다이(110)의 제2면(121b)과 동일면을 이루도록 한다. 이것은 추후 재배선층이 용이하게 형성되도록 하기 위함이다.
도 8e에 도시된 바와 같이, 폴리머(130) 충진 단계에서는, 상기 제1반도체 다이(110)에 형성된 포켓(114)의 측벽(114b)과 상기 제2반도체 다이(120) 사이에 폴리머(130)를 충진한다. 여기서, 상기 폴리머(130)의 하면(131)은 상기 제1반도체 다이(110) 및 상기 제2반도체 다이(120)의 제2면(111b,121b)과 동일면을 갖도록 형성된다. 이것 역시 추후 재배선층(140)이 용이하게 형성되도록 하기 위함이다.
도 8f에 도시된 바와 같이, 재배선층 형성 단계에서는, 상기 제1반도체 다이(110), 제2반도체 다이(120) 및 폴리머(130)의 표면에 재배선층(140)을 형성한다. 즉, 상기 제1반도체 다이(110)의 관통전극(115)과 상기 제2반도체 다이(120)의 본드패드(123)가 상호간 전기적으로 연결되도록, 재배선층(140)을 형성한다. 더불어, 이러한 재배선층(140), 제1반도체 다이(110), 제2반도체 다이(120) 및 폴리머(130)에는 제2패시베이션층(117)을 형성한다.
도 8g에 도시된 바와 같이, 솔더볼 부착 단계에서는, 제2패시베이션층(117)을 통하여 노출된 재배선층(140)에 솔더볼(150)을 부착한다. 물론, 이러한 모든 단계는 웨이퍼 레벨에서 이루어진다. 따라서, 솔더볼 부착 단계 이후에는 웨이퍼로부터 낱개의 제1반도체 다이(110) 즉, 패키지(100)를 분리하는 소잉 공정이 수행된다.
이와 같이 하여, 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지(100)의 제조 방법에 의하면 웨이퍼 레벨에서 관통전극(115)을 형성할 뿐만 아니라 두께를 거의 증가시키지 않으면서 반도체 다이를 스택할 수 있다. 따라서, 본 발명은 다양한 기능의 반도체 패키지(100)를 제공할 뿐만 아니라 경박단소화된 반도체 패키지(100)를 제공한다.
이상에서 설명한 것은 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 한 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 관통전극을 갖는 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8a 내지 도 8g는 본 발명에 따른 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법을 도시한 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 따른 웨이퍼 레벨 패키지
110; 제1반도체 다이 111a; 제1면
111b; 제2면 112; 액티브 영역
113; 본드패드 114a; 바닥면
114b; 측벽 114; 포켓
115; 관통전극 115a; 홀
115b; 유전체 115c; 도전체
116; 제1패시베이션층 117; 제2패시베이션층
120; 제2반도체 다이 121a; 제1면
121b; 제2면 122; 액티브 영역
123; 본드패드 124; 접착제
130; 폴리머 131; 하면
140; 재배선층 150; 솔더볼

Claims (20)

  1. 제1면과 제2면을 갖고, 상기 제1면에 액티브 영역이 형성되며, 상기 제2면에 포켓이 형성되고, 상기 액티브 영역 및 포켓의 외주연에 상기 제1면과 제2면을 관통하는 관통전극이 형성된 제1반도체 다이;
    상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이;
    상기 제1반도체 다이의 관통전극과 상기 제2반도체 다이를 전기적으로 연결하는 재배선층; 및,
    상기 재배선층에 접속된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서,
    상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면이 상기 포켓의 바닥면에 접착되고, 상기 제2반도체 다이의 제2면에 액티브 영역이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체 다이와 상기 포켓의 측벽 사이에는 폴리머가 충진된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  4. 제 1 항에 있어서,
    상기 제1반도체 다이의 제1면에는 제1패시베이션층이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  5. 제 1 항에 있어서,
    상기 솔더볼은 상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에 면 배열된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  6. 제 2 항에 있어서,
    상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면에는 제2패시베이션층이 형성된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  7. 제 2 항에 있어서,
    상기 제1반도체 다이 및 상기 제2반도체 다이의 제2면은 동일면인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  8. 제 1 항에 있어서,
    상기 웨이퍼 레벨 패키지는 적어도 두 개가 스택된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  9. 제 8 항에 있어서,
    상부에 위치되는 웨이퍼 레벨 패키지의 재배선층과,
    하부에 위치되는 웨이퍼 레벨 패키지의 관통전극 사이에 솔더볼이 개재된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  10. 제 1 항에 있어서,
    상기 제1반도체 다이의 제1면에는 상기 관통전극과 연결된 제2재배선층이 더 형성되고,
    상기 제2재배선층에는 솔더볼을 통하여 제3반도체 다이가 전기적으로 연결된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  11. 제 1 항에 있어서,
    상기 솔더볼은 제3반도체 다이에 전기적으로 접속되고,
    상기 제3반도체 다이는 서브스트레이트에 접착되며,
    상기 제1반도체 다이의 제1면에는 제2재배선층이 더 형성되고,
    상기 제2재배선층은 도전성 와이어에 의해 상기 서브스트레이트에 전기적으로 연결된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  12. 제1면과 제2면을 갖고, 상기 제1면에 포켓이 형성되며, 상기 제2면에 액티브 영역이 형성되고, 상기 포켓 및 액티브 영역의 외주연에 상기 제1면과 제2면을 관 통하는 관통전극이 형성되고, 상기 제2면에는 상기 관통전극에 연결되어 재배선층이 형성된 제1반도체 다이;
    상기 제1반도체 다이의 포켓에 수용된 제2반도체 다이;
    상기 제1반도체 다이 및 상기 제2반도체 다이를 덮으며, 상기 제1반도체 다이 및 상기 제2반도체 다이를 전기적으로 연결하는 배선층이 형성된 투명 기판; 및,
    상기 제2반도체 다이의 재배선층에 접속된 솔더볼을 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  13. 제 12 항에 있어서,
    상기 제2반도체 다이는 제1면과 제2면을 갖고, 상기 제2반도체 다이의 제1면에 이미지 센싱용 액티브 영역이 형성되고, 상기 제2반도체 다이의 제2면이 상기 포켓의 바닥면에 접착된 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  14. 제 12 항에 있어서,
    상기 제1반도체 다이는 이미지 센서 프로세서인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 액티브 영역과, 상기 액티브 영역의 반대영역에 형성된 인액티브 영역으로 이루어진 제1반도체 다이를 준비하는 제1반도체 다이 준비 단계;
    상기 제1반도체 다이를 관통하는 관통전극을 형성하는 관통전극 형성 단계;
    상기 제1반도체 다이중 인액티브 영역에 포켓을 형성하는 포켓 형성 단계;
    상기 포켓에 제2반도체 다이를 접착하는 제2반도체 다이 접착 단계;
    상기 포켓과 제2반도체 다이 사이에 폴리머를 충진하는 폴리머 충진 단계;
    상기 제1반도체 다이, 제2반도체 다이 및 폴리머의 표면에 재배선층을 형성하는 재배선층 형성 단계; 및
    상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하여 이루어진 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상기 재배선층이 형성되는 제1반도체 다이, 상기 제2반도체 다이 및 상기 폴리머의 표면은 동일면인 것을 특징으로 하는 관통전극을 갖는 웨이퍼 레벨 패키지의 제조 방법.
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