KR101354802B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 칩온칩(Chip on Chip) 패키지 구조에서 상대적으로 크기가 작고 하부에 위치하는 반도체 다이의 본드 패드에 직접 도전성 와이어를 본딩하여 제조 비용을 절감할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 다수의 제 1 본드 패드와 상기 제 1 본드 패드에 형성된 다수의 제 1 도전성 필러를 포함하는 제 1 반도체 다이; 상기 제 1 반도체 다이의 상부에 안착되며, 다수의 제 2 본드 패드와 상기 제 2 본드 패드에 형성되며 상기 제 1 도전성 필러와 대응되는 위치에 형성된 제 2 도전성 필러를 포함하고, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이; 상기 서브스트레이트의 제 1 배선 패턴과 상기 제 1 반도체 다이의 제 1 본드 패드를 전기적으로 연결하는 도전성 와이어; 및 상기 제 1 반도체 다이와 상기 제 2 반도체 사이에 개재된 비전도성 페이스트를 포함하는 반도체 디바이스를 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었다. 이때, 상기 메모리 칩은 로직 칩 위에 적층되고, 상기 로직 칩이 서브스트레이트에 도전성 와이어로 연결된다. 그러나, 이러한 메모리 칩은 용량이 커질수록 다수의 I/O를 가지게 되며 상대적으로 크기도 커지게 된다. 따라서, 이러한 메모리 칩을 한정된 크기의 로직 칩 위에 적층하기 어려운 문제점이 발생한다.
본 발명은 칩온칩(Chip on Chip) 패키지 구조에서 상대적으로 크기가 작고 하부에 위치하는 반도체 다이의 본드 패드에 직접 도전성 와이어를 본딩하여 제조 비용을 절감할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스는 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 다수의 제 1 본드 패드와 상기 제 1 본드 패드에 형성된 다수의 제 1 도전성 필러를 포함하는 제 1 반도체 다이; 상기 제 1 반도체 다이의 상부에 안착되며, 다수의 제 2 본드 패드와 상기 제 2 본드 패드에 형성되며 상기 제 1 도전성 필러와 대응되는 위치에 형성된 제 2 도전성 필러를 포함하고, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이; 상기 서브스트레이트의 제 1 배선 패턴과 상기 제 1 반도체 다이의 제 1 본드 패드를 전기적으로 연결하는 도전성 와이어; 및 상기 제 1 반도체 다이와 상기 제 2 반도체 사이에 개재된 비전도성 페이스트를 포함한다.
또한, 상기 제 1 도전성 필러와 상기 제 2 도전성 필러의 높이의 합은 적어도 25μm 이상일 수 있다.
또한, 상기 제 1 도전성 필러 및 상기 제 2 도전성 필러는 구리 필러일 수 있다.
또한, 상기 도전성 와이어의 일측은 상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 사이에 위치할 수 있다.
또한, 상기 제 1 반도체 다이의 중심에 형성된 제 1 본드 패드에는 상기 제 1 도전성 필러가 형성되고, 상기 제 1 도전성 필러의 외측에 형성된 제 1 본드 패드에는 상기 도전성 와이어가 본딩될 수 있다.
또한, 상기 비전도성 페이스트는 상기 서브스트레이트와 상기 제 2 반도체 사이에 개재될 수 있다.
또한, 상기 제 2 반도체 다이는 상기 제 2 도전성 필러의 외주연에 형성된 하부 절연층을 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이는 상기 제 1 도전성 필러의 외주연에 형성된 상부 절연층을 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이와 상기 제 2 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하는 인캡슐란트와, 상기 서브스트레이트의 제 2 배선 패턴에 부착된 솔더볼을 더 포함할 수 있다.
본 발명에 의한 반도체 디바이스의 제조 방법은 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이를 준비하고, 상기 제 1 본드 패드에 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계; 다수의 제 2 본드 패드가 형성되고 상기 제 1 반도체 다이보다 큰 제 2 반도체 다이를 준비하고, 상기 제 1 도전성 필러와 대응되는 위치의 제 2 본드 패드에 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계; 상기 제 1 도전성 필러가 상부를 향하도록 상기 제 1 반도체 다이를 상기 서브스트레이트에 부착하는 제 1 반도체 다이 부착 단계; 상기 제 1 반도체 다이의 제 1 본드 패드와 상기 서브스트레이트의 제 1 배선 패턴에 도전성 와이어를 본딩하는 와이어 본딩 단계; 상기 제 1 도전성 필러가 형성된 면의 제 1 반도체 다이에 비전도성 페이스트를 도포하는 비전도성 페이스트 도포 단계; 및 상기 제 1 도전성 필러와 상기 제 2 도전성 필러가 서로 접촉하도록 상기 제 2 반도체 다이를 상기 제 1 반도체 다이에 부착하는 제 2 반도체 다이 부착 단계를 포함한다.
또한, 상기 제 1 도전성 필러 형성 단계 및 상기 제 2 도전성 필러 형성 단계에서는 상기 제 1 도전성 필러와 상기 제 2 도전성 필러의 높이의 합이 적어도 25μm 이상이 되도록 형성할 수 있다.
또한, 상기 제 1 도전성 필러 및 상기 제 2 도전성 필러는 구리 필러일 수 있다.
또한, 상기 제 1 도전성 필러 형성 단계에서는 상기 제 1 반도체 다이의 중심에 형성된 제 1 본드 패드에 제 1 도전성 필러를 형성하고, 상기 와이어 본딩 단계에서는 상기 제 1 도전성 필러의 외측에 형성된 제 1 본드 패드에 도전성 와이어를 본딩할 수 있다.
또한, 상기 제 2 반도체 다이 부착 단계에서는 상기 제 2 도전성 필러가 제 1 도전성 필러에 접촉하도록 제 2 반도체 다이를 상기 비전도성 페이스트를 향해 가압한 후, 상기 제 1 도전성 필러와 제 2 도전성 필러가 서로 전기적으로 연결되도록 가열할 수 있다.
또한, 상기 제 2 반도체 다이 부착 단계에서 상기 비전도성 페이스트는 상기 서브스트레이트의 상부로 흘러 내려, 상기 서브스트레이트와 상기 제 2 반도체 다이 사이에 개재될 수 있다.
또한, 상기 제 2 반도체 다이 부착 단계 후에는 상기 제 1 반도체 다이와 제 2 반도체 다이 및 도전성 와이어를 인캡슐레이션하는 인캡슐레이션 단계와, 상기 서브스트레이트의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 제 1 반도체 다이와, 상기 제 1 반도체 다이의 상부에 위치하며 제 1 반도체 다이보다 큰 제 2 반도체 다이의 사이에 위치하는 제 1 도전성 필러 및 제 2 도전성 필러를 구비함으로써, 제 1 반도체 다이의 제 1 본드 패드에 직접 도전성 와이어를 본딩할 수 있어 제조 비용을 절감할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1b는 도 1a에 도시된 제 1 도전성 필러와 제 2 도전성 필러가 결합되기 전의 상태를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다. 도 1b는 도 1a에 도시된 제 1 도전성 필러와 제 2 도전성 필러가 결합되기 전의 상태를 도시한 단면도이다.
도 1a 내지 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130), 도전성 와이어(140), 비전도성 페이스트(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.
상기 서브스트레이트(110)는 대략 평평한 제1면(상면)과, 상기 제1면의 반대면으로서 대략 평평한 제2면(하면)을 갖는 절연층(111)을 포함한다. 상기 절연층(111)의 제1면에는 다수의 제 1 배선 패턴(111)이 형성되고, 상기 절연층(111)의 제2면에는 다수의 제 2 배선 패턴(112)이 형성된다. 상기 제 1 배선 패턴(111)에는 도전성 와이어(140)가 본딩되어 제 1 반도체 다이(120)와 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선 패턴(112)에는 솔더볼(170)이 용착될 수 있으며, 상기 제 2 배선 패턴(112)은 도전성 비아(116)를 통해 제 1 배선 패턴(112)과 전기적으로 연결될 수 있다. 상기 제 1 배선 패턴(112) 및 제 2 배선 패턴(113)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
더불어, 상기 제 1 배선 패턴(112)의 외주연에는 일정 두께의 제 1 패시베이션층(114)이 형성되어, 상기 제 1 배선 패턴(112)을 외부 환경으로부터 보호한다. 즉, 상기 제 1 배선 패턴(112)은 상기 절연층(111)의 제1면에 형성되어, 상기 제 1 배선 패턴(112)의 일부를 외부로 노출시킨다. 또한, 상기 제 2 배선 패턴(113)의 외주연에는 일정 두께의 제 2 패시베이션층(115)이 형성되어, 상기 제 2 배선 패턴(113)을 외부 환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(115)은 상기 절연층(111)의 제2면에 형성되어, 상기 상기 제 2 배선 패턴(113)의 일부를 외부로 노출시킨다. 상기 제 1 패시베이션층(114) 및 제 2 패시베이션층(115)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
한편, 상기 절연층(111)의 제1면 및 제2면을 관통해서는 다수의 도전성 비아(116)가 형성될 수 있다. 상기 도전성 비아(116)는 상기 제 1 배선 패턴(112)과 제 2 배선 패턴(113)을 전기적으로 연결시킬 수 있다. 이러한 도전성 비아(116)는 도전성 물질, 예를 들어, 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
더불어, 이러한 서브스트레이트(110)의 층 구조는 본 발명의 이해를 위한 일례일 뿐이며, 이러한 층 구조 이외에도 다양한 층 구조가 가능할 수 있다.
상기 제 1 반도체 다이(120)는 평평한 제1면(상면)과 상기 제1면의 반대면으로서 평평한 제2면(하면)을 갖는다. 상기 제 1 반도체 다이(120)는 상기 서브스트레이트(110)의 상부에 안착되며, 접착 부재(10)로 부착될 수 있다. 실질적으로 상기 제 1 반도체 다이(120)는 상기 서브스트레이트(110)의 제1면에 형성된 제 1 패시베이션층(114)에 안착되며, 상기 제 1 반도체 다이(120)의 제2면이 상기 제 1 패시베이션층(114)과 마주보게 된다. 상기 접착 부재(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.
더불어, 상기 제 1 반도체 다이(120)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 제 1 반도체 다이(120)의 제1면에는 다수의 제 1 본드 패드(121)가 형성되고, 상기 제 1 본드 패드(121)의 외주연에는 보호층(122)이 형성된다. 또한, 상기 제 1 본드 패드(121)에는 다수의 제 1 도전성 필러(123)가 형성되고, 상기 제 1 도전성 필러(123)의 단부에는 제 1 솔더캡(123a)이 형성될 수 있다. 상기 제 1 도전성 필러(123)는 구리(Cu) 필러로 형성될 수 있으며, 상기 제 1 솔더캡(123a)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다. 여기서, 상기 제 1 솔더캡(123a)은 구리로 이루어진 제 1 도전성 필러(123)를 후술되는 제 2 반도체 다이(130)의 제 2 도전성 필러(133)에 결합하는 역할을 한다. 또한, 상기 제 1 본드 패드(121)에는 도전성 와이어(140)가 본딩되어, 상기 제 1 반도체 다이(120)가 상기 서브스트레이트(110)에 전기적으로 연결될 수 있다.
상기 제 2 반도체 다이(130)는 평평한 제1면(상면)과 상기 제1면의 반대면으로서 평평한 제2면(하면)을 갖는다. 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(120)의 상부에 안착된다. 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(120)의 크기와 동일하거나 더 크게 형성된다. 따라서, 상기 제 2 반도체 다이(130)는 상기 제 1 반도체 다이(120)를 커버한다. 예를 들어, 상기 제 1 반도체 다이(120)는 로직(logic) 칩이고 상기 제 2 반도체 다이(130)는 메모리 칩일 수 있다.
더불어, 상기 제 2 반도체 다이(130)의 제2면에는 다수의 제 2 본드 패드(131)가 형성되고, 상기 제 2 본드 패드(131)의 외주연에는 보호층(132)이 형성된다. 또한, 상기 제 2 본드 패드(131)에는 다수의 제 2 도전성 필러(133)가 형성되고, 상기 제 2 도전성 필러(133)의 단부에는 제 2 솔더캡(133a)이 형성될 수 있다. 상기 제 2 도전성 필러(133)는 구리(Cu) 필러로 형성될 수 있으며, 상기 제 2 솔더캡(133a)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다. 여기서, 상기 제 2 도전성 필러(133)는 상기 제 1 도전성 필러(123)와 대응되는 영역에 형성되어, 상기 제 1 도전성 필러(123)와 전기적으로 연결된다. 좀더 구체적으로 상기 제 1 도전성 필러(123)의 제 1 솔더캡(123a)과 상기 제 2 도전성 필러(133)의 제 2 솔더캡(133a)이 융착되어, 상기 제 1 반도체 다이(120)와 상기 제 2 반도체 다이(130)는 전기적으로 연결된다.
이와 같이, 상기 제 1 반도체 다이(120)와 제 2 반도체 사이(130)에는 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)의 높이만큼 공간이 형성된다. 상기 제 1 반도체 다이(120)는 상기 제 2 반도체 다이(130)의 크기보다 작으므로, 상기 제 1 반도체 다이(120)에 본딩되는 도전성 와이어(140)는 제 1 반도체 다이(120)와 제 2 반도체 사이(130)에 위치하게 된다. 그러므로, 상기 제 1 반도체 다이(120)에 도전성 와이어(140)를 본딩하기 위해서 둘 사이에 공간이 확보되어야 한다. 즉, 상기 제 1 반도체 다이(120)에 형성된 제 1 도전성 필러(123)와 제 2 반도체 다이(130)에 형성된 제 2 도전성 필러(133)를 통해 도전성 와이어(140)가 본딩되는 공간을 확보할 수 있다. 다시 말해, 상기 제 1 도전성 필러(123)와 상기 제 2 도전성 필러(133)는 상기 제 1 반도체 다이(120)에 도전성 와이어(140)를 본딩하기 위해서, 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이의 공간을 확보하는 역할을 한다. 따라서, 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)의 높이의 합은 도전성 와이어(140)가 본딩될 수 있도록 최소 25μm 이상이어야 한다.
상기 도전성 와이어(140)는 다수개가 형성될 수 있으며, 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결하는 역할을 한다. 상기 도전성 와이어(140)의 일측은 상기 제 1 반도체 다이(120)의 제 1 본드 패드(121)에 연결되고, 타측은 상기 서브스트레이트(110)의 제 1 배선 패턴(112)에 연결된다. 따라서, 상기 도전성 와이어(140)의 일측은 상기 제 1 반도체 다이(120)와 상기 제 2 반도체 다이(130)의 사이에 위치하고, 타측은 상기 제 1 반도체 다이(120)와 상기 제 2 반도체 다이(130)의 외주연에 위치하게 된다.
상기 비전도성 페이스트(150)는 상기 제 1 반도체 다이(120)와 상기 제 2 반도체 다이(130)의 사이에 개재되어 있다. 이러한 비전도성 페이스트(150)는 NCP(Non-Conductive Paste)로서 제 1 반도체 다이(120)와 제 2 반도체 다이(130)를 추가적으로 단단하게 상호간 고정시키는 역할을 한다. 또한, 상기 비전도성 페이스트(150)는 상기 서브스트레이트(110)의 제1면에도 형성될 수 있다. 실질적으로, 상기 비전도성 페이스트(150)는 상기 제 1 반도체 다이(120)의 제1면에 도포되고, 상기 제 2 반도체 다이(130)를 상기 제 1 반도체 다이(120)에 부착할 때, 상기 비전도성 페이스트(150)가 흘러 내려와서 상기 서브스트레이트(110)의 제1면에 형성된 것이다. 따라서, 상기 비전도성 페이스트(150)는 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 사이 영역과, 상기 서브스트레이트(110)와 제 2 반도체 다이(130)의 사이 영역에 개재된다.
상기 인캡슐란트(160)는 상기 서브스트레이트(110)의 상부에서 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐레이션한다. 상기 인캡슐란트(160)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성될 수 있다.
상기 솔더볼(170)은 상기 서브스트레이트(110)의 제 2 배선 패턴(113)에 전기적으로 접속된다. 상기 솔더볼(170)은 상기 도전성 비아(116)와 제 1 배선 패턴(112) 및 도전성 와이어(140)를 통해 상기 제 1 반도체 다이(120)와 전기적으로 연결될 수 있다. 이러한 솔더볼(170)은 반도체 디바이스(100)와 외부 장치를 전기적으로 접속하는 역할을 한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 반도체 다이(120)와, 상기 제 1 반도체 다이의 상부에 위치하며 제 1 반도체 다이보다 큰 제 2 반도체 다이(130)의 사이에 위치하는 제 1 도전성 필러(123) 및 제 2 도전성 필러(133)를 구비함으로써, 제 1 반도체 다이(120)에 도전성 와이어(140)를 본딩할 수 있어 제조 비용을 절감할 수 있게 된다.
도 2 는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(230), 도전성 와이어(140), 비전도성 페이스트(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)에서 제 2 반도체 다이(130)의 제2면에 하부 절연층(234)이 더 형성된 것이다. 상기 하부 절연층(234)은 상기 제 2 반도체 다이(230)의 제2면에 형성되어, 도전성 와이어(140)가 상기 제 2 반도체 다이(120)에 접촉되어 쇼트되는 것을 미연에 방지하는 역할을 한다.
도 3은 본 발명에 따른 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 서브스트레이트(110), 제 1 반도체 다이(320), 제 2 반도체 다이(230), 도전성 와이어(140), 비전도성 페이스트(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 2에 도시된 반도체 디바이스(200)에서 제 1 반도체 다이(320)의 제1면에 상부 절연층(324)이 더 형성된 것이다. 상기 상부 절연층(324)은 상기 제 1 반도체 다이(320)의 제1면에 형성되어, 도전성 와이어(140)가 상기 제 1 반도체 다이(320)에 접촉되어 쇼트되는 것을 미연에 방지하는 역할을 한다.
다음은, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 차트이다. 도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 서브스트레이트 준비 단계(S1), 제 1 도전성 필러 형성 단계(S2), 제 2 도전성 필러 형성 단계(S3), 제 1 반도체 다이 부착 단계(S4), 와이어 본딩 단계(S5), 비전도성 페이스트 도포 단계(S6), 제 2 반도체 다이 부착 단계(S7), 인캡슐레이션 단계(S8) 및 솔더볼 부착 단계(S9)를 포함한다. 이하에서는 도 4의 각 단계들을 도 5a 내지 도 5i를 참조하여 설명하도록 한다.
상기 서브스트레이트 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 디바이스의 기본이 되는 서브스트레이트를 준비하는 단계이다.
도 5a를 참조하면, 상기 서브스트레이트 준비 단계(S1)에서는 절연층(111), 상기 절연층(111)의 제1면에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 제2면에 형성된 제 2 배선 패턴(113), 상기 제1면에 형성되어 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114), 상기 제2면에 형성되어 상기 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115) 및 상기 절연층(111)의 제1면에서 제2면을 관통하는 도전성 비아(116)를 포함하는 서브스트레이트(110)를 준비한다.
상기 제 1 도전성 필러 형성 단계(S2)는 다수의 제 1 본드 패드(121)를 갖는 제 1 반도체 다이(120)를 준비하고, 상기 제 1 본드 패드(121)에 제 1 도전성 필러(123)를 형성하는 단계이다.
도 5b를 참조하면, 상기 제 1 도전성 필러 형성 단계(S2)에서는 먼저, 기본적으로 실리콘 재질로 구성되면 그 내부에는 다수의 반도체 소자들이 형성된 제 1 반도체 다이(120)를 준비한다. 상기 제 1 반도체 다이(120)는 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면을 가지며, 상기 제1면에는 다수의 제 1 본드 패드(121)가 형성되고 상기 제 1 본드 패드(121)의 외주연에는 보호층(122)이 형성되어 있다. 다음으로, 상기 제 1 본드 패드(121)에 다수의 제 1 도전성 필러(123)를 형성한다. 이때, 상기 제 1 도전성 필러(123)는 상기 제 1 반도체 다이(120)의 중심에 형성된 제 1 본드 패드(121)에 형성될 수 있다. 상기 제 1 도전성 필러(123)는 구리(Cu) 필러로 형성되며, 단부에는 주석/납, 납 없는 주석 및 또는 그 등가물로 형성된 제 1 솔더캡(123a)이 형성되어 있다. 여기서, 상기 제 1 솔더캡(123a)은 구리로 이루어진 제 1 도전성 필러(123)와 제 2 도전성 필러(133)를 상호간 결합하는 역할을 한다.
상기 제 2 도전성 필러 형성 단계(S3)는 다수의 제 2 본드 패드(131)를 가지며 상기 제 1 반도체 다이(120)의 크기보다 큰 제 2 반도체 다이(130)를 준비하고, 상기 제 2 본드 패드(131)에 제 2 도전성 필러(133)를 형성하는 단계이다.
도 5c를 참조하면, 상기 제 2 도전성 필러 형성 단계(S3)에서는 먼저, 기본적으로 실리콘 재질로 구성되면 그 내부에는 다수의 반도체 소자들이 형성된 제 2 반도체 다이(130)를 준비한다. 여기서 상기 제 2 반도체 다이(130)는 적어도 상기 제 1 반도체 다이(120)의 크기와 같거나 더 큰 반도체 다이이다. 예를 들어, 상기 제 1 반도체 다이(120)는 로직(logic) 칩이고 상기 제 2 반도체 다이(130)는 메모리 칩이어서, 상기 제 2 반도체 다이(130)의 크기가 상기 제 1 반도체 다이(120)의 크기보다 크게 형성될 수 있다. 다음으로, 상기 제 2 본드 패드(131)에 다수의 제 2 도전성 필러(133)를 형성한다. 이때, 상기 제 2 도전성 필러(133)는 상기 제 1 도전성 필러(123)와 대응되는 위치에 형성된다. 상기 제 2 도전성 필러(133)는 구리(Cu) 필러로 형성되며, 단부에는 주석/납, 납 없는 주석 및 또는 그 등가물로 형성된 제 2 솔더캡(133a)이 형성되어 있다. 즉, 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)를 서로 결합할 때, 상기 제 1 솔더캡(123a)과 제 2 솔더캡(133a)이 서로 결합됨으로써, 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)가 전기적으로 연결된다.
더불어, 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)는 이후 공정에서 제 1 반도체 다이(120)에 도전성 와이어(140)를 본딩하기 위해서, 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이의 공간을 확보하는 역할을 한다. 따라서, 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)의 높이의 합은 최소 25μm 이상이어야 한다.
상기 제 1 반도체 다이 부착 단계(S4)는 상기 제 1 반도체 다이(120)를 상기 서브스트레이트(110)의 제1면에 부착하는 단계이다.
도 5d를 참조하면, 상기 제 1 반도체 다이 부착 단계(S4)에서는 상기 제 1 반도체 다이(120)를 상기 서브스트레이트(110)에 접착 부재(10)로 부착한다. 상기 접착 부재(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있다. 여기서, 상기 제 1 반도체 다이(120)는 상기 서브스트레이트(110)의 제 1 패시베이션층(114) 위에 부착된다.
상기 와이어 본딩 단계(S5)는 상기 제 1 반도체 다이(120)의 제 1 본드 패드(121)와 상기 서브스트레이트(110)의 제 1 배선 패턴(112)을 도전성 와이어(140)로 본딩하는 단계이다.
도 5e를 참조하면, 상기 와이어 본딩 단계(S5)에서는 상기 제 1 반도체 다이(120)의 제 1 본드 패드(121)와 상기 서브스트레이트(110)의 제 1 배선 패턴(112)을 도전성 와이어(140)로 본딩하여, 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결시킨다. 이때, 상기 도전성 와이어(140)는 상기 제 1 도전성 필러(123)가 형성되지 않은 제 1 반도체 다이(120)의 가장자리에 형성된 제 1 본드 패드(121)에 본딩될 수 있다.
상기 비전도성 페이스트 도포 단계(S6)는 상기 제 1 반도체 다이(120)의 제1면에 액상의 비전도성 페이스트(150’)를 도포하는 단계이다.
도 5f를 참조하면, 상기 비전도성 페이스트 도포 단계(S6)에서는 상기 제 1 반도체 다이(120)의 제1면에 액상의 비전도성 페이스트(150’)를 도포할 수 있다. 이때, 상기 제 1 반도체 다이(120)의 제1면에 도포된 액상의 비전도성 페이스트(150’)는 상기 제 1 본드 패드(121)에 형성된 제 1 도전성 필러(123)와, 상기 제 1 본드 패드(121)에 본딩된 도전성 와이어(140)의 일부를 덮을 수 있다.
상기 제 2 반도체 다이 부착 단계(S7)는 상기 제 1 도전성 필러(123)와 제 2 도전성 필러(133)를 전기적으로 연결하기 위해, 상기 제 2 반도체 다이(130)를 상기 제 1 반도체 다이(120)에 부착 단계이다.
도 5g를 참조하면, 상기 제 2 반도체 다이 부착 단계(S7)에서는 먼저, 상기 제 2 반도체 다이(130)를 상기 액상의 비전도성 페이스트(150’)에 가압하여 제 1 도전성 필러(123)와 제 2 도전성 필러(133)가 서로 접촉되게 한다. 이때, 상기 제 2 반도체 다이(130)의 가압에 의해 상기 액상의 비전도성 페이스트(150’)는 상기 서브스트레이트(110)의 제1면 위로 흘러내릴 수 있다. 따라서, 상기 액상의 비전도성 페이스트(150’)는 제 1 반도체 다이(120)를 전부 감싸는 형태로 형성될 수 있다. 또한, 상기 액상의 비전도성 페이스트(150’)는 상기 제 2 반도체 다이(130)의 제2면 즉, 제 2 도전성 필러(133)가 형성된 면에 고르게 퍼지게 된다. 이러한 가압 공정에 의해 실질적으로 제 2 반도체 다이(130)의 제 2 도전성 필러(133)에 형성된 제 2 솔더캡(133a)이 제 1 반도체 다이(120)의 제 1 도전성 필러(123)에 형성된 제 1 솔더캡(123a)에 접촉한다. 그러나, 아직 제 1 반도체 다이(120)와 제 2 반도체 다이(130)가 완벽하게 상호 접속된 상태는 아니다.
다음으로, 상기와 같은 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130) 및 액상의 비전도성 페이스트(150’)를 가열한다. 좀더 구체적으로, 상기 제 1 솔더캡(123a)과 제 2 솔더캡(133a)이 상호간 용융되어 접촉될 수 있을 정도록 상기 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130) 및 액상의 비전도성 페이스트(150’)를 가열한다. 일례로, 상기 온도 범위는 대략 150℃ 내지 250℃ 정도일 수 있으나, 이러한 온도 범위로 본 발명을 한정하는 것은 아니다. 더불어, 이러한 가열 공정에 의해 상기 액상의 비전도성 페이스트(150’)는 점차 고상의 비전도성 페이스트(150)로 변한다. 따라서, 이러한 고상의 비전도성 페이스트(150)에 의해 상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)는 상기 서브스트레이트(110) 위에서 기계적으로 단단하게 고정된다.
상기 인캡슐레이션 단계(S8)는 상기 제 1 반도체 다이(120), 제 2 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐란트(160)로 인캡슐레이션하는 단계이다.
도 5h를 참조하면, 상기 인캡슐레이션 단계(S8)에서는 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐란트(160)로 인캡슐레이션한다. 상기 인캡슐란트(160)는 상기 서브스트레이트(110)의 상부에 형성되며, 에폭시 계열의 수지로 형성될 수 있다.
상기 솔더볼 부착 단계(S9)는 상기 서브스트레이트(110)의 제 2 배선 패턴(113)에 솔더볼(170)을 부착하는 단계이다.
도 5i를 참조하면, 상기 솔더볼 부착 단계(S9)에서는 상기 절연층(111)의 제2면에 형성된 제 2 배선 패턴(113)에 솔더볼(170)을 부착함으로써, 반도체 디바이스(100)가 외부 장치에 실장 가능한 형태가 되도록 한다. 실질적으로 이러한 솔더볼(170)의 부착은 도면에서와 달리 서브스트레이트(110)가 뒤집어진 상태에서 이루어진다. 상기 솔더볼(170)은 상기 도전성 비아(116)와 제 1 배선 패턴(112) 및 도전성 와이어(140)를 통해서 상기 제 1 반도체 다이(120)와 전기적으로 연결된다. 상기와 같은 제조 방법을 통해 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 완성된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 디바이스 110: 서브스트레이트
120: 제 1 반도체 다이 121: 제 1 본드 패드
122: 보호층 123: 제 1 도전성 필러
123a: 제 1 솔더캡 130: 제 2 반도체 다이
131: 제 2 본드 패드 132: 보호층
133: 제 2 도전성 필러 133a: 제 2 솔더캡
140: 도전성 와이어 150: 비전도성 페이스트
160: 인캡슐란트 170: 솔더볼

Claims (16)

  1. 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 서브스트레이트;
    상기 서브스트레이트의 상부에 안착되며, 다수의 제 1 본드 패드와 상기 제 1 본드 패드에 형성된 다수의 제 1 도전성 필러를 포함하는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상부에 안착되며, 다수의 제 2 본드 패드와 상기 제 2 본드 패드에 형성되며 상기 제 1 도전성 필러와 대응되는 위치에 형성된 제 2 도전성 필러를 포함하고, 상기 제 1 반도체 다이의 크기보다 더 큰 제 2 반도체 다이;
    상기 서브스트레이트의 제 1 배선 패턴과 상기 제 1 반도체 다이의 제 1 본드 패드를 전기적으로 연결하는 도전성 와이어; 및
    상기 제 1 반도체 다이와 상기 제 2 반도체 사이에 개재된 비전도성 페이스트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 도전성 필러와 상기 제 2 도전성 필러의 높이의 합은 적어도 25㎛ 보다 큰 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 도전성 필러 및 상기 제 2 도전성 필러는 구리 필러인 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 도전성 와이어의 일측은 상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 사이에 위치하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 다이의 중심에 형성된 제 1 본드 패드에는 상기 제 1 도전성 필러가 형성되고, 상기 제 1 도전성 필러의 외측에 형성된 제 1 본드 패드에는 상기 도전성 와이어가 본딩된 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 비전도성 페이스트는 상기 서브스트레이트와 상기 제 2 반도체 사이에 개재된 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 반도체 다이는 상기 제 2 도전성 필러의 외주연에 형성된 하부 절연층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 제 1 도전성 필러의 외주연에 형성된 상부 절연층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하는 인캡슐란트와,
    상기 서브스트레이트의 제 2 배선 패턴에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제1면에 형성된 제 1 배선 패턴과, 상기 제1면의 반대면인 제2면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    다수의 제 1 본드 패드가 형성된 제 1 반도체 다이를 준비하고, 상기 제 1 본드 패드에 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계;
    다수의 제 2 본드 패드가 형성되고 상기 제 1 반도체 다이보다 큰 제 2 반도체 다이를 준비하고, 상기 제 1 도전성 필러와 대응되는 위치의 제 2 본드 패드에 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계;
    상기 제 1 도전성 필러가 상부를 향하도록 상기 제 1 반도체 다이를 상기 서브스트레이트에 부착하는 제 1 반도체 다이 부착 단계;
    상기 제 1 반도체 다이의 제 1 본드 패드와 상기 서브스트레이트의 제 1 배선 패턴에 도전성 와이어를 본딩하는 와이어 본딩 단계;
    상기 제 1 도전성 필러가 형성된 면의 제 1 반도체 다이에 비전도성 페이스트를 도포하는 비전도성 페이스트 도포 단계; 및
    상기 제 1 도전성 필러와 상기 제 2 도전성 필러가 서로 접촉하도록 상기 제 2 반도체 다이를 상기 제 1 반도체 다이에 부착하는 제 2 반도체 다이 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 도전성 필러 형성 단계 및 상기 제 2 도전성 필러 형성 단계에서는 상기 제 1 도전성 필러와 상기 제 2 도전성 필러의 높이의 합이 적어도 25㎛ 보다 크도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 도전성 필러 및 상기 제 2 도전성 필러는 구리 필러인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 도전성 필러 형성 단계에서는 상기 제 1 반도체 다이의 중심에 형성된 제 1 본드 패드에 제 1 도전성 필러를 형성하고,
    상기 와이어 본딩 단계에서는 상기 제 1 도전성 필러의 외측에 형성된 제 1 본드 패드에 도전성 와이어를 본딩하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 2 반도체 다이 부착 단계에서는 상기 제 2 도전성 필러가 제 1 도전성 필러에 접촉하도록 제 2 반도체 다이를 상기 비전도성 페이스트를 향해 가압한 후, 상기 제 1 도전성 필러와 제 2 도전성 필러가 서로 전기적으로 연결되도록 가열하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 2 반도체 다이 부착 단계에서 상기 비전도성 페이스트는 상기 서브스트레이트의 상부로 흘러 내려, 상기 서브스트레이트와 상기 제 2 반도체 다이 사이에 개재되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 2 반도체 다이 부착 단계 후에는 상기 제 1 반도체 다이와 제 2 반도체 다이 및 도전성 와이어를 인캡슐레이션하는 인캡슐레이션 단계와,
    상기 서브스트레이트의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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