KR20240028580A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240028580A
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Abstract

반도체 패키지는 적어도 2층으로 적층된 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며, 제1 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 제2 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되고 상기 제2 칩 패드들이 상기 제1 반도체 칩으로부터 노출되는 복수 개의 제2 반도체 칩들, 상기 제1 반도체 칩의 상기 제1 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제1 도전성 와이어들, 상기 복수 개의 제2 반도체 칩들의 상기 제2 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제2 도전성 와이어들, 및 상기 재배선층 상에서 상기 제1 반도체 칩, 상기 복수 개의 제2 반도체 칩들, 및 상기 제1 및 제2 도전성 와이어들을 커버하는 밀봉 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 서로 다른 복수 개의 적층된 칩들을 포함하는 멀티 칩 패키지 및 이의 제조 방법에 관한 것이다.
패키지-온-패키지(POP)의 제조에 있어서, 구리 범프를 이용하여 하부 패키지 상에 상부 메모리 패키지를 적층할 수 있다. 재배선층을 형성한 후 구리 포스트를 형성하여 상기 상부 메모리 패키지를 접합하므로, 공정이 복잡하고 전체 패키지의 두께가 커지는 문제점이 있다. 또한, 이종의 메모리 칩들을 적층한 후 본딩 와이어들을 형성할 경우, 패키지 크기는 1단의 메모리 칩의 크기로 제한되며 입출력 단자수 증가도 제한되는 문제점이 있다.
본 발명의 일 과제는 패키지 전체 두께를 감소시키고 신호 전송 특성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 적어도 2층으로 적층된 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며, 제1 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 제2 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되고 상기 제2 칩 패드들이 상기 제1 반도체 칩으로부터 노출되는 복수 개의 제2 반도체 칩들, 상기 제1 반도체 칩의 상기 제1 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제1 도전성 와이어들, 상기 복수 개의 제2 반도체 칩들의 상기 제2 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제2 도전성 와이어들, 및 상기 재배선층 상에서 상기 제1 반도체 칩, 상기 복수 개의 제2 반도체 칩들, 및 상기 제1 및 제2 도전성 와이어들을 커버하는 밀봉 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역 및 상기 제2 영역을 둘러싸는 제3 영역을 가지며 상기 제1 영역 내에 배치되는 제1 최상부 재배선들 및 상기 제2 영역 내에 배치되는 제2 최상부 재배선들을 포함하는 재배선층, 상기 제1 최상부 재배선들 상에서 제1 높이만큼 상부로 연장하는 제1 도전성 와이어들, 상기 제2 최상부 재배선들 상에서 상기 제1 높이보다 큰 제2 높이만큼 상부로 연장하는 제2 도전성 와이어들, 상기 제1 도전성 와이어들을 매개로 하여 상기 재배선층 상에 실장되는 제1 반도체 칩, 상기 제2 도전성 와이어들을 매개로 하여 상기 재배선층 상에 실장되며, 상기 제1 반도체 칩 상에 배치되는 복수 개의 제2 반도체 칩들, 및 상기 재배선층 상에서 상기 제1 반도체 칩, 상기 복수 개의 제2 반도체 칩들, 및 상기 제1 및 제2 도전성 와이어들을 커버하는 밀봉 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제2 칩 패드들이 형성된 전면을 각각 구비하며 동일한 레벨에서 서로 이격 배치되는 복수 개의 제2 반도체 칩들, 상기 복수 개의 제2 반도체 칩들 상에 상기 제2 칩 패드들이 노출되도록 배치되고 제1 칩 패드들이 형성된 전면을 구비하는 제1 반도체 칩, 상기 제1 칩 패드들 상에서 제1 높이만큼 상부로 연장하는 제1 도전성 와이어들, 상기 제2 칩 패드들 상에서 상기 제1 높이보다 큰 제2 높이만큼 상부로 연장하는 제2 도전성 와이어들, 상기 복수 개의 제2 반도체 칩들, 상기 제1 반도체 칩, 및 상기 제1 및 제2 도전성 와이어들을 커버하며, 상기 제1 및 제2 도전성 와이어들의 일단부들을 노출시키는 밀봉 부재, 및 상기 밀봉 부재 상에 배치되며 상기 제1 및 제2 도전성 와이어들의 노출된 일단부들과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 동일한 레벨에서 서로 이격되도록 복수 개의 제2 반도체 칩들을 배치시킨다. 상기 복수 개의 제2 반도체 칩들 상에 상기 제2 칩 패드들이 노출되도록 제1 반도체 칩을 배치시킨다. 상기 반도체 칩의 제1 칩 패드들 상에서 제1 높이만큼 상부로 연장하는 제1 도전성 와이어들을 형성한다. 상기 복수 개의 제2 반도체 칩들의 제2 칩 패드들 상에서 상기 제1 높이보다 큰 제2 높이만큼 상부로 연장하는 제2 도전성 와이어들을 형성한다. 상기 복수 개의 제2 반도체 칩들, 상기 제1 반도체 칩, 및 상기 제1 및 제2 도전성 와이어들을 커버하며, 상기 제1 및 제2 도전성 와이어들의 일단부들을 노출시키는 밀봉 부재를 형성한다. 상기 밀봉 부재 상에 상기 제1 및 제2 도전성 와이어들의 노출된 일단부들과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층을 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지는 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역 및 상기 제2 영역을 둘러싸는 제3 영역을 구비하며 상기 제1 영역 내에 배치되는 제1 최상부 재배선들 및 상기 제2 영역에 배치되는 제2 최상부 재배선들을 포함하는 재배선층, 상기 제1 최상부 재배선들 상에서 제1 높이만큼 상부로 연장하는 제1 도전성 와이어들, 상기 제2 최상부 재배선들 상에서 상기 제1 높이보다 큰 제2 높이만큼 상부로 연장하는 제2 도전성 와이어들, 상기 제1 도전성 와이어들을 매개로 하여 상기 재배선층 상에 실장되는 제1 반도체 칩, 상기 제2 도전성 와이어들을 매개로 하여 상기 재배선층 상에 실장되며 상기 제1 반도체 칩 상에 배치되는 복수 개의 제2 반도체 칩들을 포함할 수 있다.
상기 복수 개의 제2 반도체 칩들은 상기 제1 반도체 칩 상에서 동일한 레벨로 배치될 수 있다. 수직 도전성 구조체로서의 상기 제1 및 제2 도전성 와이어들을 이용하여 서로 다른 제1 반도체 칩 및 복수 개의 제2 반도체 칩들을 하나의 패키지로 구성할 수 있다.
이에 따라, 상기 제1 및 제2 도전성 와이어들을 이용하여 패키지 전체 두께를 감소시키고 신호 경로의 인덕턴스를 크게 감소시키고, 팬 아웃 구조로 입출력 단자 개수를 증가시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3 내지 도 17은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 19는 도 18의 반도체 패키지를 제조하는 방법을 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 1은 도 2의 A-A' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1 반도체 칩(100), 복수 개의 제2 반도체 칩들(200), 제1 및 제2 수직 도전성 구조체들(310, 320), 밀봉 부재(400) 및 재배선층(500)을 포함할 수 있다. 또한, 반도체 패키지(10)은 외부 접속 부재들(600)을 더 포함할 수 있다.
또한, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들을 포함하는 멀티-칩 패키지(Multi-Chip Package, MCP)일 수 있다. 반도체 패키지(10)는 하나의 패키지 안에 복수 개의 반도체 칩들을 적층 또는 배열하여 하나의 독립된 기능을 갖는 시스템 인 패키지(System In Package, SIP)일 수 있다.
예시적인 실시예들에 있어서, 재배선층(500)은 적어도 2층으로 적층된 재배선들(512, 522, 532)을 포함할 수 있다. 제1 반도체 칩(100) 및 복수 개의 제2 반도체 칩들(200)은 재배선층(500) 상에 배치되며 재배선들(512, 522, 532)과 전기적으로 연결될 수 있다. 따라서, 재배선층(500)은 팬 아웃 패키지의 재배선층으로서의 역할을 수행할 수 있다.
구체적으로, 재배선층(300)은 순차적으로 적층된 제1, 제2 및 제3 절연막들(510, 520, 530) 및 제1, 제2 및 제3 절연막들(510, 520, 530)에 각각 구비된 제1 내지 제3 재배선들(512, 522, 532)을 포함할 수 있다. 제1 재배선들(512)은 재배선층(500)의 상기 재배선들 중에서 최상부 재배선들일 수 있다. 후술하는 바와 같이, 제1 재배선들(512)은 제1 반도체 칩(100)과 전기적으로 연결되는 제1 최상부 재배선들(512a) 및 복수 개의 제2 반도체 칩(200)과 전기적으로 연결되는 제2 최상부 재배선들(512b)을 포함할 수 있다.
예를 들면, 상기 제1 내지 제3 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제3 재배선들은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
재배선층(500)은 평면도에서 보았을 때, 제1 반도체 칩(100)과 중첩되는 제1 영역(R1), 제1 영역(R1)을 둘러싸는 제2 영역(R2) 및 제2 영역(R2)을 둘러싸는 제3 영역(R3)을 포함할 수 있다. 제2 영역(R2) 및 제2 영역(R1) 내부의 제1 영역(R1)은 복수 개의 반도체 칩들(100)과 중첩될 수 있다. 제1 최상부 재배선들(512a)은 제1 영역(R1) 내에 배치되고 제2 최상부 재배선들(512b)은 제2 영역(R2) 내에 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)은 제1 수직 도전성 구조체들(310)을 매개로 하여 재배선층(500) 상에 실장되고, 복수 개의 제2 반도체 칩들(200)은 제2 수직 도전성 구조체들(320)을 매개로 하여 재배선층(500) 상에 실장될 수 있다.
제1 반도체 칩(100)은 재배선층(500)의 제1 영역(R1) 상에 배치될 수 있다. 제1 칩 패드들(110)이 형성된 전면(102), 즉, 활성면이 재배선층(500)을 향하도록 배치될 수 있다. 제1 반도체 칩(100)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제1 칩 패드들(110)은 제1 반도체 칩(100)의 전면(102) 전체에 어레이 형태로 배열될 수 있다.
제1 반도체 칩(100)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 제1 반도체 칩은 CPU, GPU, SOC와 같은 호스트(Host)로서의 ASIC, AP(Application Processor)와 같은 프로세서 칩일 수 있다. 예를 들면, 제1 반도체 칩(100)의 두께는 400㎛ 내지 500㎛의 범위 이내에 있을 수 있다.
복수 개의 제2 반도체 칩들(200)은 제1 반도체 칩(100) 상에서 서로 이격 배치될 수 있다. 2개의 제2 반도체 칩들(200a, 200b)은 제1 반도체 칩(100) 상의 동일한 레벨에서 배치될 수 있다. 즉, 2개의 제2 반도체 칩들(200a, 200b)은 제1 반도체 칩(100) 상에서 1단으로 적층될 수 있다. 제2 반도체 칩들(200a, 200b)의 후면들(204)은 제1 반도체 칩(100)의 후면(104) 또는 재배선층(500)의 상부면으로부터 동일한 높이들을 가질 수 있다.
제2 반도체 칩들(200a, 200b)은 제2 칩 패드들(210)이 형성된 전면(202), 즉 활성면이 재배선층(500)을 향하도록 배치될 수 있다. 제2 반도체 칩들(200a, 200b) 각각은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제2 칩 패드들(210)은 제2 반도체 칩들(200a, 200b) 각각의 일측면을 따라 가장자리 영역에 배치될 수 있다. 제2 칩 패드들(210)이 배열된 제2 반도체 칩들(200a, 200b)의 가장자리 영역들은 서로 반대하는 방향을 향하도록 배치될 수 있다.
상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩들(200)은 제1 반도체 칩(100)에 의해 각각의 제2 반도체 칩들(200)의 제2 칩 패드들(210)이 노출되도록 배치될 수 있다. 제2 칩 패드들(210)이 배치된 제2 반도체 칩들(200a, 200b)의 가장자리 영역들은 제1 반도체 칩(100)에 의해 노출될 수 있다. 따라서, 제2 반도체 칩들(200a, 200b) 각각은 제1 반도체 칩(100)의 일측부로부터 돌출하는 오버행 부분(OP)을 포함하고, 제2 칩 패드들(210)은 오버행 부분(OP)의 하부면 상에 구비될 수 있다.
제1 반도체 칩(100)의 후면(104)에는 제1 접착 부재(120)가 부착되고, 복수 개의 제2 반도체 칩들(200)의 후면들(204)에는 제2 접착 부재들(220)이 부착될 수 있다. 제1 반도체 칩(100)은 제1 접착 부재(120)에 의해 복수 개의 제2 반도체 칩들(200)의 상기 전면들 상에 부착될 수 있다. 제1 및 제2 접착 부재들(220, 120)은 다이 어태치 필름(DAF)과 같은 접착 필름을 포함할 수 있다. 이와 다르게, 제2 접착 부재들(220)이 생략되고, 복수 개의 제2 반도체 칩들(200)의 후면들(204)이 밀봉 부재(400)로부터 노출될 수 있다.
상기 제1 및 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 도면들에는 몇 개의 제1 및 제2 칩 패드들만이 도시되어 있으나, 상기 제1 및 제2 칩 패드들의 구조, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 제1 수직 도전성 구조체들(310)은 제1 반도체 칩(100)의 제1 칩 패드들(110) 및 재배선층(500)의 재배선들(512b)을 전기적으로 연결시킬 수 있다. 제2 수직 도전성 구조체(320)는 복수 개의 제2 반도체 칩들(200)의 제2 칩 패드들(210) 및 재배선층(500)의 재배선들(512a)을 전기적으로 연결시킬 수 있다.
예를 들면, 제1 수직 도전성 구조체(310)는 재배선층(500)의 제1 최상부 재배선(512a)으로부터 제1 반도체 칩(100)의 제1 칩 패드(110)까지 연장하는 제1 도전성 와이어일 수 있다. 제2 수직 도전성 구조체(320)는 재배선층(500)의 제2 최상부 재배선(512b)으로부터 제2 반도체 칩(200)의 제2 칩 패드(210)까지 연장하는 제2 도전성 와이어일 수 있다. 상기 제1 및 제2 도전성 와이어들은 본딩 와이어 공정에 의해 형성될 수 있다.
제1 수직 도전성 구조체(310)는 제1 반도체 칩(100)의 제1 칩 패드(110)에 접합된 제1 단부(312) 및 재배선층(500)의 제1 최상부 재배선(512a)에 접합된 제2 단부(314)를 포함할 수 있다. 제2 수직 도전성 구조체(320)는 제2 반도체 칩(200)의 제2 칩 패드(210)에 접합된 제1 단부(322) 및 재배선층(500)의 제2 최상부 재배선(512b)에 접합된 제2 단부(324)를 포함할 수 있다.
제1 수직 도전성 구조체(310)는 재배선층(500)으로부터 제1 높이(H1)를 가지고, 제2 수직 도전성 구조체(320)는 재배선층(500)으로부터 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 10㎛ 내지 50㎛의 범위 이내에 있고, 제2 높이(H2)는 400㎛ 내지 550㎛의 범위 이내에 있을 수 있다. 제1 수직 도전성 구조체(310)는 제1 직경(D1)을 가지며, 제2 수직 도전성 구조체(320)는 제2 직경(D2)을 가질 수 있다. 제2 직경(D2)은 제1 직경(D1)과 같거나 더 클 수 있다. 상기 제1 및 제2 직경들은 15㎛ 내지 25㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(400)는 재배선층(500) 상에서 제1 반도체 칩(100), 복수 개의 제2 반도체 칩들(200) 및 제1 및 제2 수직 도전성 구조체들(310, 320)을 커버할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
밀봉 부재(400)는 재배선층(500)을 향하는 제1 면(402) 및 제1 면(402)에 반대하는 제2 면(404)을 가질 수 있다. 제1 및 제2 수직 도전성 구조체들(310, 320)의 제1 단부들(312, 322)은 밀봉 부재(400)의 제1 면(402)으로부터 노출될 수 있다. 제2 반도체 칩들(200)의 후면들(204) 상에 부착된 제2 접착 부재들(220)은 밀봉 부재(400)의 제2 면(404)으로부터 노출될 수 있다.
재배선층(400)은 제2 절연막(520) 상에 구비되어 제3 재배선들(532)의 일부들을 노출시키는 제3 절연막(530)을 포함할 수 있다. 제3 절연막(530)은 패시베이션 막의 역할을 수행할 수 있다. 제3 절연막(530)에 의해 노출된 제3 재배선(532) 상에는 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)가 구비될 수 있다. 이 경우에 있어서, 제3 재배선(532)의 노출된 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 재배선층(500)의 외측면 상의 상기 패키지 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(600)이 배치될 수 있다. 예를 들면, 외부 연결 부재(600)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장될 수 있다.
외부 연결 부재들(600) 중 일부는 상기 제1 및 제2 반도체 칩들이 배치된 영역을 벗어난 제3 영역(R3) 내에 배치될 수 있다. 이에 따라, 반도체 패키지(10)는 팬 아웃 패키지로서 제공될 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 제1 영역(R1), 제1 영역(R1)을 둘러싸는 제2 영역(R2) 및 제2 영역(R2)을 둘러싸는 제3 영역(R3)을 구비하며 제1 영역(R1) 내에 배치되는 제1 최상부 재배선들(512a) 및 제2 영역(R2)에 배치되는 제2 최상부 재배선들(512b)을 포함하는 재배선층(500), 제1 최상부 재배선들(512a) 상에서 제1 높이(H1)만큼 상부로 연장하는 제1 도전성 와이어들(310), 제2 최상부 재배선들(512b) 상에서 제1 높이(H1)보다 큰 제2 높이(H2)만큼 상부로 연장하는 제2 도전성 와이어들(320), 제1 도전성 와이어들(310)을 매개로 하여 재배선층(500) 상에 실장되는 제1 반도체 칩(100), 제2 도전성 와이어들(320)을 매개로 하여 재배선층(500) 상에 실장되며 제1 반도체 칩(100) 상에 배치되는 복수 개의 제2 반도체 칩들(200), 및 재배선층(500) 상에서 제1 반도체 칩(100), 복수 개의 제2 반도체 칩들(200) 및 제1 및 제2 도전성 와이어들(310, 320)을 커버하는 밀봉 부재(400)을 포함할 수 있다.
복수 개의 제2 반도체 칩들(200)은 제1 반도체 칩(100) 상에서 동일한 레벨로 배치될 수 있다. 수직 도전성 구조체로서의 제1 및 제2 도전성 와이어들(310, 320)을 이용하여 서로 다른 제1 반도체 칩(100) 및 복수 개의 제2 반도체 칩들(200)을 하나의 패키지로 구성할 수 있다.
이에 따라, 상기 제1 및 제2 도전성 와이어들을 이용하여 패키지 전체 두께를 감소시키고 신호 경로의 인덕턴스를 크게 감소시키고, 팬 아웃 구조로 입출력 단자 개수를 증가시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 17은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 3, 도 5, 도 7, 도 10, 도 12, 도 14 및 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 4, 도 6, 도 8, 도 11, 도 13, 도 15 및 도 17은 도 3, 도 5, 도 7, 도 10, 도 12, 도 14 및 도 16와 각각 대응하는 사시도들이다. 도 9는 도 7에서의 수직 와이어를 형성하는 과정을 나타내는 단면도이다. 도 3은 도 4의 B-B' 라인을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 캐리어 기판(C1) 상에 복수 개의 제2 반도체 칩들(200)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 2개의 제2 반도체 칩들(200a, 200b)을 캐리어 기판(C1) 상에 서로 이격 배치시킬 수 있다. 캐리어 기판(C1)은 유리 기판, 실리콘 기판, 세라믹 기판 등을 포함할 수 있다. 예를 들면, 캐리어 기판(C1)은 웨이퍼일 수 있고, 복수 개의 반도체 패키지들이 캐리어 기판(C1) 상에서 동시에 제조될 수 있다.
제2 반도체 칩들(200a, 200b)은 제2 접착 부재(220)를 이용하여 캐리어 기판(C1)의 상부면 상에 부착될 수 있다. 2개의 제2 반도체 칩들(200a, 200b)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 접착 필름을 이용하여 캐리어 기판(C1) 상에 부착될 수 있다.
제2 반도체 칩들(200a, 200b)은 제2 칩 패드들(210)이 형성된 전면(202)에 반대하는 후면(204), 즉, 비활성면이 캐리어 기판(C1)을 향하도록 배치될 수 있다. 제2 반도체 칩들(200a, 200b) 각각은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제2 칩 패드들(210)은 제2 반도체 칩들(200a, 200b) 각각의 일측면을 따라 가장자리 영역에 배치될 수 있다. 제2 칩 패드들(210)이 배열된 제2 반도체 칩들(200a, 200b)의 가장자리 영역들은 서로 반대하는 방향을 향하도록 배치될 수 있다.
2개의 제2 반도체 칩들(200a, 200b)은 캐리어 기판(C1) 상의 동일한 레벨에서 배치될 수 있다. 즉, 2개의 제2 반도체 칩들(200a, 200b)은 캐리어 기판(C1) 1단으로 적층될 수 있다. 제2 반도체 칩들(200a, 200b)의 상부면들은 캐리어 기판(C1)의 상부면으로부터 동일한 높이들을 가질 수 있다. 후술하는 바와 같이, 캐리어 기판(C1) 상에 1단으로 복수 개의 제2 반도체 칩들(200a, 200b)이 배치됨으로써, 얇은 두께의 팬 아웃 패키지를 제공할 수 있다.
상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 도면들에는 몇 개의 제2 칩 패드들만이 도시되어 있으나, 상기 제2 칩 패드들의 구조, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 5 및 도 6을 참조하면, 복수 개의 제2 반도체 칩들(200) 상에 적어도 하나의 제1 반도체 칩(100)을 배치시킬 수 있다. 제1 반도체 칩(100)은 제1 반도체 칩(100)에 의해 제2 반도체 칩들(200)의 제2 칩 패드들(210)이 노출되도록 복수 개의 제2 반도체 칩들(200) 상에 배치될 수 있다. 평면도에서 보았을 때, 제1 반도체 칩(100)은 복수 개의 제2 반도체 칩들(200)이 제공하는 사각 형상의 지지 영역에 배치될 수 있다. 이에 따라, 제2 칩 패드들(210)이 배치된 제2 반도체 칩들(200a, 200b)의 가장자리 영역들은 제1 반도체 칩(100)에 의해 노출될 수 있다.
제1 반도체 칩(100)은 제1 접착 부재(120)를 이용하여 복수 개의 제2 반도체 칩들(200a, 200b)의 상부면들 상에 부착될 수 있다. 제1 반도체 칩(100)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 접착 필름을 이용하여 복수 개의 제2 반도체 칩들(200a, 200b) 상에 부착될 수 있다.
제1 반도체 칩(100)은 제1 칩 패드들(110)이 형성된 전면(102)에 반대하는 후면(104), 즉, 비활성면이 캐리어 기판(C1)을 향하도록 배치될 수 있다. 제1 반도체 칩(100)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제1 칩 패드들(110)은 제1 반도체 칩(100)의 전면(102) 전체에 어레이 형태로 배열될 수 있다.
제1 반도체 칩(100)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 제1 반도체 칩은 CPU, GPU, SOC와 같은 호스트(Host)로서의 ASIC, AP(Application Processor)와 같은 프로세서 칩일 수 있다.
도 7 내지 도 9를 참조하면, 복수 개의 제2 반도체 칩들(200a, 200b) 및 제1 반도체 칩(100) 상에 복수 개의 예비 수직 도전성 구조체들(300)을 형성할 수 있다. 제1 예비 수직 도전성 구조체들(302)은 제1 반도체 칩(100)의 제1 칩 패드들(110) 상에 각각 형성되고, 제2 예비 수직 도전성 구조체들(304)은 복수 개의 제2 반도체 칩들(200a, 200b)의 제2 칩 패드들(210) 상에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 수직 도전성 구조체들(300)은 본딩 와이어 공정에 의해 형성될 수 있다. 제1 및 제2 예비 수직 도전성 구조체들(302, 304)은 본딩 와이어 공정에 의해 형성된 본딩 와이어들일 수 있다.
도 9에 도시된 바와 같이, 캐필러리(CP)에서 인출된 와이어의 일단은 제1 반도체 칩(100)의 제1 칩 패드(110)에 본딩된 후, 캐필러리(CP)는 수직 방향으로 이동하면서 상기 와이어를 인출시킬 수 있다. 이어서, 상기 와이어가 기 설정된 길이(L)만큼 연장되면 상기 와이어의 일부분(CR)을 절단하여 제1 예비 도전성 와이어(302)를 형성할 수 있다. 이에 따라, 제1 예비 도전성 와이어(302)는 제1 칩 패드(110)에 접합된 부분으로서의 제1 단부(312)를 가질 수 있다. 이와 유사하게, 제2 예비 도전성 와이어(304)는 제2 칩 패드(210)에 접합된 부분으로서의 제1 단부를 가질 수 있다.
예를 들면, 제1 및 제2 예비 수직 도전성 구조체들(302, 304)은 캐리어 기판(C1)의 상부면으로부터 동일한 높이들을 갖도록 형성될 수 있다. 제1 예비 수직 도전성 구조체(302)는 제1 직경(D1)을 가지며, 제2 예비 수직 도전성 구조체(304)는 제2 직경(D2)을 가질 수 있다. 제2 직경(D2)은 제1 직경(D1)과 같거나 더 클 수 있다. 상기 제1 및 제2 직경들은 15㎛ 내지 25㎛의 범위 이내에 있을 수 있다.
도 10 및 도 11을 참조하면, 캐리어 기판(C1)의 상부면 상에 복수 개의 제2 반도체 칩들(200), 제1 반도체 칩(100) 및 예비 수직 도전성 구조체들(300)을 커버하는 밀봉 부재(400)를 형성할 수 있다.
밀봉 부재(400)는 예비 수직 도전성 구조체들(300)의 상기 제1 단부들에 반대하는 제2 단부들을 완전히 커버하거나 노출시키도록 형성될 수 있다. 밀봉 부재(400)는 열경화성 수지, 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
도 12 및 도 13을 참조하면, 원하는 두께를 갖도록 밀봉 부재(400)의 상부면을 그라인딩할 수 있다. 이 때, 예비 수직 도전성 구조체들(300)도 부분적으로 제거되어 원하는 높이를 갖는 제1 및 제2 수직 도전성 구조체들(310, 320)을 형성할 수 있다. 예를 들면, 밀봉 부재(400)의 상부면은 기계적 화학적 연마 공정에 의해 제거될 수 있다. 이에 따라, 밀봉 부재(400)는 제1 면(402) 및 제1 면(402)에 반대하는 제2 면(404)을 가질 수 있다.
제1 수직 도전성 구조체(310)는 제1 칩 패드(110)에 접합된 제1 단부(312) 및 제1 단부(312)에 반대하는 제2 단부(314)를 갖는 제1 도전성 와이어일 수 있다. 제2 수직 도전성 구조체(320)는 제2 칩 패드(210)에 접합된 제1 단부(322) 및 제1 단부(322)에 반대하는 제2 단부(324)를 갖는 제2 도전성 와이어일 수 있다. 제1 및 제2 수직 도전성 구조체들(310, 320)의 제2 단부들(314, 324)은 밀봉 부재(400)의 제1 면(402)으로부터 노출될 수 있다.
제1 수직 도전성 구조체(310)는 제1 칩 패드(320) 상에서 제1 높이(H1)만큼 상부로 연장하고, 제2 수직 도전성 구조체(320)는 제2 칩 패드(210) 상에서 제1 높이(H1)보다 큰 제2 높이(H2)만큼 상부로 연장할 수 있다. 제1 높이(H1)는 10㎛ 내지 50㎛의 범위 이내에 있고, 제2 높이(H2)는 400㎛ 내지 550㎛의 범위 이내에 있을 수 있다. 제1 및 제2 수직 도전성 구조체들(310, 320)의 제1 및 제2 높이들(H1, H2)은 제1 반도체 칩(100) 및 제1 접착 부재(120)의 두께, 신호 경로의 인덕턴스, 전체 패키지의 두께 등을 고려하여 결정될 수 있다.
도 14 및 도 15를 참조하면, 제1 및 제2 수직 도전성 구조체들(310, 320)과 각각 전기적으로 연결되는 재배선들(512, 522, 532)을 갖는 재배선층(500)을 형성할 수 있다.
먼저, 밀봉 부재(400)의 제1 면(402) 상에 제1 및 제2 수직 도전성 구조체들(310, 320)과 각각 전기적으로 연결되는 제1 재배선들(512)을 형성할 수 있다. 상기 제1 재배선은 밀봉 부재(400)의 제1 면(402) 상에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다.
예를 들면, 밀봉 부재(400)의 제1 면(402)을 커버하는 절연막(도시되지 않음)을 형성한 후, 상기 절연막을 패터닝하여 제1 및 제2 수직 도전성 구조체들(310, 320)의 제2 단부들(314, 324)을 각각 노출시키는 개구들을 형성할 수 있다. 이어서, 상기 절연막의 일부 및 상기 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 상기 제1 재배선들을 형성할 수 있다.
예를 들면, 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
제1 재배선들(512)은 제1 수직 도전성 구조체들(310)과 각각 접촉하는 제1 최상부 재배선들(512a) 및 제2 수직 도전성 구조체들(320)과 각각 접촉하는 제2 최상부 재배선들(512b)을 포함할 수 있다.
이어서, 제1 재배선들(512)과 전기적으로 연결되는 제2 및 제3 재배선들(522, 532)을 순차적으로 형성할 수 있다.
예를 들면, 밀봉 부재(400) 상에 제1 절연막(510)을 형성한 후, 제1 절연막(510)을 패터닝하여 제1 재배선들(512)을 각각 노출시키는 개구들을 형성할 수 있다. 제1 재배선들(512)의 일부 및 상기 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제2 재배선들(522)을 형성할 수 있다. 따라서, 제2 재배선들(522)의 적어도 일부들은 상기 개구들을 통해 제1 재배선들(512)과 직접 접촉할 수 있다.
유사하게, 제1 절연막(510) 상에 제2 절연막(520)을 형성한 후, 제2 절연막(520)을 패터닝하여 제2 재배선들(522)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제2 절연막(520) 상에 상기 개구들을 통해 제2 재배선들(522)과 각각 직접 접촉하는 제3 배선들(532)을 형성할 수 있다.
이에 따라, 밀봉 부재(400) 상에 적어도 2층으로 적층된 재배선들(512, 522, 532)을 갖는 재배선층(500)을 형성할 수 있다.
이어서, 제3 절연막(530)에 제3 재배선(532)의 일부를 노출시키는 개구들(531)을 형성할 수 있다. 개구(531)에 의해 노출된 제3 재배선(532)의 일부는 솔더 볼과 같은 외부 접속 부재(600, 도 16 참조)가 배치되는 패키지 패드(534)로서 사용될 수 있다. 이 때, 제3 절연막(530)은 패시베이션 막의 역할을 수행하는 솔더 레지스트 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(500)은 평면도에서 보았을 때, 제1 반도체 칩(100)과 중첩되는 제1 영역(R1), 제1 영역(R1)을 둘러싸는 제2 영역(R2) 및 제2 영역(R2)을 둘러싸는 제3 영역(R3)을 포함할 수 있다. 제2 영역(R2) 및 제2 영역(R1) 내부의 제1 영역(R1)은 복수 개의 제2 반도체 칩들(200)과 중첩될 수 있다. 제3 영역(R3)은 상기 제1 및 제2 반도체 칩들이 배치된 영역을 벗어난 팬 아웃 영역이고, 외부 접속 부재들(600) 중 일부가 배치될 수 있다.
또한, 제1, 제2 및 제3 재배선들(512, 522, 532) 중 일부는 제1 반도체 칩(100)과 복수 개의 제2 반도체 칩들(200a, 200b)과의 전기적 연결을 위한 채널들로서 사용될 수 있다. 제2 반도체 칩들(200a, 200b)은 하나의 채널(CH1) 또는 2개의 채널들(CH1, CH2)에 의해 제1 반도체 칩(100)에 전기적으로 연결될 수 있다.
도 16 및 도 17을 참조하면, 재배선층(500)의 외측면 상에 상기 재배선들과 전기적으로 연결되는 외부 접속 단자들(600)을 형성할 수 있다. 예를 들면, 제3 재배선(532)의 일부 상에 상기 외부 접속 단자로서 솔더 볼을 형성할 수 있다. 외부 접속 단자들(600)은 솔더 볼 어태치 공정에 의해 재배선층(500)의 외측면의 패키지 패드들(534) 상에 각각 형성될 수 있다.
이어서, 밀봉 부재(400) 및 재배선층(500)을 절단하여 개별적인 팬 아웃 패키지로서의 반도체 패키지(10, 도 1 참조)를 완성할 수 있다.
예시적인 실시예들에 있어서, 캐리어 기판(C1)을 밀봉 부재(400)로부터 제거함으로써, 밀봉 부재(400)의 제2 면(404)을 노출시킬 수 있다. 이 때, 제2 접착 부재(220)가 밀봉 부재(400)의 제2 면(404)으로 노출될 수 있다.
다른 실시예에 있어서, 밀봉 부재(400)의 제2 면(404)을 연마할 수 있다. 이 때, 제2 접착 부재(220)가 제거되고 제2 반도체 칩들(200a, 200b)의 후면(204)들은 밀봉 부재(400)의 제2 면(404)으로부터 노출될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 제2 반도체 칩들의 추가 구성을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 18을 참조하면, 반도체 패키지(11)는 제1 도전성 와이어들(310)을 매개로 하여 재배선층(500) 상에 실장되는 제1 반도체 칩(100) 및 제2 도전성 와이어들(320)을 매개로 하여 재배선층(500) 상에 실장되며 제1 반도체 칩(100) 상에 배치되는 복수 개의 제2 반도체 칩들(200)을 포함할 수 있다.
예시적인 실시예들에 있어서, 4개의 제2 반도체 칩들(200a, 200b, 200c, 200d)은 제1 반도체 칩(100) 상에서 서로 이격 배치될 수 있다. 4개의 제2 반도체 칩들(200a, 200b, 200c, 200d)은 제1 반도체 칩(100) 상의 동일한 레벨에서 배치될 수 있다.
상기 제2 반도체 칩들의 개수는 이에 제한되지 않을 수 있다. 예를 들면, 6개, 8개, 10개 등의 상기 제2 반도체 칩들이 제1 반도체 칩(100) 상에서 1단으로 적층될 수 있다.
이에 따라, 제1 반도체 칩(100) 상에서 1단으로 복수 개의 제2 반도체 칩들(200a, 200b, 200c, 200d)이 배치됨으로써, 얇은 두께의 팬 아웃 패키지를 제공할 수 있다.
도 19는 도 18의 반도체 패키지를 제조하는 방법을 나타내는 사시도이다.
도 19를 참조하면, 도 3 내지 도 6을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 캐리어 기판(C1) 상에 복수 개의 제2 반도체 칩들(200)을 배치시키고 복수 개의 제2 반도체 칩들(200) 상에 제1 반도체 칩(100)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 4개의 제2 반도체 칩들(200)은 제1 반도체 칩(100) 상에서 서로 이격 배치될 수 있다. 4개의 제2 반도체 칩들(200a, 200b, 200c, 200d)은 제1 반도체 칩(100) 상의 동일한 레벨에서 배치될 수 있다.
제1 반도체 칩(100)은 제1 반도체 칩(100)에 의해 제2 반도체 칩들(200)의 제2 칩 패드들(210)이 노출되도록 복수 개의 제2 반도체 칩들(200) 상에 배치될 수 있다. 평면도에서 보았을 때, 제1 반도체 칩(100)은 4개의 제2 반도체 칩들(200a, 200b, 200c, 200d)이 제공하는 사각 형상의 지지 영역에 배치될 수 있다. 이에 따라, 제2 칩 패드들(210)이 배치된 제2 반도체 칩들((200a, 200b, 200c, 200d)의 가장자리 영역들은 제1 반도체 칩(100)에 의해 노출될 수 있다.
이어서, 도 7 내지 도 17을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 도 18의 반도체 패키지(11)를 완성할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 100: 제1 반도체 칩
110: 제1 칩 패드 120: 제1 접착 부재
200, 200a, 200b, 200c, 200d: 제2 반도체 칩
210: 제2 칩 패드 220: 제2 접착 부재
310: 제1 수직 도전성 구조체 320: 제2 수직 도전성 구조체
400: 밀봉 부재 500: 재배선층
510, 520, 530: 절연막 512, 522, 532: 재배선
512a, 512b: 최상부 재배선 600: 외부 연결 부재

Claims (10)

  1. 적어도 2층으로 적층된 재배선들을 갖는 재배선층;
    상기 재배선층 상에 배치되며, 제1 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 제2 칩 패드들이 형성된 전면이 상기 재배선층을 향하도록 배치되고, 상기 제2 칩 패드들이 상기 제1 반도체 칩으로부터 노출되는 복수 개의 제2 반도체 칩들;
    상기 제1 반도체 칩의 상기 제1 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제1 도전성 와이어들;
    상기 복수 개의 제2 반도체 칩들의 상기 제2 칩 패드들 및 상기 재배선층의 상기 재배선들을 전기적으로 연결시키기 위한 제2 도전성 와이어들; 및
    상기 재배선층 상에서 상기 제1 반도체 칩, 상기 복수 개의 제2 반도체 칩들, 및 상기 제1 및 제2 도전성 와이어들을 커버하는 밀봉 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 일측부로부터 돌출하는 오버행 부분을 포함하고,
    상기 제2 칩 패드들은 상기 오버행 부분의 하부면 상에 구비되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 복수 개의 제2 반도체 칩들은 상기 제1 반도체 칩 상의 동일한 레벨에서 서로 이격 배치되는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩의 후면은 제1 접착 부재에 의해 상기 복수 개의 제2 반도체 칩들의 상기 전면들 상에 부착되는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 도전성 와이어는 상기 재배선들 중에서 제1 최상부 재배선으로부터 상기 제1 칩 패드까지 상부로 연장하고, 상기 제2 도전성 와이어는 상기 재배선들 중에서 제2 최상부 재배선으로부터 상기 제2 칩 패드까지 상부로 연장하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 도전성 와이어는 상기 재배선층으로부터 제1 높이를 가지고, 상기 제2 도전성 와이어는 상기 재배선층으로부터 상기 제1 높이보다 큰 제2 높이를 갖는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 높이는 10㎛ 내지 50㎛의 범위 이내에 있고, 상기 제2 높이는 400㎛ 내지 550㎛의 범위 이내에 있는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 복수 개의 제2 반도체 칩들의 후면들 상에는 제2 접착 부재들이 부착되는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제2 접착 부재들은 상기 밀봉 부재의 상부면으로부터 노출되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 재배선층의 외측면 상에 배치되며 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 더 포함하고,
    평면도에서 보았을 때, 상기 재배선층은 상기 복수 개의 제2 반도체 칩들 둘레에 있는 팬 아웃 영역을 포함하고, 상기 외부 접속 부재들의 일부는 상기 팬 아웃 영역 상에 배치되는 반도체 패키지.
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