KR20240043201A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240043201A
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conductive
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Abstract

반도체 패키지는, 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖고, 하부 재배선들을 갖는 하부 재배선층, 상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 제1 관통 전극들을 갖는 로직 반도체 칩, 상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 제1 밀봉 부재, 상기 주변 영역 상에서 상기 제1 밀봉 부재를 관통하여 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 도전성 커넥터들, 상기 제1 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되는 상부 재배선들을 갖고, 평면도 상에서 상기 제1 칩 실장 영역의 적어도 일부와 중첩되는 적어도 하나의 제2 칩 실장 영역을 갖는 상부 재배선층, 및 상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 제1 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 매개로 실장되는 적어도 하나의 메모리 반도체 칩을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 적층된 서로 다른 복수 개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
시스템 인 패키지(SiP, System in Package) 기술은 하나의 인터포저 (interposer) 상에 복수 개의 반도체 칩들을 이격하여 배열할 수 있다. 인터포저는 관통 실리콘 비아(TSV, Through Silicon Via) 기술을 이용하여 제작되기 때문에 제조 비용이 높다. 인터포저는 반도체 칩들을 서로 전기적으로 연결하고 데이터 신호를 전달하기 위해 도전성 배선들을 이용한다. 인터포저의 도전성 배선들은 반도체 칩들 사이의 인터컨넥션(Interconnection) 길이를 증가시켜 저항을 발생시키고 반도체 장치의 성능을 감소시키는 문제점이 있다.
본 발명의 일 과제는 제조 비용을 감소시키고 반도체 칩들 사이의 거리를 감소시키는 구조를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖고, 하부 재배선들을 갖는 하부 재배선층, 상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 제1 관통 전극들을 갖는 로직 반도체 칩, 상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 제1 밀봉 부재, 상기 주변 영역 상에서 상기 제1 밀봉 부재를 관통하여 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 도전성 커넥터들, 상기 제1 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되는 상부 재배선들을 갖고, 평면도 상에서 상기 제1 칩 실장 영역의 적어도 일부와 중첩되는 적어도 하나의 제2 칩 실장 영역을 갖는 상부 재배선층, 및 상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 제1 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 매개로 실장되는 적어도 하나의 메모리 반도체 칩을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖고, 하부 재배선들 및 상기 하부 재배선들과 전기적으로 연결되는 본딩 패드들을 갖는 하부 재배선층, 상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 제1 관통 전극들을 갖는 로직 반도체 칩, 상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 제1 밀봉 부재, 상기 주변 영역 상에서 상기 제1 밀봉 부재를 관통하여 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 도전성 커넥터들, 상기 제1 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되는 상부 재배선들을 갖고, 평면도 상에서 상기 제1 칩 실장 영역의 적어도 일부와 중첩되는 제2 칩 실장 영역 및 제2 칩 실장 영역과 중첩되지 않는 제3 칩 실장 영역을 갖는 상부 재배선층, 상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 제1 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 갖는 적어도 하나의 메모리 반도체 칩, 및 상기 제3 칩 실장 영역에 실장되는 적어도 하나의 더미 칩을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖는 하부 재배선층, 상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선층과 전기적으로 연결되는 복수 개의 관통 전극들을 갖는 로직 반도체 칩, 상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 밀봉 부재, 상기 주변 영역 상에서 상기 밀봉 부재를 관통하여 상기 하부 재배선층과 전기적으로 연결되는 복수 개의 도전성 커넥터들, 상기 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되고, 평면도 상에서 상기 제1 칩 실장 영역과 적어도 일부가 중첩되는 제2 칩 실장 영역을 갖는 상부 재배선층, 및 상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 갖는 적어도 하나의 메모리 반도체 칩을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는, 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖고, 하부 재배선들을 갖는 하부 재배선층, 상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 제1 관통 전극들을 갖는 로직 반도체 칩, 상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 제1 밀봉 부재, 상기 주변 영역 상에서 상기 제1 밀봉 부재를 관통하여 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 도전성 커넥터들, 상기 제1 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되는 상부 재배선들을 갖고, 평면도 상에서 상기 제1 칩 실장 영역의 적어도 일부와 중첩되는 적어도 하나의 제2 칩 실장 영역을 갖는 상부 재배선층, 및 상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 제1 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 매개로 실장되는 적어도 하나의 메모리 반도체 칩을 포함할 수 있다.
이에 따라, 상기 메모리 반도체 칩은 상기 제1 도전성 범프를 통해 상기 로직 반도체 칩과 데이터 신호를 교환할 수 있다. 상기 메모리 반도체 칩은 상기 제2 도전성 범프 및 상기 도전성 커넥터를 통해 상기 하부 재배선층과 전원 신호 또는 접지 신호를 교환할 수 있다. 상기 반도체 패키지가 인터포저(interposer)를 갖지 않고 상기 메모리 반도체 칩 및 상기 로직 반도체 칩을 전기적으로 연결할 수 있는 구조를 갖기 때문에 상기 반도체 패키지의 크기는 작아질 수 있고, 상기 반도체 패키지를 제조하는 비용을 감소시킬 수 있다.
또한, 상기 메모리 반도체 칩이 상기 상부 재배선층 상에서 상기 로직 반도체 칩 및 상기 도전성 커넥터들 상에 수직 방향으로 배치될 수 있기 때문에 상기 메모리 반도체 칩 및 상기 로직 반도체 칩 사이의 인터컨넥션(interconnection) 거리가 감소되며 연산 레이턴시(latency)를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A’라인을 따라 절단한 단면도이다.
도 3은 하부 재배선층의 상부면으로부터 노출된 칩 실장 영역 및 주변 영역을 나타내는 평면도이다.
도 4는 상부 재배선층의 하부면으로부터 노출된 제2 및 제3 칩 실장 영역들을 나타내는 평면도이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 14는 예시적인 실시예들에 따른 로직 반도체 칩을 갖는 반도체 패키지를 나타내는 단면도이다.
도 15는 예시적인 실시예들에 따른 하부 재배선들을 갖는 반도체 패키지를 나타내는 단면도이다.
도 16은 예시적인 실시예들에 도전층을 갖는 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 A-A’라인을 따라 절단한 단면도이다. 도 3은 하부 재배선층의 상부면으로부터 노출된 칩 실장 영역 및 주변 영역을 나타내는 평면도이다. 도 4는 상부 재배선층의 하부면으로부터 노출된 제2 및 제3 칩 실장 영역들을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 하부 재배선층(100), 상기 하부 재배선층(100) 상에 실장되는 적어도 하나의 로직 반도체 칩(200), 하부 재배선층(100) 상에서 상기 로직 반도체 칩(200)을 커버하는 제1 밀봉 부재(300), 상기 제1 밀봉 부재(300)를 수직 방향으로 관통하는 복수 개의 도전성 커넥터들(400), 상기 제1 밀봉 부재(300) 상에 배치되는 상부 재배선층(500), 및 상기 상부 재배선층(500) 상에 실장되는 적어도 하나의 메모리 반도체 칩(600)을 포함할 수 있다. 반도체 패키지(10)는 상기 상부 재배선층(500) 상에 실장되는 적어도 하나의 더미 칩(700)을 더 포함할 수 있다. 반도체 패키지(10)는 상부 재배선층(500) 상에서 상기 메모리 반도체 칩(600) 및 상기 더미 칩(700)을 커버하는 제2 밀봉 부재(800)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 모듈일 수 있다. 예를 들면, 상기 로직 반도체 칩은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 반도체 칩은 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치, 디-램(DRAM, dynamic random access memory) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(100)은 복수 개의 하부 재배선들(120)을 포함할 수 있다. 하부 재배선층(100)은 서로 반대하는 제1 상면(102) 및 제1 하면(104)을 포함할 수 있다. 하부 재배선층(100)은 하부 재배선층(100)의 상부면, 즉, 제1 상면(102)에 노출되도록 구비되는 복수 개의 제1 및 제2 본딩 패드들(130, 140) 및 하부 재배선층(100)의 하부면, 즉, 제1 하면(104)에 노출되도록 구비되는 복수 개의 제1 결합 패드들(150)을 포함할 수 있다.
하부 재배선층(100)은 로직 반도체 칩(200)이 실장되는 제1 칩 실장 영역(CA1) 및 상기 제1 칩 실장 영역(CA1)을 둘러싸는 주변 영역(SA)을 포함할 수 있다. 제1 칩 실장 영역(CA1)에는 로직 반도체 칩(200)이 실장되기 위한 제1 본딩 패드들(130)이 구비될 수 있다. 주변 영역(SA)에는 도전성 커넥터들(400)이 연장되기 위한 제2 본딩 패드들(140)이 구비될 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(100)은 복수 개의 하부 절연막들(110a, 110b, 110c) 및 상기 하부 절연막들 내에 구비된 하부 재배선들(120)을 포함할 수 있다. 상기 하부 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 하부 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 하부 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다. 상기 하부 재배선은 제1 내지 제3 본딩 패드들(130, 140, 150)을 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 하부 절연막들(110)은 하부 재배선들(120)을 커버할 수 있다. 제1 절연막(110a)은 하부 재배선층(100)의 제1 하면(104)에 구비되고, 제3 절연막(110c)(최상부 절연막)은 하부 재배선층(100)의 제1 상면(102)에 구비될 수 있다.
구체적으로, 복수 개의 제1 및 제2 본딩 패드들(130, 140)은 제3 절연막(110c) 내에 구비될 수 있다. 제1 및 제2 본딩 패드들(130, 140) 각각의 상부면은 제3 절연막(110c)의 상부면, 즉, 제1 상면(102)으로부터 노출되도록 구비될 수 있다. 제3 절연막(110c)은 제1 및 제2 본딩 패드들(130, 140) 각각의 상부면을 노출시키는 제3 개구를 가질 수 있다.
복수 개의 제1 결합 패드들(150)은 제1 절연막(110a) 내에 구비될 수 있다. 제1 결합 패드(150)의 하부면은 제1 절연막(110a)의 하부면, 즉, 제1 하면(104)으로부터 노출되도록 구비될 수 있다. 제1 절연막(110a)은 제1 결합 패드(150)의 상부면을 노출시키는 제1 개구를 가질 수 있다.
하부 재배선(120)은 제1 절연막(110a) 상에 형성되며 상기 제1 개구를 통해 제1 결합 패드(150)와 접촉할 수 있다. 제2 절연막(110b)은 제1 절연막(110a) 상에 형성되며 하부 재배선(120)을 노출시키는 제2 개구를 가질 수 있다.
제1 본딩 패드(130)는 제2 절연막(110b) 상에 형성되며 상기 제2 개구를 통해 하부 재배선(120)과 접촉할 수 있다. 제3 절연막(110c)은 제2 절연막(110b) 상에 형성되며 제1 본딩 패드(130)를 노출시키는 제3 개구를 가질 수 있다. 따라서, 복수 개의 제1 본딩 패드들(130)은 제3 절연막(110c)의 상부면, 즉, 제1 상면(102)으로부터 노출되도록 구비될 수 있다.
상기 하부 재배선들(120)은 상기 하부 절연막(110)을 관통하는 개구 내에 구비되는 재배선 비아(124) 및 상기 재배선 비아 상에 적층되어 상기 하부 절연막의 상부면을 따라 연장되는 재배선 라인(122)을 포함할 수 있다. 예를 들면, 재배선 비아(124)는 재배선 라인(122) 상에서 하부 재배선층(100)의 제1 하면(104)을 향하며 구비될 수 있다. 예를 들면, 반도체 패키지(10)는 칩 라스트(chip last) 구조를 포함할 수 있다.
제1 및 제2 본딩 패드들(130, 140), 제1 결합 패드(150) 및 하부 재배선들(120)은 금속 물질을 포함할 수 있다. 예를 들면, 상기 금속 물질은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(100)은 도전성 연결 부재들로서의 외부 연결 범프들(160)을 통해 다른 반도체 장치들과 연결될 수 있다. 외부 연결 범프(160)는 제1 결합 패드(150) 상에 형성될 수 있다. 예를 들면, 외부 연결 범프(160)는 C4 범프를 포함할 수 있다. 하부 재배선층(100)의 제1 결합 패드(150)는 외부 연결 범프(160)에 의해 패키지 기판의 기판 패드에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 로직 반도체 칩(200)은 서로 반대하는 제1 면(202) 및 제2 면(204)을 가질 수 있다. 로직 반도체 칩(200)은 제1 면(202)으로부터 노출되는 복수 개의 제1 칩 패드들(210), 제2 면(204)으로부터 노출되는 복수 개의 제2 칩 패드들(220), 상기 제1 및 제2 칩 패드들(220)을 연결하는 관통 전극들(230), 및 제2 칩 패드들(220) 상에 각각 구비되는 솔더 범프들(240)을 포함할 수 있다. 로직 반도체 칩(200)은 제1 면(202)에서 제1 칩 패드들(210)을 노출시키는 제1 보호층(212) 및 제2 면(204)에서 제2 칩 패드들(220)을 노출시키는 제2 보호층(222)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 로직 반도체 칩(200)은 하부 재배선층(100) 상에 배치될 수 있다. 로직 반도체 칩(200)은 하부 재배선층(100)의 제1 칩 실장 영역(CA1) 상에 실장될 수 있다. 로직 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 하부 재배선층(100) 상에 실장될 수 있다. 이 경우에 있어서, 로직 반도체 칩(200)은 제2 칩 패드들(220)이 형성된 활성면이 하부 재배선층(100)를 향하도록 하부 재배선층(100) 상에 실장될 수 있다. 로직 반도체 칩(200)의 제2 칩 패드들(220)은 도전성 연결 부재들로서의 솔더 범프들(240)에 의해 하부 재배선층(100)의 제1 본딩 패드들(130)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 범프(240)는 마이크로 범프(uBump)를 포함할 수 있다.
로직 반도체 칩(200)은 실리콘 기판 및 상기 실리콘 기판 상에 구비된 활성화 층을 포함할 수 있다. 상기 활성화 층은 회로 패턴들을 가질 수 있다. 상기 회로 패턴들은 상기 실리콘 기판의 일면에 구비될 수 있다. 상기 회로 패턴은 능동 소자 또는 수동 소자를 포함할 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드, 저항, 커패시터, 인덕터 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL, front-end-of-line)이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
관통 전극(230)은 상기 실리콘 기판을 관통하여, 제1 및 제2 칩 패드들(220)을 전기적으로 연결시킬 수 있다. 관통 전극(230)은 하부 재배선층(100)의 하부 재배선들(120) 중 적어도 일부와 전기적으로 연결될 수 있다. 관통 전극(230)은 상기 회로 패턴들과 전기적으로 연결될 수 있다. 메모리 반도체 칩(600)의 제1 면(202)에 다른 반도체 장치들이 실장되는 경우 관통 전극(230)은 메모리 반도체 칩(600)의 상기 회로 패턴들과 상기 다른 반도체 칩들을 전기적으로 연결할 수 있다. 예를 들면, 관통 전극들(230)은 로직 반도체 칩(200)의 외측면을 따라 배열될 수 있다. 관통 전극들(230)은 제1 칩 실장 영역(CA1)의 내측면을 따라 배열될 수 있다.
제1 보호층(212)은 로직 반도체 칩(200)의 제1 면(202)에 구비되고, 제2 보호층(222)은 로직 반도체 칩(200)의 제2 면(204)에 구비될 수 있다. 제1 및 제2 보호층들(212, 222)은 절연성 물질로 형성되어 상기 실리콘 기판을 외부로부터 보호할 수 있다. 제1 및 제2 보호층들(212, 222)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 제1 및 제2 보호층들(212, 222)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
로직 반도체 칩(200) 및 하부 재배선층(100) 사이에는 제1 접착 부재(250)가 구비될 수 있다. 예를 들면, 상기 제1 접착 부재(250)는 에폭시 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 밀봉 부재(300)는 하부 재배선층(100) 상에서 로직 반도체 칩(200) 및 도전성 커넥터들(400)을 커버할 수 있다. 제1 밀봉 부재(300)는 하부 재배선층(100) 상에 구비되어 하부 재배선층(100) 및 상부 재배선층(500) 사이의 공간을 채울 수 있다.
제1 밀봉 부재(300)는 도전성 커넥터들(400)이 각각 삽입되기 위한 복수 개의 관통 개구들을 포함할 수 있다. 상기 관통 개구 내에서 도전성 커넥터(400)의 일단은 하부 재배선층(100)의 제2 본딩 패드(140)와 전기적으로 연결될 수 있고 도전성 커넥터(400)의 타단은 상부 재배선층(500)의 제3 결합 패드(550)와 전기적으로 연결될 수 있다.
제1 밀봉 부재(300)는 상기 상부면에 상부 재배선층(500)을 배치시킬 수 있다. 제1 밀봉 부재(300)는 상부 재배선층(500)이 배치될 수 있도록 평행한 상기 상부면을 가질 수 있다. 예를 들면, 제1 밀봉 부재(300)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제1 밀봉 부재(300)는 UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
예시적인 실시예들에 있어서, 도전성 커넥터(400)는 제1 밀봉 부재(300)를 수직 방향으로 관통하여 하부 재배선층(100) 및 상부 재배선층(500)을 전기적 연결할 수 있다. 도전성 커넥터(400)는 제1 밀봉 부재(300)의 상기 관통 개구 내에 구비될 수 있다. 도전성 커넥터(400)는 하부 재배선층(100)으로부터 하부 재배선층(100)의 두께 방향과 동일한 상기 수직 방향으로 연장될 수 있다.
도전성 커넥터(400)는 하부 재배선층(100) 상에 구비될 수 있다. 도전성 커넥터(400)는 제1 칩 실장 영역(CA1)을 둘러싸는 주변 영역(SA)에 구비될 수 있다. 도전성 커넥터(400)는 제1 칩 실장 영역(CA1)에 실장된 로직 반도체 칩(200)의 외측에 구비될 수 있다.
구체적으로, 도전성 커넥터(400)는 하부 재배선층(100)의 제2 본딩 패드(140)와 전기적으로 연결될 수 있다. 도전성 커넥터(400)는 상부 재배선층(500)의 제3 결합 패드(550)와 전기적으로 연결될 수 있다. 도전성 커넥터(400)는 상부 재배선층(500) 및 하부 재배선층(100)을 전기적으로 연결하기 위한 신호 이동 통로를 제공할 수 있다.
예를 들면, 도전성 커넥터(400)는 필라(pillars) 형상, 범프(bump) 형상 등을 포함할 수 있다. 도전성 커넥터(400)는 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 크롬(Cr), 주석(Sn)을 포함할 수 있다. 도전성 커넥터(400)는 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(500)은 서로 반대하는 제2 상면(502) 및 제2 하면(504)을 가질 수 있다. 상부 재배선층(500)은 제2 상면(502)에 노출되는 복수 개의 제3 본딩 패드들(530) 및 제2 하면(504)에 노출되는 복수 개의 제2 및 제3 결합 패드들(540, 550)을 포함할 수 있다. 상부 재배선층(500)은 제1 밀봉 부재(300)의 상기 상부면 상에 배치될 수 있다. 상부 재배선층(500) 상에 적어도 하나의 메모리 반도체 칩(600)이 배치될 수 있다. 상부 재배선층(500) 상에 적어도 하나의 더미 칩(700)이 배치될 수 있다.
상부 재배선층(500)은 메모리 반도체 칩(600)이 실장되는 제2 칩 실장 영역(CA2) 및 더미 칩(700)이 실장되는 제3 칩 실장 영역(CA3)을 포함할 수 있다. 제2 칩 실장 영역(CA2)과 제3 칩 실장 영역(CA3)은 상부 재배선층(500) 상에서 서로 중첩되지 않을 수 있다. 제2 칩 실장 영역(CA2)에는 메모리 반도체 칩(600)이 실장되기 위한 제3 본딩 패드들(530)이 구비될 수 있다. 평면도 상에서 제2 칩 실장 영역(CA2)의 적어도 일부는 하부 재배선층(100)의 제1 칩 실장 영역(CA1)의 적어도 일부와 중첩될 수 있다.
상부 재배선층(500)은 제3 결합 패드(550)와 전기적으로 연결된 도전성 커넥터(400)를 통해 하부 재배선층(100)과 전기적으로 연결될 수 있다. 도전성 커넥터(400)는 제1 밀봉 부재(300)를 관통하여 상부 재배선층(500) 및 하부 재배선층(100)을 전기적으로 연결할 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(500)은 복수 개의 상부 절연막들(510a, 510b, 510c) 및 상기 상부 절연막들 내에 구비된 상부 재배선들(520)을 포함할 수 있다. 제3 본딩 패드(530), 제2 결합 패드(540) 및 제3 결합 패드(550)는 상기 상부 재배선(520)에 의해 전기적으로 연결될 수 있다.
구체적으로, 복수 개의 제3 본딩 패드들(530)은 제6 절연막(최상부 절연막)(510c) 내에 구비될 수 있다. 제3 본딩 패드(530)의 상부면은 제6 절연막(510c)의 상부면, 즉, 제2 상면(502)으로부터 노출되도록 구비될 수 있다. 제6 절연막(510c)은 제3 본딩 패드(530)의 상부면을 노출시키는 제6 개구를 가질 수 있다.
복수 개의 제2 및 제3 결합 패드들(540, 550)은 제4 절연막(510a) 내에 구비될 수 있다. 제2 및 제3 결합 패드들(540, 550) 각각의 하부면은 제4 절연막(510a)의 하부면, 즉, 제2 하면(504)으로부터 노출되도록 구비될 수 있다. 제4 절연막(510a)은 제2 및 제3 결합 패드들(540, 550) 각각의 상부면을 노출시키는 제4 개구를 가질 수 있다.
제2 결합 패드들(540)은 상부 재배선층(500)에서 제1 칩 실장 영역(CA1) 상에 구비될 수 있다. 제2 결합 패드들(540) 중 적어도 일부는 상기 평면도에서 보았을 때 제1 및 제2 칩 실장 영역들(CA1, CA2)이 서로 중첩되는 영역에 구비될 수 있다. 제1 및 제2 칩 실장 영역들(CA1, CA2)이 서로 중첩되는 상기 영역에서 로직 반도체 칩(200)의 관통 전극(230)이 구비될 수 있다.
제3 결합 패드들(550)은 상부 재배선층(500)에서 제2 칩 실장 영역(CA2) 상에 구비될 수 있다. 제3 결합 패드들(550)은 상기 평면도에서 보았을 때 제2 칩 실장 영역(CA2) 및 하부 재배선층(100)의 주변 영역(SA)이 서로 중첩되는 영역에 구비될 수 있다. 제2 칩 실장 영역(CA2) 및 주변 영역(SA)이 서로 중첩되는 상기 영역에서 도전성 커넥터(400)가 구비될 수 있다.
상부 재배선(520)은 제4 절연막(510a) 상에 형성되며 상기 제4 개구를 통해 제2 및 제3 결합 패드들(540, 550)과 각각 접촉할 수 있다. 제5 절연막(510b)은 제4 절연막(510a) 상에 형성되며 상부 재배선(520)을 노출시키는 제5 개구를 가질 수 있다.
제3 본딩 패드(530)는 제5 절연막(510b) 상에 형성되며 상기 제5 개구를 통해 상부 재배선(520)과 접촉할 수 있다. 제6 절연막(510c)은 제5 절연막(510b) 상에 형성되며 제3 본딩 패드(530)를 노출시키는 상기 제6 개구를 가질 수 있다. 따라서, 복수 개의 제3 본딩 패드들(530)은 제6 절연막(510c)의 상부면, 즉, 제2 상면(502)으로부터 노출되도록 구비될 수 있다.
예시적인 실시예들에 있어서, 메모리 반도체 칩(600)은 상부 재배선층(500) 상에 배치될 수 있다. 메모리 반도체 칩(600)은 상부 재배선층(500)의 제2 칩 실장 영역(CA2) 상에 실장될 수 있다. 메모리 반도체 칩(600)은 플립 칩 본딩(flip chip bonding) 방식에 의해 상부 재배선층(500) 상에 실장될 수 있다. 이 경우에 있어서, 메모리 반도체 칩(600)은 제3 및 제4 칩 패드들(610, 620)이 형성된 활성면이 상부 재배선층(500)를 향하도록 상부 재배선층(500) 상에 실장될 수 있다.
메모리 반도체 칩(600)의 제3 및 제4 칩 패드들(610, 620)은 도전성 연결 부재들로서의 제1 및 제2 도전성 범프들(630, 640)에 의해 상부 재배선층(500)의 제3 본딩 패드들(530)과 전기적으로 연결될 수 있다. 예를 들면, 제1 및 제2 도전성 범프들(630, 640)은 마이크로 범프(uBump)를 포함할 수 있다.
메모리 반도체 칩(600)의 제3 칩 패드들(610)은 상기 평면도 상에서 제1 및 제2 칩 실장 영역들(CA1, CA2)이 서로 중첩되는 상기 영역에 구비될 수 있다. 제3 칩 패드(610) 상에 제1 도전성 범프(630)가 구비될 수 있다. 제3 칩 패드(610)는 제1 도전성 범프(630)를 통해 상부 재배선층(500)의 제3 본딩 패드(530)와 전기적으로 연결될 수 있다. 제1 도전성 범프(630)는 관통 전극(230)과 전기적으로 연결되어 메모리 반도체 칩(600) 및 상기 로직 반도체 칩(200) 사이에서 데이터 신호를 전달할 수 있다.
제3 칩 패드(610)은 상기 평면도 상에서 로직 반도체 칩(200)의 관통 전극(230)과 서로 중첩하는 영역을 가질 수 있다. 제3 칩 패드(610)가 관통 전극(230) 상에 구비되어 로직 반도체 칩(200) 및 메모리 반도체 칩(600) 사이의 거리는 줄어들 수 있다.
메모리 반도체 칩(600)의 제4 칩 패드들(620)은 상기 평면도 상에서 제2 칩 실장 영역(CA2) 및 하부 재배선층(100)의 주변 영역(SA)이 서로 중첩되는 상기 영역에 구비될 수 있다. 제4 칩 패드(620) 상에 제2 도전성 범프(640)가 구비될 수 있다. 제4 칩 패드(620)는 제2 도전성 범프(640)를 통해 상부 재배선층(500)의 제3 본딩 패드(530)와 전기적으로 연결될 수 있다. 제2 도전성 범프(640)는 도전성 커넥터(400)와 전기적으로 연결되어 메모리 반도체 칩(600) 및 하부 재배선층(100) 사이에서 전원 신호 또는 접지 신호를 전달할 수 있다. 제2 도전성 범프(640)는 도전성 커넥터(400)와 직렬로 연결될 수 있다. 제4 칩 패드(620)은 상기 평면도 상에서 도전성 커넥터(400)와 서로 중첩하는 영역을 가질 수 있다.
예를 들면, 메모리 반도체 칩(600)은 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 메모리 반도체 칩(600)은 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
메모리 반도체 칩(600) 및 상부 재배선층(500) 사이에는 제2 접착 부재(650)가 구비될 수 있다. 예를 들면, 상기 제2 접착 부재(650)는 에폭시 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 더미 칩(700)은 상부 재배선층(500) 상에 배치될 수 있다. 더미 칩(700)은 상부 재배선층(500)의 제3 칩 실장 영역(CA3) 상에 실장될 수 있다. 더미 칩(700)는 플립 칩 본딩(flip chip bonding) 방식에 의해 상부 재배선층(500) 상에 실장될 수 있다. 이 경우에 있어서, 더미 칩(700)은 제5 칩 패드들(710)이 형성된 하부면이 상부 재배선층(500)을 향하도록 상부 재배선층(500) 상에 실장될 수 있다.
더미 칩(700)은 메모리 반도체 칩들(600) 사이에 구비되어 메모리 반도체 칩들(600)로부터 방출되는 열을 흡수하여 반도체 패키지(10)의 외부로 방출할 수 있다. 더미 칩(700)은 상부 재배선층(500)으로부터 방출되는 상기 열을 흡수하여 반도체 패키지(10)의 외부로 방출할 수 있다.
이와 다르게, 더미 칩(700)은 메모리 반도체 칩들(600)과 동일한 상기 메모리 소자를 가질 수 있다. 예를 들면, 더미 칩(700)은 상기 휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 포함할 수 있다.
더미 칩(700)의 제5 칩 패드들(710)은 연결 부재들로서의 제3 도전성 범프들(720)에 의해 상부 재배선층(500)의 제3 본딩 패드들(530)과 접합될 수 있다. 예를 들면, 제3 도전성 범프(720)는 마이크로 범프(uBump)를 포함할 수 있다.
더미 칩(700) 및 상부 재배선층(500) 사이에는 제3 접착 부재(730)가 구비될 수 있다. 예를 들면, 상기 제3 접착 부재(730)는 에폭시 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 밀봉 부재(800)는 상부 재배선층(500) 상에서 메모리 반도체 칩(600) 및 더미 칩(700)을 커버할 수 있다.
제2 밀봉 부재(800)는 상부면으로부터 메모리 반도체 칩(600) 및 더미 칩(700) 각각의 상부면을 노출시킬 수 있다. 예를 들면, 제2 밀봉 부재(800)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제2 밀봉 부재(800)는 UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
상술한 바와 같이, 메모리 반도체 칩(600)은 제1 도전성 범프(630)를 통해 로직 반도체 칩(200)과 데이터 신호를 교환할 수 있다. 메모리 반도체 칩(600)은 제2 도전성 범프(640) 및 도전성 커넥터(400)를 통해 하부 재배선층(100)과 전원 신호 또는 접지 신호를 교환할 수 있다. 반도체 패키지(10)가 인터포저(interposer)를 갖지 않고 메모리 반도체 칩(600) 및 로직 반도체 칩(200)을 전기적으로 연결할 수 있는 구조를 갖기 때문에 반도체 패키지(10)의 크기는 작아질 수 있고, 반도체 패키지(10)를 제조하는 비용을 감소시킬 수 있다.
또한, 메모리 반도체 칩(600)이 상부 재배선층(500) 상에서 로직 반도체 칩(200) 및 도전성 커넥터들(400) 상에 상기 수직 방향으로 배치될 수 있기 때문에 상기 메모리 반도체 칩(600) 및 상기 로직 반도체 칩(200) 사이의 인터컨넥션(interconnection) 거리가 감소되며 연산 레이턴시(latency)를 감소시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 6은 로직 반도체 칩이 실장된 하부 재배선층을 나타내는 평면도이다. 도 7은 도 6의 B-B’라인을 따라 절단한 단면도이다. 도 11은 상부 재배선층을 나타내는 평면도이다. 도 12는 도 11의 C-C’라인을 따라 절단한 단면도이다.
도 5를 참조하면, 캐리어 기판(C1) 상에 하부 재배선층들(100)을 갖는 반도체 웨이퍼(W1)를 제공할 수 있다. 하부 재배선층(100)은 로직 반도체 칩(200)이 실장되기 위한 제1 칩 실장 영역(CA1) 및 상기 제1 칩 실장 영역(CA1)을 둘러싸는 주변 영역(SA)을 포함할 수 있다.
먼저, 캐리어 기판(C1) 상에 제1 결합 패드들(150)을 형성하고, 제1 결합 패드들(150) 상에 제1 절연막(110a)을 형성할 수 있다. 이어서, 제1 절연막(110a)을 패터닝하여 제1 결합 패드들(150)을 노출시키는 제1 개구들을 형성할 수 있다.
예를 들면, 제1 절연막(110a)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 제1 절연막(110a)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 상기 제1 절연막(110a)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
제1 절연막(110a) 상에 상기 제1 개구들을 통해 제1 결합 패드들(150) 각각과 직접 접촉하는 하부 재배선(120)을 형성할 수 있다.
하부 재배선(120)은 제1 절연막(110a)의 일부 및 상기 제1 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 하부 재배선(120)의 적어도 일부는 상기 제1 개구를 통해 제1 결합 패드들(150) 각각과 직접 접촉할 수 있다.
예를 들면, 상기 하부 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이어서, 제1 절연막(110a) 상에 하부 재배선(120)을 커버하는 제2 절연막(110b)을 형성한 후, 제2 절연막(110b)을 패터닝하여 하부 재배선(120)을 노출시키는 제2 개구를 형성할 수 있다. 제2 절연막(110b) 상에 상기 제2 개구들을 통해 제1 재배선(120a)과 직접 접촉하는 제1 및 제2 본딩 패드들(130, 140)을 형성할 수 있다. 제1 본딩 패드들(130)은 제1 칩 실장 영역 (CA1)에 형성될 수 있고 제2 본딩 패드들(140)은 주변 영역(SA)에 형성될 수 있다.
이어서, 제2 절연막(110b) 상에 제1 및 제2 본딩 패드들(130, 140)을 각각 커버하는 제3 절연막(110c)을 형성한 후, 제3 절연막(110c)을 패터닝하여 제1 및 제2 본딩 패드들(130, 140)을 각각 노출시키는 제3 개구들을 형성할 수 있다.
도 6 내지 도 8을 참조하면, 반도체 웨이퍼(W1)의 하부 재배선층(100) 상에 로직 반도체 칩(200)을 실장시킨 후, 하부 재배선층(100) 상에 로직 반도체 칩(200)을 커버하는 제1 밀봉 부재(300)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 로직 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 하부 재배선층(100) 상에 실장될 수 있다. 로직 반도체 칩(200)은 하부 재배선층(100)의 제1 칩 실장 영역(CA1) 상에 실장될 수 있다. 로직 반도체 칩(200)의 제2 칩 패드들(220)은 솔더 범프들(240)에 의해 하부 재배선층(100)의 제1 본딩 패드들(130)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 범프(240)는 마이크로 범프(uBump)를 포함할 수 있다.
이어서, 하부 재배선층(100) 및 로직 반도체 칩(200) 사이에 제1 접착 부재(250)를 채울 수 있다. 예를 들면, 상기 제1 접착 부재(250)는 에폭시 물질을 포함하여 하부 재배선층(100) 및 로직 반도체 칩(200) 사이의 틈을 보강할 수 있다.
예를 들면, 제1 밀봉 부재(300)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제1 밀봉 부재(300)는 UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
도 9를 참조하면, 하부 재배선층(100) 상에 제1 밀봉 부재(300)를 수직 방향으로 관통하는 복수 개의 도전성 커넥터들(400)을 형성할 수 있다.
먼저, 제1 포토레지스트 막을 통해 제1 밀봉 부재(300)의 상부면을 커버할 수 있다. 이어서, 상기 제1 포토레지스트 막 상에 상기 노광 공정을 수행하여 제2 본딩 패드들(140)을 각각 노출시키는 관통 개구들을 형성할 수 있다.
도전성 커넥터들(400)은 상기 제1 포토레지스트 막을 수직 방향으로 관통하는 상기 관통 개구들 상에 형성될 수 있다. 도전성 커넥터들(400)은 상기 관통 개구들 상에 제1 도금 공정을 수행하여 형성될 수 있다. 예를 들면, 도전성 커넥터(400)는 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다. 도전성 커넥터(400)는 필라(pillars) 형상, 범프(bump) 형상 등을 포함할 수 있다.
이어서, 상기 상기 제1 포토레지스트 막을 제거하여 제2 본딩 패드들(140)로부터 각각 연장되는 도전성 커넥터들(400)을 형성할 수 있다. 이와 다르게, 도전성 커넥터들(400)은 하부 재배선층(100)의 제2 본딩 패드들(140) 상에 형성되고, 제1 밀봉 부재(300)가 기 형성된 도전성 커넥터들(400)을 커버하도록 하부 재배선층(100) 상에 형성될 수 있다. 도전성 커넥터들(400)은 하부 재배선층(100)의 주변 영역(SA) 상에 형성될 수 있다.
제1 밀봉 부재(300)의 상기 상부면은 화학 기계적 연마(CMP, Chemical Mechanical Polishing) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 이에 따라, 제1 밀봉 부재(300)의 두께를 원하는 두께로 감소될 수 있다. 도전성 커넥터(400)의 일단부는 제1 밀봉 부재(300)의 상기 상부면으로부터 노출될 수 있다. 로직 반도체 칩(200)의 상부면은 제1 밀봉 부재(300)의 상기 상부면으로부터 노출될 수 있다.
도 10 및 도 11을 참조하면, 도 5를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 반도체 웨이퍼(W1) 상에 상부 재배선층(500)을 형성할 수 있다.
먼저, 제1 밀봉 부재(300) 상에 제2 및 제3 결합 패드들(540, 550)을 형성할 수 있다. 제2 결합 패드들(540)은 도전성 커넥터들(400)의 상부면 상에 각각 형성될 수 있다. 제3 결합 패드들(550)은 로직 반도체 칩(200)의 상부면으로부터 노출되는 제1 칩패드들(210) 상에 각각 형성될 수 있다.
이어서, 제1 밀봉 부재(300) 및 로직 반도체 칩(200)의 상기 상부면 상에 제2 및 제3 결합 패드들(540, 550)를 커버하는 제4 절연막(510a)을 형성한 후, 제4 절연막(510a)을 패터닝하여 제2 및 제3 결합 패드들(540, 550)을 노출시키는 제4 개구들을 형성할 수 있다. 제4 절연막(510a)은 로직 반도체 칩(200)의 상기 상부면과 접촉하도록 형성될 수 있다. 제2 결합 패드들(540)은 제1 칩 실장 영역 (CA1)에 형성될 수 있고 제3 결합 패드들(550)은 주변 영역(SA)에 형성될 수 있다.
제4 절연막(510a) 상에 상기 제4 개구들을 통해 제2 및 제3 결합 패드들(540, 550) 각각과 직접 접촉하는 상부 재배선(520)을 형성할 수 있다. 상부 재배선(520)은 제4 절연막(510a)의 일부 및 상기 제4 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 상부 재배선(520)의 적어도 일부는 상기 제4 개구를 통해 제2 및 제3 결합 패드들(540, 550) 각각과 직접 접촉할 수 있다.
이어서, 제4 절연막(510a) 상에 상부 재배선(520)을 커버하는 제5 절연막(510b)을 형성한 후, 제5 절연막(510b)을 패터닝하여 상부 재배선(520)을 노출시키는 제5 개구를 형성할 수 있다. 제5 절연막(510b) 상에 상기 제5 개구들을 통해 상부 재배선(520)과 직접 접촉하는 제3 본딩 패드들(530)을 형성할 수 있다.
이어서, 제5 절연막(510b) 상에 제3 본딩 패드들(530)을 각각 커버하는 제6 절연막(510c)을 형성한 후, 제6 절연막(510c)을 패터닝하여 제3 본딩 패드들(530)을 노출시키는 제6 개구를 형성할 수 있다.
도 12를 참조하면, 도 7을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 반도체 웨이퍼(W1)의 상부 재배선층(500) 상에 메모리 반도체 칩(600) 및 더미 칩(700)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 반도체 칩(600)은 플립 칩 본딩(flip chip bonding) 방식에 의해 상부 재배선층(500) 상에 실장될 수 있다. 메모리 반도체 칩(600)은 상부 재배선층(500)의 제2 칩 실장 영역(CA2) 상에 실장될 수 있다. 메모리 반도체 칩(600)은 제3 칩 패드들(610)이 제1 및 제2 칩 실장 영역들(CA1, CA2)이 중첩하는 영역에 위치하도록 상부 재배선층(500) 상에 배치될 수 있다. 메모리 반도체 칩(600)은 제4 칩 패드들(620)이 제2 칩 실장 영역(CA2) 및 주변 영역(SA)이 중첩하는 영역에 위치하도록 상부 재배선층(500) 상에 배치될 수 있다.
메모리 반도체 칩(600)의 제3 칩 패드들(610)은 제1 도전성 범프들(630)에 의해 상부 재배선층(500)의 제3 본딩 패드들(530)과 전기적으로 연결될 수 있다. 메모리 반도체 칩(600)의 제4 칩 패드들(620)은 제2 도전성 범프들(640)에 의해 상부 재배선층(500)의 제3 본딩 패드들(530)과 전기적으로 연결될 수 있다. 예를 들면, 제1 및 제2 도전성 범프들(630, 640)은 마이크로 범프(uBump)를 포함할 수 있다.
예시적인 실시예들에 있어서, 더미 칩(700)은 플립 칩 본딩(flip chip bonding) 방식에 의해 상부 재배선층(500) 상에 실장될 수 있다. 더미 칩(700)은 상부 재배선층(500)의 제3 칩 실장 영역(CA3) 상에 실장될 수 있다. 더미 칩(700)의 제5 칩 패드들(710)은 제3 도전성 범프들(720)에 의해 상부 재배선층(500)의 제3 본딩 패드들(530)과 전기적으로 연결될 수 있다. 예를 들면, 제3 도전성 범프(720)는 마이크로 범프(uBump)를 포함할 수 있다.
이어서, 상부 재배선층(500) 및 메모리 반도체 칩(600) 사이에 제2 접착 부재(650)를 채울 수 있다. 상부 재배선층(500) 및 더미 칩(700) 사이에 제3 접착 부재(730)를 채울 수 있다. 예를 들면, 상기 제2 및 제3 접착 부재들(650, 730)은 에폭시 물질을 포함하여 상부 재배선층(500), 메모리 반도체 칩(600) 및 더미 칩(700) 사이의 각각의 틈을 보강할 수 있다.
도 13을 참조하면, 하부 재배선층(100)의 제1 결합 패드(150) 상에 외부 연결 범프(160)를 형성하고, 상부 재배선층(500) 상에 메모리 반도체 칩(600) 및 더미 칩(700)을 커버하는 제2 밀봉 부재(800)를 형성하고, 반도체 웨이퍼(W1)를 절단하여 반도체 패키지(10)를 형성할 수 있다.
외부 연결 범프(160)는 제1 결합 패드(150) 상에 형성될 수 있다. 구체적으로, 제3 포토레지스트 패턴의 제3 임시 개구를 도전성 물질로 충진한 후, 상기 제3 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 외부 연결 범프(160)를 형성할 수 있다. 예를 들면, 상기 도전성 물질은 도금 공정에 의해 형성될 수 있다. 이와 다르게, 외부 연결 범프(160)는 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다. 예를 들면, 외부 연결 범프(160)는 C4 범프를 포함할 수 있다.
예를 들면, 제2 밀봉 부재(800)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제2 밀봉 부재(800)는 UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
이어서, 반도체 웨이퍼(W1)를 절단하여 도 1의 반도체 패키지(10)를 완성할 수 있다. 반도체 웨이퍼(W1)는 스크라이브 레인(scribe lane) 영역을 따라서 절단될 수 있다. 반도체 웨이퍼(W1)는 다이싱(dicing) 공정에 의해 절단될 수 있다.
도 14는 예시적인 실시예들에 따른 로직 반도체 칩을 갖는 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 로직 반도체 칩의 구성을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 반도체 패키지(12)는 로직 반도체 칩(200)을 포함할 수 있다. 로직 반도체 칩(200)은 서로 반대하는 제1 면(202) 및 제2 면(204)을 가질 수 있다. 로직 반도체 칩(200)은 제1 면(202)으로부터 노출되는 복수 개의 제1 칩 패드들(210), 제2 면(204)으로부터 노출되는 복수 개의 제2 칩 패드들(220), 상기 제1 및 제2 칩 패드들(220)을 연결하는 제1 및 제2 관통 전극들(230, 232), 및 제2 칩 패드들(220) 상에 각각 구비되는 솔더 범프들(240)을 포함할 수 있다. 로직 반도체 칩(200)은 제1 면(202)에서 제1 칩 패드들(210)을 노출시키는 제1 보호층(212) 및 제2 면(204)에서 제2 칩 패드들(220)을 노출시키는 제2 보호층(222)을 더 포함할 수 있다.
제1 및 제2 관통 전극들(232)은 상기 실리콘 기판을 관통하여, 제1 및 제2 칩 패드들(220)을 전기적으로 연결시킬 수 있다. 제1 및 제2 관통 전극들(232)은 하부 재배선층(100)의 하부 재배선들(120) 중 적어도 일부와 전기적으로 연결될 수 있다. 제1 및 제2 관통 전극들(232)은 상기 회로 패턴들과 전기적으로 연결될 수 있다. 메모리 반도체 칩(600)의 제1 면(202)에 다른 반도체 장치들이 실장되는 경우 제1 및 제2 관통 전극들(232)은 메모리 반도체 칩(600)의 상기 회로 패턴들과 상기 다른 반도체 칩들을 전기적으로 연결할 수 있다.
제1 관통 전극들(230)은 로직 반도체 칩(200)의 외측면을 따라 배열될 수 있다. 제1 관통 전극들(230)은 제1 및 제2 칩 실장 영역들(CA1, CA2)이 중첩되는 영역을 따라 배열될 수 있다. 제1 관통 전극들(230)은 하부 재배선층(100) 상에서 메모리 반도체 칩(600)과 상기 수직 방향으로 중첩하는 영역을 갖도록 배열될 수 있다.
제2 관통 전극들(232)은 로직 반도체 칩(200)의 중심 영역에 배열될 수 있다. 제2 관통 전극들(232)은 제1 및 제3 칩 실장 영역들(CA1, CA3)이 중첩되는 영역을 따라 배열될 수 있다. 제2 관통 전극들(232)은 하부 재배선층(100) 상에서 더미 칩(700)과 상기 수직 방향으로 중첩하는 영역을 갖도록 배열될 수 있다.
도 15는 예시적인 실시예들에 따른 하부 재배선들을 갖는 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 하부 재배선층의 구성을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
예시적인 실시예들에 있어서, 반도체 패키지(14)는 하부 재배선층(100)을 포함할 수 있다. 하부 재배선층(100)은 복수 개의 하부 재배선들(120)을 포함할 수 있다. 하부 재배선층(100)은 서로 반대하는 제1 상면 및 제1 하면(104)을 포함할 수 있다. 하부 재배선층(100)은 하부 재배선층(100)의 상부면, 즉, 제1 상면(102)에 노출되도록 구비되는 복수 개의 제1 및 제2 본딩 패드들(130, 140) 및 하부 재배선층(100)의 하부면, 즉, 제1 하면(104)에 노출되도록 구비되는 복수 개의 제1 결합 패드들(150)을 포함할 수 있다.
상기 하부 재배선들(120)은 상기 하부 절연막(110)을 관통하는 개구 내에 구비되는 재배선 비아(124) 및 상기 재배선 비아 상에 적층되어 상기 하부 절연막(110)의 상부면을 따라 연장되는 재배선 라인(122)을 포함할 수 있다. 예를 들면, 재배선 비아(124)는 재배선 라인(122) 상에서 하부 재배선층(100)의 제1 상면(102)을 향하며 구비될 수 있다. 예를 들면, 반도체 패키지(14)는 칩 퍼스트(chip first) 구조를 포함할 수 있다.
도 16은 예시적인 실시예들에 도전층을 갖는 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 도전층의 구성을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 반도체 패키지(16)는 도전층(900)을 포함할 수 있다. 도전층(900)은 복수 개의 절연층들(920) 및 절연층들(920) 내에 각각 구비되는 도전성 배선들(910)을 포함할 수 있다. 도전층(900)은 하부 재배선층(100) 및 상부 재배선층(500)을 전기적 연결할 수 있다.
구체적으로, 도전성 배선들(910)은 하부 재배선층(100)의 제2 본딩 패드(140)와 전기적으로 연결될 수 있다. 도전성 배선들(910)은 상부 재배선층(500)의 제3 결합 패드(550)와 전기적으로 연결될 수 있다. 도전성 배선들(910)은 상부 및 하부 재배선층들(100, 500)을 전기적으로 연결하기 위한 신호 이동 통로를 제공할 수 있다.
예시적인 실시예들에 있어서, 제1 밀봉 부재(300)는 하부 재배선층(100) 상에서 로직 반도체 칩(200) 및 도전층(900) 사이의 틈을 채울 수 있다. 제1 밀봉 부재(300)는 하부 재배선층(100) 상에 구비되어 하부 및 상부 재배선층들(100, 500) 사이의 공간을 채울 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 12, 14, 16: 반도체 패키지 100: 하부 재배선층
110: 하부 절연막 120: 하부 재배선
122: 재배선 비아 124: 재배선 라인
130: 제1 본딩 패드 140: 제2 본딩 패드
150: 제1 결합 패드 160: 외부 연결 범프
200: 로직 반도체 칩 210: 제1 칩 패드
212: 제1 보호층 220: 제2 칩 패드
222: 제2 보호층 230: 관통 전극
232: 제2 관통 전극 240: 솔더 범프
250: 제1 접착 부재 300: 제1 밀봉 부재
400: 도전성 커넥터 500: 상부 재배선층
510: 상부 절연막 520: 상부 재배선
530: 제3 본딩 패드 540: 제2 결합 패드
550: 제3 결합 패드 600: 메모리 반도체 칩
610: 제3 칩 패드 620: 제4 칩 패드
630: 제1 도전성 범프 640: 제2 도전성 범프
650: 제2 접착 부재 700: 더미 칩
710: 제5 칩 패드 720: 제3 도전성 범프
730: 제3 접착 부재 800: 제2 밀봉 부재
900: 도전층 910: 도전성 배선
920: 절연층

Claims (10)

  1. 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖고, 하부 재배선들을 갖는 하부 재배선층;
    상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 제1 관통 전극들을 갖는 로직 반도체 칩;
    상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 제1 밀봉 부재;
    상기 주변 영역 상에서 상기 제1 밀봉 부재를 관통하여 상기 하부 재배선들 중 적어도 일부와 전기적으로 연결되는 복수 개의 도전성 커넥터들;
    상기 제1 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되는 상부 재배선들을 갖고, 평면도 상에서 상기 제1 칩 실장 영역의 적어도 일부와 중첩되는 적어도 하나의 제2 칩 실장 영역을 갖는 상부 재배선층; 및
    상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 제1 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 매개로 실장되는 적어도 하나의 메모리 반도체 칩을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 도전성 범프는 상기 제1 관통 전극과 전기적으로 연결되며 상기 메모리 반도체 칩 및 상기 로직 반도체 칩 사이에서 데이터 신호를 전달하고,
    상기 제2 도전성 범프는 상기 도전성 커넥터와 전기적으로 연결되며 상기 메모리 반도체 칩 및 상기 하부 재배선층 사이에서 전원 신호 또는 접지 신호를 전달하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 상부 재배선층은 상기 제1 칩 실장 영역 상에서 상기 제2 칩 실장 영역과 중첩되지 않는 제3 칩 실장 영역을 더 포함하고,
    상기 제3 칩 실장 영역에 실장되는 적어도 하나의 더미 칩을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 로직 반도체 칩은 상기 더미 칩과 전기적으로 연결되는 복수 개의 제2 관통 전극들을 더 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제2 도전성 범프는 상기 평면도 상에서 상기 도전성 커넥터의 적어도 일부와 중첩하는 영역을 갖는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 하부 재배선층은 상부면으로부터 노출되고 상기 하부 재배선과 전기적으로 연결되는 복수 개의 본딩 패드들을 더 포함하고,
    상기 하부 재배선은 상기 로직 반도체 칩 및 상기 도전성 커넥터들을 전기적으로 연결하고 재배선 비아 및 상기 재배선 비아 상에 적층된 재배선 라인을 갖는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 본딩 패드는 상기 재배선 라인 상에 구비되는 반도체 패키지.
  8. 제 6 항에 있어서, 상기 본딩 패드는 상기 재배선 비아 상에 구비되는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 도전성 커넥터는 복수 개의 절연 막들 및 상기 절연막 내에 구비되는 도전성 배선들을 포함하는 반도체 패키지.
  10. 제1 칩 실장 영역 및 상기 제1 칩 실장 영역을 둘러싸는 주변 영역을 갖는 하부 재배선층;
    상기 제1 칩 실장 영역 상에 실장되고, 상기 하부 재배선층과 전기적으로 연결되는 복수 개의 관통 전극들을 갖는 로직 반도체 칩;
    상기 하부 재배선층 상에서 상기 로직 반도체 칩을 커버하는 밀봉 부재;
    상기 주변 영역 상에서 상기 밀봉 부재를 관통하여 상기 하부 재배선층과 전기적으로 연결되는 복수 개의 도전성 커넥터들;
    상기 밀봉 부재 상에 배치되며 상기 도전성 커넥터들과 전기적으로 연결되고, 평면도 상에서 상기 제1 칩 실장 영역과 적어도 일부가 중첩되는 제2 칩 실장 영역을 갖는 상부 재배선층; 및
    상기 제2 칩 실장 영역 상에 실장되고, 상기 중첩되는 제1 및 제2 칩 실장 영역들 상에 구비되며 상기 관통 전극들과 전기적으로 연결되는 제1 도전성 범프들 및 상기 주변 영역 상에 구비되며 상기 도전성 커넥터들과 전기적으로 연결되는 제2 도전성 범프들을 갖는 적어도 하나의 메모리 반도체 칩을 포함하는 반도체 패키지.
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