CN113782514A - 具有中介件的半导体封装 - Google Patents

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郑阳圭
姜晋显
金成恩
龙尚珉
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Abstract

本发明公开了一种半导体封装，该半导体封装包括封装基板。中介件设置在封装基板上。中介件包括半导体基板、设置在半导体基板的上表面上并在其中具有多个布线的布线层、设置在布线层上并电连接到布线的重新分布布线焊盘、设置在重新分布布线焊盘上的接合焊盘、以及设置在布线层上并暴露接合焊盘的至少一部分的绝缘层图案，第一半导体器件和第二半导体器件设置在中介件上。第一半导体器件和第二半导体器件彼此间隔开并通过布线中的至少一个彼此电连接。

Description

具有中介件的半导体封装
技术领域
本公开涉及半导体封装，更具体地，涉及具有中介件(interposer)的半导体封装和制造该半导体封装的方法。
背景技术
半导体封装常常将多个芯片集成在单个结构中。利用这样的封装的电子器件(诸如存储器件)可以能够提供高带宽访问，但是这样的封装也可能趋向于具有高密度的互连。可以使用额外的基板(诸如硅中介件)来容纳高密度的互连。然而，在中介件在模块基板上的接合工艺中，可能存在污染残留在中介件的接合焊盘的与芯片焊盘对应的表面上的问题。
发明内容
一种半导体封装包括封装基板。中介件设置在封装基板上。中介件包括：半导体基板；布线层，设置在半导体基板的上表面上并具有设置在其中的多个布线；重新分布布线焊盘，设置在布线层上并电连接到布线；接合焊盘，分别设置在重新分布布线上；以及绝缘层图案，设置在布线层上并暴露接合焊盘的至少一部分。第一半导体器件和第二半导体器件设置在中介件上，彼此间隔开，并通过布线中的至少一个彼此电连接。
一种半导体封装包括封装基板。中介件设置在封装基板上。第一和第二半导体器件设置在中介件上，彼此间隔开，并通过中介件彼此电连接。中介件包括：半导体基板，具有贯穿其的多个贯通电极；布线层，设置在半导体基板的上表面上并具有电连接到贯通电极的多个布线；第一重新分布布线焊盘，设置在布线层上并电连接到布线；第一接合焊盘，分别设置在第一重新分布布线焊盘上；绝缘层图案，设置在布线层上并暴露第一接合焊盘的至少一部分；第二重新分布布线焊盘，设置在半导体基板的下表面上并电连接到贯通电极；以及第二接合焊盘，分别设置在第二重新分布布线焊盘上。第二接合焊盘的直径是第一接合焊盘的直径的至少三倍。
一种半导体封装包括封装基板。中介件设置在封装基板上。中介件包括：半导体基板；布线层，设置在半导体基板的上表面上并在其中具有多个布线；第一重新分布布线焊盘，设置在布线层上并电连接到布线；第一接合焊盘，分别设置在第一重新分布布线焊盘上；绝缘层图案，设置在布线层上并暴露第一接合焊盘的上表面的中间部分；以及第二接合焊盘，设置在半导体基板的下表面上。第一半导体器件和第二半导体器件设置在中介件上，彼此间隔开，并通过中介件彼此电连接。多个焊料凸块设置在封装基板的基板焊盘与中介件的第二接合焊盘之间。多个导电凸块设置在中介件的第一接合焊盘与第一和第二半导体器件的芯片焊盘之间。
附图说明
随着本公开及其许多伴随方面通过参照以下结合附图考虑时的详细描述被更好地理解，将容易地获得对本公开及其许多伴随方面的更完整的理解，其中：
图1是示出根据本公开的示例性实施方式的半导体封装的截面图；
图2是示出图1中的半导体封装的平面图；
图3是示出图1中的部分‘A’的放大截面图；
图4至图15是示出根据本公开的示例性实施方式的制造半导体封装的方法的截面图；
图16是示出根据本公开的示例性实施方式的半导体封装的与图1中的部分‘A’相对应的放大截面图；
图17至图19是示出根据本公开的示例性实施方式的制造半导体封装的方法的截面图；
图20是示出根据本公开的示例性实施方式的半导体封装的与图1中的部分‘A’相对应的放大截面图；
图21至图27是示出根据本公开的示例性实施方式的制造半导体封装的方法的放大截面图，其与图4中的部分‘B’相对应；以及
图28是示出根据本公开的示例性实施方式的半导体封装的截面图。
具体实施方式
在下文中，将参照附图详细说明本公开的示例性实施方式。
图1是示出根据本公开的示例性实施方式的半导体封装的截面图。图2是示出图1中的半导体封装的平面图。图3是示出图1中的部分‘A’的放大截面图。
参照图1至图3，半导体封装10可以包括封装基板100、中介件200、第一半导体器件300和第二半导体器件400。
在本公开的示例性实施方式中，半导体封装10可以是具有在其中多个管芯(芯片)被设置的结构的存储器件。例如，半导体封装10可以包括具有2.5D芯片结构的半导体存储器件。2.5D(两个半维度)结构在没有垂直堆叠的情况下在单个封装中组合多个集成的电路管芯，就像在3D芯片封装中那样。在这种情况下，第一半导体器件300可以包括逻辑半导体器件，第二半导体器件400可以包括存储器件。逻辑半导体器件可以包括中央处理单元(CPU)、图形处理单元(GPU)、专用集成电路(ASIC)或片上系统(SOC)。存储器件可以包括高带宽存储(HBM)器件。
替代地，半导体封装10可以包括具有3D芯片结构的半导体存储器件。在这种情况下，半导体封装10可以包括顺序地且垂直地堆叠在封装基板100上的第一半导体器件和第二半导体器件。形成在第一半导体器件的上表面上的焊盘结构可以与中介件200的焊盘结构相同或相似。
在本公开的示例性实施方式中，封装基板100可以具有上表面(面对中介件200)以及与上表面相反的下表面。例如，封装基板100可以是印刷电路板(PCB)。PCB可以是包括通路和设置在其中的各种电路的多层电路板。
中介件200可以设置在封装基板100的上表面上。中介件200的平面面积可以小于封装基板100的平面面积。在平面图中，中介件200可以设置在封装基板100的区域内。例如，封装基板100可以伸出中介件200，而中介件200不伸出封装基板100。
中介件200可以是硅中介件，其包括在其中设置的多个连接布线。第一半导体器件300和第二半导体器件400可以通过布线彼此连接，并且可以通过焊料凸块262电连接到封装基板100。硅中介件200可以在第一半导体器件300和第二半导体器件400之间提供高密度互连。
在本公开的示例性实施方式中，中介件200可以包括：半导体基板210；布线层220，包括设置在半导体基板210的上表面上的多个布线；多个焊盘结构，设置在布线层220上并具有多个第一接合焊盘240；以及多个第二接合焊盘280，设置在半导体基板210的(面对基板100的)下表面上。
例如，中介件200可以具有20mm×30mm或更大的面积。基板210可以包括硅、锗、硅锗和/或III-V化合物，例如GaP、GaAs、GaSb等。在一些实施方式中，基板210可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
布线层220可以包括多个绝缘层220a、220b、220c、220d、220e以及在绝缘层中的多个布线222、224。布线可以包括第一布线222和第二布线224。
第一布线222可以包括分别设置在布线层220的绝缘层220a、220b、220c、220d、220e中的第一金属布线222a、第一接触222b、第二金属布线222c、第二接触222d和第三金属布线222e。类似地，第二布线224可以包括分别设置在绝缘层中的金属布线和接触的至少之一。例如，第一布线和第二布线可以包括金属，诸如铜(Cu)。
基板210可以包括穿透其的多个贯通电极260。贯通电极260可以包括贯通硅通路。贯通电极260可以从半导体基板210的第一表面在厚度方向上延伸。贯通电极260的端部可以接触布线层220的第一金属布线222a。
在本公开的示例性实施方式中，焊盘结构可以包括：第一重新分布布线焊盘230，设置在布线层220上并电连接到布线；第一接合焊盘240，在每个第一重新分布布线焊盘230上；以及第一绝缘层图案250，设置在布线层220上并暴露第一接合焊盘240的至少一部分。
第一重新分布布线焊盘230可以设置在布线层220上。第一重新分布布线焊盘230可以通过通路232电连接到最上面的第三金属布线222e。例如，第一重新分布布线焊盘230和通路232可以包括诸如铝(Al)的金属。
第一绝缘层图案250可以设置在布线层220上，并且可以暴露第一重新分布布线焊盘230的一部分。第一绝缘层图案250可以具有暴露第一重新分布布线焊盘230的中间部分的第一开口251。第一绝缘层图案250可以从布线层220延伸到第一重新分布布线焊盘230的外围区域。
第一绝缘层图案250可以具有第一倾斜表面S，该第一倾斜表面S从第一重新分布布线焊盘230的外围在向外方向上向下延伸。第一倾斜表面S可以与第一重新分布布线焊盘230的上外部相邻地布置。第一倾斜表面S可以相对于布线层220的表面以角度θ延伸。例如，第一倾斜表面S的角度可以相对于布线层220的表面在40度至60度的范围内。
例如，第一绝缘层图案250可以包括氧化物、氮化物等。替代地，第一绝缘层图案250可以包括聚合物，诸如重新分布层(RDL)缓冲的涂层(RBC)。
第一接合焊盘240可以设置在第一重新分布布线焊盘230上。第一接合焊盘240可以布置在第一重新分布布线焊盘230的上表面上。第一接合焊盘240可以布置在第一绝缘层图案250的第一开口251内。第一接合焊盘240的高度可以小于第一绝缘层图案250的高度。例如，第一接合焊盘240可以具有从重新分布布线焊盘230的上表面起测得的2μm或更小的高度。第一接合焊盘240可以具有20μm至30μm的直径。
第一接合焊盘240可以包括籽晶层图案242和形成在籽晶层图案242上的镀层图案244，籽晶层图案242在第一绝缘层图案250的第一开口251内形成在第一重新分布布线焊盘230上。
籽晶层图案242可以包括合金层，该合金层包括钛/铜(Ti/Cu)、钛/钯(Ti/Pd)、钛/镍(Ti/Ni)、铬/铜(Cr/Cu)或其组合。
镀层图案244可以是形成在第一重新分布布线焊盘230上的表面处理层。镀层图案可以包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。镀层图案可以包括多个镀层。例如，镀层图案可以包括第一镀层图案和在第一镀层图案上的第二镀层图案。第一镀层图案可以包括镍(Ni)，第二镀层图案可以包括金(Au)。
在本公开的示例性实施方式中，第二重新分布布线焊盘270可以设置在半导体基板210的下表面(也被称为第二表面或者背面)214上，并且可以电连接到贯通电极260。第二绝缘层图案272可以形成在半导体基板210的第二表面214上，并且可以暴露第二重新分布布线焊盘270的一部分。例如，第二绝缘层图案272可以包括氧化物、氮化物等。替代地，第二绝缘层图案272可以包括聚合物，诸如RDL缓冲的涂层(RBC)。
第二接合焊盘280可以设置在第二重新分布布线焊盘270上。例如，第二接合焊盘280可以具有70μm至80μm的直径。第二接合焊盘280的直径可以是第一接合焊盘240的直径的至少三倍。
中介件200可以经由焊料凸块262被安装在封装基板100上。焊料凸块262可以形成在第二接合焊盘280上。例如，焊料凸块262可以包括C4凸块。中介件200的第二接合焊盘280可以通过焊料凸块262电连接到封装基板100的基板焊盘110。
在本公开的示例性实施方式中，第一半导体器件300可以布置在中介件200上。第一半导体器件300可以以倒装芯片接合方式被安装在中介件200上。在这种情况下，第一半导体器件300可以被安装为使得第一半导体器件300的在其上形成芯片焊盘310的有源表面面对中介件200。第一半导体器件300的芯片焊盘310可以通过导电凸块330电连接到中介件200的第一接合焊盘240。例如，导电凸块330可以包括微凸块(μ凸块)。
第二半导体器件400可以布置在中介件200上，并且可以与第一半导体器件300间隔开。第二半导体器件400可以以倒装芯片接合方式安装在中介件200上。在这种情况下，第二半导体器件400可以被安装为使得第二半导体器件400的在其上形成芯片焊盘410的有源表面面对中介件200。第二半导体器件400的芯片焊盘410可以通过导电凸块430电连接到中介件200的第一接合焊盘240。例如，导电凸块430可以包括微凸块(μ凸块)。
尽管在附图中仅示出了一个第一半导体器件300和一个第二半导体器件400，但是其数量和布置是示例性的，本发明不限于此。例如，第二半导体器件400可以包括缓冲管芯和顺序地且垂直地堆叠在缓冲管芯上的多个存储管芯(芯片)。缓冲管芯和存储管芯可以通过贯通硅通路(TSV)彼此电连接。
第一布线222可以电连接到贯通电极260。第一半导体器件300和第二半导体器件400可以通过第一布线222和贯通电极260电连接到封装基板100。第一半导体器件300第二半导体器件400可以通过第二布线224彼此电连接。
在本公开的示例性实施方式中，半导体封装10可以进一步包括：底部填充的第一粘合剂290，设置在中介件200和封装基板100之间；底部填充的第二粘合剂350，设置在第一半导体器件300和中介件200之间；以及底部填充的第三粘合剂450，设置在第二半导体器件400和中介件200之间。
例如，第一粘合剂290、第二粘合剂350和第三粘合剂450可以包括环氧树脂材料，并且可以增强封装基板100与中介件200之间的间隙以及第一和第二半导体器件300和400中的每个与中介件200之间的间隙。
外部连接焊盘可以形成在封装基板100的下表面上，用于与外部器件的电连接的外部连接构件130可以设置在外部连接焊盘上。外部连接构件130可以是例如焊料球。半导体封装10可以通过焊料球安装在模块基板上，从而构成存储模块。
模制构件可以形成在中介件200上，并且可以覆盖第一半导体器件300和第二半导体器件400。模制构件可以包括环氧模塑料(EMC)。
尽管在附图中仅示出了一些基板焊盘、第一接合焊盘和第二接合焊盘，但是本发明不限于所示的基板焊盘的数量和布置。
如上所述，半导体封装10可以包括形成在中介件200的布线层220上的焊盘结构。焊盘结构可以包括布置在第一绝缘层图案250的第一开口251内的第一接合焊盘240。第一接合焊盘240的高度可以小于第一绝缘层图案250的高度。第一绝缘层图案250可以具有第一倾斜表面S，该第一倾斜表面S从第一重新分布布线焊盘230的外围在向外方向上向下延伸。
因此，因为焊盘结构具有凹版(intaglio)结构，所以在如稍后描述的中介件的接合工艺期间可以防止污染残留在焊盘结构上。
在下文中，将说明制造图1中的半导体封装的方法。
图4至图15是示出根据本公开的示例性实施方式的制造半导体封装的方法的截面图。图5至图7是示出图4中的部分‘B’的放大截面图。图9和图10是示出图8中的部分‘C’的放大截面图。
参照图4至图8，首先，可以在晶片W的表面上形成用于与导电凸块邻接的焊盘结构。
在本公开的示例性实施方式中，晶片W可以包括基板210和布线层220。布线层220可以设置在基板210的第一表面212上。晶片W可以包括在该处安装(多个)半导体器件的安装区域DA以及至少部分地围绕安装区域DA的划片槽区域SA。如稍后所述，晶片W可以沿着划分安装区域DA的划片槽区域SA被锯切或以其它方式被切割，以形成单独的中介件。例如，安装区域DA可以具有20mm×30mm或更大的面积。
例如，基板210可以包括硅、锗、硅锗或III-V化合物，例如GaP、GaAs、GaSb等。在一些实施方式中，基板210可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
布线层220可以形成在基板210的第一表面212上。布线层220可以通过被称为BEOL(后道工序)工艺的后工艺形成。
布线层220可以包括多个绝缘层220a、220b、220c、220d、220e以及在绝缘层中的多个布线222、224。布线可以包括第一布线222和第二布线224。
第一布线222可以包括分别设置在绝缘层220a、220b、220c、220d、220e中的第一金属布线222a、第一接触222b、第二金属布线222c、第二接触222d和第三金属布线222e。类似地，第二布线224可以包括分别设置在绝缘层中的金属布线和接触的至少之一。例如，第一布线和第二布线可以包括金属，诸如铜(Cu)。
基板210可以包括形成为贯穿基板的多个贯通电极(贯通硅通路)260。贯通电极260可以分别电连接到第一布线222。贯通电极260可以在研磨基板210的背面之前形成，该背面可以是第二表面214。
在本公开的示例性实施方式中，焊盘结构可以形成在布线层220上。
首先，如图5所示，可以在布线层220上形成第一重新分布布线焊盘230。可以通过重新分布布线工艺形成第一重新分布布线焊盘230。第一重新分布布线焊盘230可以通过通路232电连接到最上面的第三金属布线222e。例如，第一重新分布布线焊盘230和通路232可以包括金属，诸如铝(Al)。
如图6所示，第一绝缘层图案250可以在布线层220上形成，并且可以暴露第一重新分布布线焊盘230的一部分。第一绝缘层图案250可以具有暴露第一重新分布布线焊盘230的中间部分的第一开口251。第一绝缘层图案250可以从布线层220延伸到第一重新分布布线焊盘230的外围区域。例如，第一开口251可以具有20μm至30μm的直径。
第一绝缘层图案250可以具有第一倾斜表面S，该第一倾斜表面S从第一重新分布布线焊盘230的外围在向外方向上向下延伸。第一倾斜表面S可以与第一重新分布布线焊盘230的上外部相邻地布置。第一倾斜表面S可以相对于布线层220的表面以角度θ延伸。例如，第一倾斜表面S的角度可以相对于布线层220的表面在40度至60度的范围内。
例如，第一绝缘层图案250可以包括氧化物、氮化物等。替代地，第一绝缘层图案250可以包括聚合物，诸如RDL缓冲的涂层(RBC)。另外，可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等来形成第一绝缘层图案250。替代地，第一绝缘层图案250可以包括通过旋涂工艺或喷涂工艺形成的聚合物层。
如图7所示，可以在第一重新分布布线焊盘230上形成第一接合焊盘240。第一接合焊盘240可以排它地布置在第一重新分布布线焊盘230的上表面上。第一接合焊盘240可以布置在第一绝缘层图案250的第一开口251内。第一接合焊盘240的高度可以小于第一绝缘层图案250的高度。例如，第一接合焊盘240可以具有2μm或更小的高度H。第一接合焊盘240可以具有20μm至30μm的直径。
例如，第一接合焊盘240可以包括籽晶层图案242和形成在籽晶层图案上的镀层图案244，籽晶层图案242在第一绝缘层图案250的第一开口251内形成在第一重新分布布线焊盘230上。
籽晶层图案242可以包括合金层，该合金层包括钛/铜(Ti/Cu)、钛/钯(Ti/Pd)、钛/镍(Ti/Ni)、铬/铜(Cr/Cu)或其组合。籽晶层图案242可以通过溅射工艺形成。
镀层图案244可以通过形成覆盖第一绝缘层图案250的光致抗蚀剂层、对光致抗蚀剂层执行曝光工艺以形成具有暴露籽晶层图案242的开口的光致抗蚀剂图案、以及对籽晶层图案242执行镀覆工艺来形成。
镀层图案可以是形成在第一重新分布布线焊盘230上的表面处理层。镀层图案可以包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。镀层图案可以包括多个镀层。例如，镀层图案可以包括第一镀层图案和在第一镀层图案上的第二镀层图案。第一镀层图案可以包括镍(Ni)，第二镀层图案可以包括金(Au)。
如上所述，形成在布线层220上的焊盘结构可以包括布置在第一绝缘层图案250的第一开口251内的第一接合焊盘240。第一接合焊盘240的高度可以小于第一绝缘层图案250的高度。第一绝缘层图案250可以具有第一倾斜表面S，该第一倾斜表面S从第一重新分布布线焊盘230的外围在向外方向上向下延伸。
因此，因为焊盘结构具有凹版结构，所以在如稍后所述的中介件的接合工艺期间可以防止污染残留在焊盘结构上。
参照图9至图13，可以在基板210的第二表面214上形成焊料凸块262，并且可以锯切或以其它方式切割晶片W以形成中介件200。
如图9至图11所示，可以在基板210的第二表面214上形成第二重新分布布线焊盘270、第二绝缘层图案272和第二接合焊盘280。
第二重新分布布线焊盘270可以电连接到贯通电极260。第二绝缘层图案272可以形成在基板210的第二表面214上，并且可以暴露第二重新分布布线焊盘270的一部分。例如，第二绝缘层图案272可以包括氧化物、氮化物等。替代地，第二绝缘层图案272可以包括聚合物，诸如RDL缓冲的涂层(RBC)。
第二接合焊盘280可以形成在第二重新分布布线焊盘270上。第二接合焊盘280可以通过在基板210的第二表面214上的第二绝缘层图案272上形成籽晶层和光致抗蚀剂层、对光致抗蚀剂层执行曝光工艺以形成具有暴露籽晶层的开口的光致抗蚀剂图案、以及对籽晶层执行镀覆工艺来形成。
例如，第二接合焊盘280可以具有70μm至80μm的直径。第二接合焊盘280的直径可以是第一接合焊盘240的直径的至少三倍。
如图12和图13所示，在第二接合焊盘280上形成焊料凸块262之后，可以沿着划片槽区域SA锯切或以其它方式切割晶片W以形成单独的中介件200。例如，焊料凸块262可以包括C4凸块。
例如，在将焊料凸块262粘附在第二接合焊盘280上之后，可以使用粘合膜F将晶片W粘附在环形框架C上，然后可以通过锯切工艺切割晶片W。这里，可以将粘合膜F粘附在晶片W的布线层220上的焊盘结构上。当从粘合膜F移除单独的中介件200时，因为焊盘结构具有凹版结构，所以可以防止由于粘合膜而导致的污染残留在焊盘结构上。
参照图14，可以将中介件200布置在封装基板100上。
在本公开的示例性实施方式中，中介件200可以经由焊料凸块262安装在封装基板上。中介件200可以通过热压缩工艺粘附在封装基板100上。
在热压缩工艺中，按压单元可以按压中介件的在其上形成焊盘结构的表面。因为焊盘结构具有凹版结构，所以可以防止由于焊盘结构上的按压单元而导致的污染。
然后，可以在中介件200和封装基板100之间底部填充第一粘合剂290。中介件200的平面面积可以小于封装基板100的平面面积。
参照图15，第一半导体器件300和第二半导体器件400可以被布置在中介件200上并且可以彼此间隔开。
在本公开的示例性实施方式中，第一半导体器件300和第二半导体器件400可以以倒装芯片接合方式被安装在中介件200上。第一半导体器件300的芯片焊盘310可以通过导电凸块330电连接到中介件200的第一接合焊盘240。第二半导体器件400的芯片焊盘410可以通过导电凸块430电连接到中介件200的第一接合焊盘240。例如，导电凸块330、430可以包括微凸块(μ凸块)。
例如，第一半导体器件300可以包括逻辑半导体器件，第二半导体器件400可以包括存储器件。逻辑半导体器件可以包括CPU、GPU、ASIC或SOC。存储器件可以包括高带宽存储(HBM)器件。在这种情况下，第二半导体器件400可以包括缓冲管芯和顺序地堆叠在缓冲管芯上的多个存储管芯(芯片)。缓冲管芯和存储管芯可以通过贯通硅通路彼此电连接。
然后，可以在第一半导体器件300和中介件200之间底部填充第二粘合剂350，并且可以在第二半导体器件400和中介件200之间底部填充第三粘合剂450。
例如，第一粘合剂290、第二粘合剂350和第三粘合剂450可以包括环氧树脂材料，并且可以增强封装基板100与中介件200之间的间隙以及第一和第二半导体器件300和400中的每个与中介件200之间的间隙。
模制构件可以在中介件200上形成并且可以覆盖第一半导体器件300和第二半导体器件400。模制构件可以包括环氧模塑料(EMC)。
如上所述，焊盘结构可以形成在布线层220上并且可以具有凹版结构。因此，在中介件的接合工艺期间，可以防止污染残留在焊盘结构上。
图16是示出根据本公开的示例性实施方式的半导体封装的与图1中的部分‘A’相对应的放大截面图。除了焊盘结构的构造以外，该半导体封装可以与参照图1至图3描述的半导体封装基本相同或相似。因此，相同的附图标记将用于指代相同或相似的元件。在已经省略了一个或更多个元件的详细描述的程度上，可以假定这些元件至少类似于说明书中其它地方已经描述的对应元件。
参照图16，半导体封装的中介件可以包括设置在布线层220上的焊盘结构。该焊盘结构可以包括：第一重新分布布线焊盘230，设置在布线层220上；第一绝缘层图案250，设置在第一重新分布布线焊盘230上并具有暴露第一重新分布布线焊盘230的中间部分的第一开口251；第一接合焊盘240，设置在第一重新分布布线焊盘230上在第一绝缘层图案250的第一开口251内；以及缓冲层252，设置在第一绝缘层图案250上并具有暴露第一接合焊盘240的一部分的第二开口253。
在本公开的示例性实施方式中，缓冲层252可以形成在布线层220上，并且可以覆盖第一绝缘层图案250和第一接合焊盘240。例如，缓冲层252可以包括聚合物，诸如RDL缓冲的涂层(RBC)。缓冲层252可以是通过旋涂工艺或喷涂工艺形成的聚合物层。
缓冲层252可以具有第二倾斜表面S'，该第二倾斜表面S'从第一接合焊盘240的外围(例如，第一接合焊盘240的顶部的外围)在向外方向上向下延伸。第二倾斜表面S'可以相对于布线层220的表面以角度θ'延伸。例如，第二倾斜表面S'可以具有与第一倾斜表面S的角度相同或相似的角度。第二倾斜表面S'可以相对于布线层220的表面在40度至60度的范围内。
缓冲层252可以设置在第一接合焊盘240的外围区域上。第一接合焊盘240的高度可以小于缓冲层252的高度。因此，第一接合焊盘240可以在第一绝缘层图案250的第一开口251和缓冲层252的第二开口253内部设置成凹入形状。因此，设置在中介件的布线层220上的焊盘结构可以具有凹版结构。
在下文中，将说明制造图16中的半导体封装的方法。
图17至图19是示出根据本公开的示例性实施方式的制造半导体封装的方法的截面图。
参照图17，可以执行与参照图4至图8描述的工艺相同或相似的工艺，以在布线层220上形成第一重新分布布线焊盘230、第一接合焊盘240和第一绝缘层图案250，然后可以在第一绝缘层图案250上形成缓冲层252。
在本公开的示例性实施方式中，缓冲层252可以形成在布线层220上并且可以覆盖第一绝缘层图案250和第一接合焊盘240。例如，缓冲层252可以包括聚合物，诸如RDL缓冲的涂层(RBC)。缓冲层252可以是通过旋涂工艺或喷涂工艺形成的聚合物层。
缓冲层252可以具有第二倾斜表面S'，该第二倾斜表面S'从第一接合焊盘240的外围(例如，第一接合焊盘240的顶部的外围)在向外方向上向下延伸。第二倾斜表面S'可以相对于布线层220的表面以角度θ'延伸。例如，第二倾斜表面S'可以具有与第一倾斜表面S的角度相同或相似的角度。第二倾斜表面S'可以相对于布线层220的表面在40度至60度的范围内。
参照图18和图19，光致抗蚀剂图案20可以在缓冲层252上形成并且可以具有暴露第一接合焊盘240的至少一部分的开口，然后缓冲层252的暴露部分可以使用光致抗蚀剂图案20作为掩模被去除，并且可以暴露第一接合焊盘240的上表面的一部分。
例如，在覆盖缓冲层252的第一绝缘层图案220上形成光致抗蚀剂层之后，可以对光致抗蚀剂层执行曝光工艺以形成具有暴露缓冲层252的一区域的开口的光致抗蚀剂图案20。然后，可以使用光致抗蚀剂图案20作为蚀刻掩模来去除缓冲层252的暴露部分，以形成暴露第一接合焊盘240的一部分的第二开口253。然后，可以去除光致抗蚀剂图案20。
然后，可以执行与参照图9至图11描述的工艺相同或相似的工艺，以形成在布线层220上具有焊盘结构的中介件200。该焊盘结构可以包括：第一重新分布布线焊盘230，在布线层220上；第一绝缘层图案250，在第一重新分布布线焊盘230上并具有暴露第一重新分布布线焊盘230的中间部分的第一开口251；第一接合焊盘240，在第一绝缘层图案250的第一开口251内在第一重新分布布线焊盘230上；以及缓冲层252，在第一绝缘层图案250上并具有暴露第一接合焊盘240的一部分的第二开口253。
因此，因为焊盘结构具有凹版结构，所以在中介件的接合工艺期间可以防止污染残留在焊盘结构上。
图20是示出根据本公开的示例性实施方式的半导体封装的与图1中的部分‘A’相对应的放大截面图。除了焊盘结构的构造以外，该半导体封装可以与参照图1至图3描述的半导体封装基本相同或相似。因此，相同的附图标记将用于指代相同或相似的元件。在已经省略了一个或更多个元件的详细描述的程度上，可以假定这些元件至少类似于说明书中其它地方已经描述的对应元件。
参照图20，半导体封装的中介件可以包括设置在布线层220上的焊盘结构。该焊盘结构可以包括：第一重新分布布线焊盘230，在布线层220上；第一绝缘层图案250，在第一重新分布布线焊盘230上并具有暴露第一重新分布布线焊盘230的中间部分的第一开口251；第一接合焊盘240，在第一重新分布布线焊盘230上；以及第三绝缘层图案254，在第一绝缘层图案250上并具有暴露第一接合焊盘240的一部分的第三开口255。
在本公开的示例性实施方式中，第一绝缘层图案250可以用作覆盖布线层220的第一钝化层。第三绝缘层图案254可以用作覆盖第一绝缘层图案250的第二钝化层。
第一接合焊盘240可以设置在第一重新分布布线焊盘230和覆盖第一重新分布布线焊盘230的外围区域的第一绝缘层图案250上。第一接合焊盘240可以接触由第一绝缘层图案250暴露的第一重新分布布线焊盘230的上表面。第一接合焊盘240可以包括在第一重新分布布线焊盘230上的籽晶层图案242和在籽晶层图案242上的镀层图案244。
第三绝缘层图案254可以形成在布线层220上，并且可以覆盖第一绝缘层图案250和第一接合焊盘240。例如，第三绝缘层图案254可以包括聚合物，诸如RDL缓冲的涂层(RBC)。
第三绝缘层图案254可以具有第三倾斜表面S”，该第三倾斜表面S”从第一接合焊盘240的外围在向外方向上向下延伸。第三倾斜表面S”可以相对于布线层220的表面以角度θ”延伸。例如，第三倾斜表面S”可以相对于布线层220的表面在40度至60度的范围内。
第三绝缘层图案254可以设置在第一接合焊盘240的外围区域上。第一接合焊盘240的高度可以小于第三绝缘层图案254的高度。因此，第一接合焊盘240可以在第三绝缘层图案254的第三开口255内设置成凹入形状。因此，设置在中介件的布线层220上的焊盘结构可以具有凹版结构。
在下文中，将说明制造图20中的半导体封装的方法。
图21至图27是示出根据本公开的示例性实施方式的制造半导体封装的方法的放大截面图，其与图4中的部分‘B’相对应。
参照图21，首先，可以执行与参照图4和图5描述的工艺相同或相似的工艺，以在布线层220上形成第一重新分布布线焊盘230，然后，可以形成暴露第一重新分布布线焊盘230的一部分的第一绝缘层图案250。第一绝缘层图案250可以用作覆盖布线层220的第一钝化层。
在本公开的示例性实施方式中，第一绝缘层图案250可以形成在布线层220上并且可以具有暴露第一重新分布布线焊盘230的中间部分的第一开口251。
例如，第一绝缘层可以在布线层220上形成并且可以覆盖第一重新分布布线焊盘230。例如，第一绝缘层可以包括氧化物、氮化物等。另外，第一绝缘层可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等形成。
然后，可以在第一绝缘层上形成光致抗蚀剂图案以形成暴露第一重新分布布线焊盘230的至少一部分的开口，然后，可以通过使用光致抗蚀剂图案作为掩模来去除第一绝缘层的暴露部分以形成暴露第一重新分布布线焊盘230的上表面的一部分的第一开口251。
参照图22至图25，可以在第一重新分布布线焊盘230上形成第一接合焊盘240。
如图22所示，可以在第一重新分布布线焊盘230上形成籽晶层241。籽晶层241可以包括合金层，该合金层包括钛/铜(Ti/Cu)、钛/钯(Ti/Pd)、钛/镍(Ti/Ni)、铬/铜(Cr/Cu)或其组合。籽晶层241可以通过溅射工艺形成。
如图23所示，光致抗蚀剂图案30可以在布线层220上形成，并且可以具有暴露第一重新分布布线焊盘230上的籽晶层241的一区域的开口。
光致抗蚀剂层可以在布线层220上形成，并且可以覆盖第一重新分布布线焊盘230，然后，可以对光致抗蚀剂层执行曝光工艺以形成具有开口的光致抗蚀剂图案30，该开口暴露第一重新分布布线焊盘230上的籽晶层241的所述区域。
如图24所示，可以在籽晶层241的由光致抗蚀剂图案30暴露的区域上形成镀层图案244。镀层图案244可以位于第一重新分布布线焊盘230的上表面上在光致抗蚀剂图案30的开口内。
在本公开的示例性实施方式中，镀层图案244可以包括第一镀层图案244a和在第一镀层图案244a上的第二镀层图案244b。例如，可以执行第一镀覆工艺以在籽晶层241的暴露区域上形成第一镀层图案244a，并且可以执行第二镀覆工艺以在第一镀层图案244a上形成第二镀层图案244b。
例如，第一镀层图案244a可以包括镍(Ni)，第二镀层图案244b可以包括金(Au)。
如图25所示，可以去除籽晶层241的一部分和光致抗蚀剂图案30以形成籽晶层图案242。因此，可以在第一重新分布布线焊盘230上形成包括籽晶层图案242和镀层图案244的第一接合焊盘240。
参照图26和图27，可以在第一绝缘层图案250上形成第三绝缘层图案254。第三绝缘层图案254可以用作覆盖第一钝化层的第二钝化层。
例如，绝缘层可以在第一绝缘层图案250上形成并且可以覆盖第一接合焊盘240，并且可以去除绝缘层的一部分以形成具有第三开口255的第三绝缘层图案254，该第三开口255暴露第一接合焊盘240的上表面的一部分。
例如，第三绝缘层图案254可以包括聚合物，诸如RDL缓冲的涂层(RBC)。第三绝缘层图案254可以是通过旋涂工艺或喷涂工艺形成的聚合物层。
因此，绝缘层图案可以形成在布线层220上并且可以暴露第一接合焊盘240的一部分。这里，绝缘层图案可以包括：第一绝缘层图案250，形成在布线层220上作为暴露第一重新分布布线焊盘230的一部分的第一钝化层；以及第三绝缘层图案254，形成在第一绝缘层图案250上作为暴露第一接合焊盘240的一部分的第二钝化层。
第三绝缘层图案254可以具有第三倾斜表面S”，该第三倾斜表面S”从第一接合焊盘240的外围在向外方向上向下延伸。第三倾斜表面S”可以相对于布线层220的表面以角度θ”延伸。例如，第三倾斜表面S”的角度可以相对于布线层220的表面在40度至60度的范围内。
因此，可以在布线层220上形成具有凹版结构的焊盘结构。
图28是示出根据本公开的示例性实施方式的半导体封装的截面图。除了附加的热沉以外，该半导体封装可以与参照图1至图3描述的半导体封装基本相同或相似。因此，相同的附图标记将用于指代相同或相似的元件。在已经省略了一个或更多个元件的详细描述的程度上，可以假定这些元件至少类似于说明书中其它地方已经描述的对应元件。
参照图28，半导体封装11可以包括封装基板100、中介件200、第一半导体器件300、第二半导体器件400和热沉500。
在本公开的示例性实施方式中，热沉500可以设置在封装基板100上，并且可以覆盖第一半导体器件300和第二半导体器件400。热沉500可以具有与封装基板100的平面面积对应的平面面积。
热沉500可以包括覆盖第一半导体器件300和第二半导体器件400的第一导热板以及至少部分地围绕第一半导体器件300和第二半导体器件400的第二导热板。这里，模制构件可以设置在第一和第二半导体器件300、400与第二导热板之间。例如，第一导热板和第二导热板可以包括铝或铝合金。
第一热界面材料(TIM)370可以设置在第一半导体器件300和第一导热板之间，第二热界面材料(TIM)470可以设置在第二半导体器件400和第一导热板之间。因此，热沉500可以通过第一热界面材料370热连接到第一半导体器件300，并且热沉500可以通过第二热界面材料470热连接到第二半导体器件400。
半导体封装可以包括诸如逻辑器件或存储器件的半导体器件。半导体封装可以包括逻辑器件(诸如中央处理单元(CPU)、主处理单元(MPU)或应用处理器(AP)等)以及易失性存储器件(诸如动态随机存取存储(DRAM)器件、HBM器件)或非易失性存储器件(诸如闪存器件、参数随机存取存储(PRAM)器件、磁阻随机存取存储(MRAM)器件、ReRAM器件等)。
前述内容是对本公开的示例性实施方式的说明，将不被解释为限制本公开。尽管已经描述了本公开的一些示例性实施方式，但是本领域技术人员将容易理解，在实质上不背离本发明的新颖教导和方面的情况下，可以对本公开的示例性实施方式进行许多修改。因此，所有这样的修改旨在被包括在如权利要求限定的本公开的示例性实施方式的范围内。
本申请要求享有2020年6月10日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2020-0070375号的优先权，该韩国专利申请的内容通过引用全文合并于此。

Claims (20)

1.一种半导体封装，包括：
封装基板；
设置在所述封装基板上的中介件，所述中介件包括半导体基板、布线层、重新分布布线焊盘、接合焊盘和绝缘层图案，所述布线层设置在所述半导体基板的上表面上并具有设置在其中的多个布线，所述重新分布布线焊盘设置在所述布线层上并电连接到所述多个布线，所述接合焊盘分别设置在所述重新分布布线焊盘上，所述绝缘层图案设置在所述布线层上并暴露所述接合焊盘的至少一部分；以及
第一半导体器件和第二半导体器件，其每个设置在所述中介件上，
其中所述第一半导体器件和所述第二半导体器件彼此间隔开，并通过所述多个布线中的至少一个彼此电连接。
2.根据权利要求1所述的半导体封装，其中所述第一半导体器件和所述第二半导体器件每个经由设置在所述接合焊盘上的导电凸块而安装在所述中介件上。
3.根据权利要求1所述的半导体封装，其中所述绝缘层图案包括暴露所述重新分布布线焊盘的一部分的开口，并且所述接合焊盘布置在所述开口内。
4.根据权利要求3所述的半导体封装，其中每个所述接合焊盘具有从所述重新分布布线焊盘的上表面起测得的2μm或更小的高度。
5.根据权利要求3所述的半导体封装，其中所述绝缘层图案包括从所述重新分布布线焊盘的外围在向外方向上延伸的第一倾斜表面。
6.根据权利要求3所述的半导体封装，其中所述中介件进一步包括缓冲层，所述缓冲层设置在所述绝缘层图案上并暴露所述接合焊盘的一部分。
7.根据权利要求1所述的半导体封装，其中所述绝缘层图案包括：
设置在所述布线层上的第一钝化层，所述第一钝化层暴露所述重新分布布线焊盘的一部分；以及
第二钝化层，设置在所述第一钝化层上并暴露所述接合焊盘的一部分。
8.根据权利要求7所述的半导体封装，其中所述第二钝化层具有第三倾斜表面，所述第三倾斜表面从所述接合焊盘的外围在向外方向上延伸。
9.根据权利要求7所述的半导体封装，其中所述第二钝化层包括聚合物材料。
10.根据权利要求1所述的半导体封装，其中所述半导体基板进一步包括多个贯通电极，所述多个贯通电极中的每个贯穿所述半导体基板并将所述第一半导体器件和所述第二半导体器件电连接到所述封装基板。
11.一种半导体封装，包括：
封装基板；
设置在所述封装基板上的中介件；以及
第一半导体器件和第二半导体器件，其每个设置在所述中介件上，其中所述第一半导体器件和所述第二半导体器件彼此间隔开并通过所述中介件彼此电连接，
其中所述中介件包括：
半导体基板，具有贯穿其的多个贯通电极；
布线层，设置在所述半导体基板的上表面上并具有电连接到所述多个贯通电极的多个布线；
第一重新分布布线焊盘，设置在所述布线层上并电连接到所述多个布线；
第一接合焊盘，分别设置在所述第一重新分布布线焊盘上；
绝缘层图案，设置在所述布线层上并暴露所述第一接合焊盘的至少一部分；
第二重新分布布线焊盘，设置在所述半导体基板的下表面上并电连接到所述贯通电极；以及
第二接合焊盘，分别设置在所述第二重新分布布线焊盘上，
其中每个所述第二接合焊盘的直径是每个所述第一接合焊盘的直径的至少三倍。
12.根据权利要求11所述的半导体封装，其中所述绝缘层图案具有暴露所述第一重新分布布线焊盘的一部分的开口，并且所述第一接合焊盘布置在所述开口内。
13.根据权利要求12所述的半导体封装，其中每个所述第一接合焊盘具有从所述第一重新分布布线焊盘的上表面起测得的2μm或更小的高度。
14.根据权利要求12所述的半导体封装，其中所述绝缘层图案具有从所述第一重新分布布线焊盘的外围在向外方向上延伸的第一倾斜表面。
15.根据权利要求12所述的半导体封装，其中所述中介件进一步包括缓冲层，所述缓冲层设置在所述绝缘层图案上并暴露所述第一接合焊盘的一部分。
16.根据权利要求15所述的半导体封装，其中所述缓冲层具有第二倾斜表面，所述第二倾斜表面从所述第一接合焊盘的外围在向外方向上延伸。
17.根据权利要求11所述的半导体封装，其中所述绝缘层图案包括：
第一钝化层，设置在所述布线层上并暴露所述第一重新分布布线焊盘的一部分；以及
第二钝化层，设置在所述第一钝化层上并暴露所述第一接合焊盘的一部分。
18.根据权利要求17所述的半导体封装，其中所述第二钝化层具有第三倾斜表面，所述第三倾斜表面从所述第一接合焊盘的外围在向外方向上延伸。
19.根据权利要求17所述的半导体封装，其中所述第二钝化层包括聚合物材料。
20.根据权利要求11所述的半导体封装，其中所述第一半导体器件和所述第二半导体器件每个经由设置在所述第一接合焊盘上的导电凸块而安装在所述中介件上。
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