KR20210153394A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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강진현
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용상민
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 반도체 기판, 상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층, 상기 배선층 상에 구비되며 상기 배선들과 전기적으로 연결된 재배선 패드들, 상기 재배선 패드들 상에 형성된 접합 패드들 및 상기 배선층 상에 구비되며 상기 접합 패드의 적어도 일부를 노출시키는 절연막 패턴을 포함하는 인터포저, 상기 인터포저 상에 서로 이격 배치되며 상기 배선들 중 적어도 하나에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 인터포저를 이용하여 패키지 기판 상에 서로 다른 복수 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근, 전자 장치는 고 대역폭 메모리(High Bandwidth Memory, HBM)나 적층 칩 패키지를 포함하여 고용량 및 고속 동작 등과 같은 하이 퍼포먼스를 제공할 수 있다. 이러한 전자 장치에 사용되는 패키지에 실리콘 인터포저와 같은 별도의 기판을 사용하여 고밀도의 인터커넥션이 제공될 수 있다. 그러나, 상기 인터포저의 접합 공정 시 칩 패드에 대응하는 상기 인터포저의 접합 패드 표면 상에 오염물이 남게 되는 문제점이 있다.
본 발명의 일 과제는 오염 방지를 위한 패드 구조물을 갖는 인터포저를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 반도체 기판, 상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층, 상기 배선층 상에 구비되며 상기 배선들과 전기적으로 연결된 재배선 패드들, 상기 재배선 패드들 상에 형성된 접합 패드들 및 상기 배선층 상에 구비되며 상기 접합 패드의 적어도 일부를 노출시키는 절연막 패턴을 포함하는 인터포저, 상기 인터포저 상에 서로 이격 배치되며 상기 배선들 중 적어도 하나에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함한다. 상기 인터포저는, 내부에 관통 형성된 복수 개의 관통 전극들을 갖는 반도체 기판, 상기 반도체 기판의 상부면에 상기 관통 전극들과 전기적으로 연결된 복수 개의 배선들을 갖는 배선층, 상기 배선층 상에 구비되며 상기 배선들과 전기적으로 연결된 제1 재배선 패드들, 상기 제1 재배선 패드들 상에 형성된 제1 접합 패드들, 상기 배선층 상에 구비되며 상기 접합 패드의 적어도 일부를 노출시키는 절연막 패턴, 상기 반도체 기판의 하부면에 상기 관통 전극들과 전기적으로 연결된 제2 재배선 패드들, 및 상기 제2 재배선 패드들 상에 형성된 제2 접합 패드들을 포함한다. 상기 제1 접합 패드의 직경은 상기 제2 접합 패드의 직경의 적어도 3배이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 반도체 기판, 상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층, 상기 배선층 상에 상기 배선들과 전기적으로 연결되는 제1 재배선 패드들, 상기 제1 재배선 패드들 상에 형성된 제1 접합 패드들, 상기 제1 접합 패드들의 중앙 상부면을 노출시키는 절연막 패턴, 상기 반도체 기판의 하부면에 제2 접합 패드들을 포함하는 인터포저, 상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들, 상기 패키지 기판의 기판 패드들과 상기 인터포저의 상기 제2 접합 패드들 사이에 개재되는 복수 개의 솔더 범프들, 및 상기 인터포저의 상기 제1 접합 패드들 및 상기 제1 및 제2 반도체 장치들의 칩 패드들 사이에 개재되는 복수 개의 도전성 범프들을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 인터포저의 배선층 상에 형성된 패드 구조물을 포함할 수 있다. 상기 패드 구조물은 상기 배선층 상의 절연막 패턴의 개구 내에 배치된 접합 패드를 포함할 수 있다. 상기 접합 패드의 높이는 상기 절연막 패턴의 높이보다 작을 수 있다. 상기 절연막 패턴은 상기 재배선 패드 둘레로부터 외측 방향으로 하방으로 연장하는 경사면을 가질 수 있다.
이에 따라, 상기 패드 구조물은 음각 형태의 구조를 가짐으로써, 상기 인터포저의 접합 공정 시 상기 패드 구조물 상에 오염물이 남게 되는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 A 부분을 나타내는 확대 단면도이다.
도 4 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21 내지 도 27은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(110), 인터포저(200), 제1 반도체 장치(300) 및 제2 반도체 장치(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)은 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
이와 다르게, 반도체 패키지(10)는 3D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 반도체 패키지(10)는 패키지 기판(100) 상에 순차적으로 적층되는 제1 반도체 장치 및 제2 반도체 장치를 포함할 수 있다. 상기 제1 반도체 장치의 상부면에 형성되는 패드 구조물은 인터포저(200)의 패드 구조물과 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(200)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(200)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
인터포저(200)는 내부에 형성된 복수 개의 연결 배선들을 갖는 실리콘 인터포저일 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 인터포저(200) 내부의 상기 연결 배선들을 통해 서로 연결되거나 솔더 범프들(262)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 제1 및 제2 반도체 칩들(300, 400) 사이의 고밀도 인터커넥션을 제공할 수 있다.
예시적인 실시예들에 있어서, 인터포저(200)는 반도체 기판(210) 및 반도체 기판(210)의 상부면에 복수 개의 배선들을 갖는 배선층(220), 배선층(200) 상에 구비되며 복수 개의 제1 접합 패드들(240)을 갖는 복수 개의 패드 구조물들, 반도체 기판(210)의 하부면에 구비되며 복수 개의 제2 접합 패드들(280)을 포함할 수 있다.
예를 들면, 인터포저(200)는 20mm×30mm 또는 그 이상의 면적을 가질 수 있다. 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
배선층(220)은 복수 개의 절연막들(220a, 220b, 220c, 220d, 220e) 및 상기 절연막들 내에 복수 개의 배선들(222, 224)을 포함할 수 있다. 상기 배선들은 제1 배선들(222) 및 제2 배선들(224)을 포함할 수 있다.
제1 배선(222)은 절연막들(220a, 220b, 220c, 220d, 220e) 내에 각각 형성된 제1 금속 배선(222a), 제1 콘택(222b), 제2 금속 배선(222c), 제2 콘택(222d) 및 제3 금속 배선(222e)을 포함할 수 있다. 이와 유사하게, 제2 배선(224)은 상기 절연막들 내에 각각 형성된 상기 금속 배선들 및 상기 콘택들 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 상기 제1 및 제2 배선들은 구리(Cu)와 같은 금속을 포함할 수 있다.
반도체 기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(260)을 포함할 수 있다. 관통 전극(260)은 관통 실리콘 비아(TSV)를 포함할 수 있다. 관통 전극(260)은 반도체 기판(210)의 제1 면으로부터 반도체 기판(210)을 수직 관통하도록 구비될 수 있다. 관통 전극(260)의 일단부는 배선층(220)의 제1 금속 패턴(222a)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 패드 구조물은 배선층(220) 상에 구비되며 상기 배선들과 전기적으로 연결된 제1 재배선 패드들(230), 제1 재배선 패드(230) 상에 형성된 접합 패드(240) 및 배선층(220) 상에 구비되며 접합 패드(240)의 적어도 일부를 노출시키는 제1 절연막 패턴(250)을 포함할 수 있다.
제1 재배선 패드(230)는 배선층(220) 상에 구비될 수 있다. 제1 재배선 패드(230)는 비아(232)를 통해 최상부의 제3 금속 배선(222e)과 전기적으로 연결될 수 있다. 예를 들면, 제1 재배선 패드(230) 및 비아(232)는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
제1 절연막 패턴(250)은 배선층(220) 상에 제1 재배선 패드(230)의 일부를 노출시키도록 구비될 수 있다. 제1 절연막 패턴(250)은 제1 재배선 패드(230)의 중앙부를 노출시키는 제1 개구를 가질 수 있다. 제1 절연막 패턴(250)은 배선층(220)으로부터 제1 재배선 패드(230)의 둘레 부분까지 연장할 수 있다.
제1 절연막 패턴(250)은 제1 재배선 패드(230) 둘레로부터 외측 방향으로 하방으로 연장하는 제1 경사면(S)을 가질 수 있다. 제1 경사면(S)은 제1 재배선 패드(230)의 상단 외측부와 인접하도록 배치될 수 있다. 제1 경사면(S)은 배선층(220) 표면에 대하여 일정 각도(θ)로 연장할 수 있다. 예를 들면, 제1 경사면(S)은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
예를 들면, 제1 절연막 패턴(250)은 산화물, 질화물 등을 포함할 수 있다. 이와 다르게, 제1 절연막 패턴(250)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다.
제1 접합 패드(240)는 제1 재배선 패드(230) 상에 구비될 수 있다. 제1 접합 패드(240)는 제1 재배선 패드(230)의 상부면 상에 배치될 수 있다. 제1 접합 패드(240)는 제1 절연막 패턴(250)의 상기 제1 개구 내에 배치될 수 있다. 제1 접합 패드(240)의 높이는 제1 절연막 패턴(250)의 높이보다 작을 수 있다. 예를 들면, 제1 접합 패드(240)는 2㎛ 이하의 두께(H)를 가질 수 있다. 제1 접합 패드(240)는 20㎛ 내지 30㎛의 직경을 가질 수 있다.
제1 접합 패드(240)는 제1 절연막 패턴(250)의 상기 제1 개구 내의 제1 재배선 패드(230) 상에 형성된 시드층 패턴(242) 및 시드층 패턴(242) 상에 형성된 도금층 패턴(244)을 포함할 수 있다.
시드층 패턴(242)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다.
도금층 패턴(244)은 제1 재배선 패드(230) 상에 형성된 표면처리층일 수 있다. 상기 도금층 패턴은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 도금층 패턴은 복수 개의 도금층들을 포함할 수 있다. 예를 들면, 상기 도금층 패턴은 제1 도금층 패턴 및 상기 제1 도금층 패턴 상의 제2 도금층 패턴을 포함할 수 있다. 상기 제1 도금층 패턴은 니켈(Ni)을 포함하고 상기 제2 도금층 패턴은 금(Au)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 재배선 패드(270)는 반도체 기판(210)의 하부면 상에 관통 전극(260)과 전기적으로 연결되도록 구비될 수 있다. 제2 절연막 패턴(272)은 기판(210)의 제2 면(214) 상에 제2 재배선 패드(270)의 일부를 노출하도록 형성될 수 있다. 예를 들면, 제2 절연막 패턴(272)은 산화물, 질화물 등을 포함할 수 있다. 이와 다르게, 제2 절연막 패턴(272)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다.
제2 접합 패드(280)는 제2 재배선 패드(270) 상에 형성될 수 있다. 예를 들면, 제2 접합 패드(280)는 70㎛ 내지 80㎛의 직경을 가질 수 있다. 제2 접합 패드(280)의 직경은 제1 접합 패드(240)의 직경의 적어도 3배일 수 있다.
인터포저(200)는 솔더 범프들(262)을 통해 패키지 기판(100) 상에 실장될 수 있다. 솔더 범프(262)는 제2 접합 패드(280) 상에 형성될 수 있다. 예를 들면, 솔더 범프(262)는 C4 범프를 포함할 수 있다. 인터포저(200)의 제2 접합 패드(280)는 솔더 범프(262)에 의해 패키지 기판(100)의 기판 패드(110)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 인터포저(200) 상에 배치될 수 있다. 제1 반도체 장치(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)는 칩 패드들(310)이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 상기 칩 패드들은 도전성 범프들(330)에 의해 인터포저(200)의 제1 접합 패드들(240)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(330)은 마이크로 범프(uBump)를 포함할 수 있다.
제2 반도체 장치(400)는 인터포저(200) 상에서 제1 반도체 장치(300)로부터 이격되도록 배치될 수 있다. 제2 반도체 장치(400)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(400)는 칩 패드들(410)이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제2 반도체 장치(400)의 칩 패드들(410)은 도전성 범프들(430)에 의해 인터포저(200)의 상기 접합 패드들과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(430)은 마이크로 범프(uBump)를 포함할 수 있다.
하나의 제1 반도체 장치(300) 및 하나의 제2 반도체 장치(400)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 제2 반도체 장치(400)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 실리콘 관통 비아들(TSVs)에 의해 서로 전기적으로 연결될 수 있다.
제1 배선들(222)은 관통 전극들(260)과 전기적으로 연결될 수 있다. 제1 및 제2 반도체 장치들(300, 400)은 제1 배선들(222) 및 관통 전극들(212)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 제2 배선들(224)에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 인터포저(200)와 패키지 기판(100) 사이에 언더필되는 제1 접착제(290), 제1 반도체 장치(300) 및 인터포저(200) 사이에 언더필되는 제2 접착제(350), 및 제2 반도체 장치(400) 및 인터포저(200) 사이에 언더필되는 제3 접착제(450)를 더 포함할 수 있다.
예를 들면, 상기 제1 내지 제3 접착제들은 에폭시 물질을 포함하여 인터포저(200)와 패키지 기판(100) 사이 그리고 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이의 틈을 보강할 수 있다.
패키지 기판(100)의 하부면 상에는 외부 접속 패드들이 형성되고, 상기 외부 접속 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(130)이 배치될 수 있다. 예를 들면, 외부 연결 부재(130)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
도면에 도시되지는 않았지만, 반도체 패키지(10)는 인터포저(200) 상에 제1 반도체 장치(300) 및 제2 반도체 장치(400)을 커버하는 밀봉 부재를 형성할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상기 도면들에는 몇 개의 기판 패드들, 제1 접합 패드들, 제2 접합 패드들만이 도시되어 있으나, 상기 기판 패드들, 제1 접합 패드들 및 제2 접합 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
상술한 바와 같이, 반도체 패키지(10)는 인터포저(200)의 배선층(220) 상에 형성된 상기 패드 구조물을 포함할 수 있다. 상기 패드 구조물은 제1 절연막 패턴(250)의 상기 제1 개구 내에 배치된 제1 접합 패드(240)를 포함할 수 있다. 제1 접합 패드(240)의 높이는 제1 절연막 패턴(250)의 높이보다 작을 수 있다. 제1 절연막 패턴(250)은 제1 재배선 패드(230) 둘레로부터 외측 방향으로 하방으로 연장하는 제1 경사면(S)을 가질 수 있다.
이에 따라, 상기 패드 구조물은 음각 형태의 구조를 가짐으로써, 후술하는 인터포저의 접합 공정 시 상기 패드 구조물 상에 오염물이 남게 되는 것을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 5 내지 도 7은 도 4의 B 부분을 나타내는 확대 단면도들이다. 도 9 및 도 10은 도 8의 C 부분을 나타내는 확대 단면도들이다.
도 4 내지 도 8을 참조하면, 먼저, 웨이퍼(W)의 일면 상에 도전성 범프들과의 접합을 위한 패드 구조물들을 형성할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼(W)는 기판(210) 및 배선층(220)을 포함할 수 있다. 배선층(220)은 기판(210)의 제1 면(212) 상에 구비될 수 있다. 웨이퍼(W)는 반도체 장치(들)이 실장되는 실장 영역(DA) 및 실장 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 웨이퍼(W)는 실장 영역(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 인터포저로 개별화될 수 있다. 예를 들면, 실장 영역(DA)은 20mm×30mm 또는 그 이상의 면적을 가질 수 있다.
예를 들면, 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
배선층(220)은 기판(210)의 제1 면(212) 상에 형성될 수 있다. 배선층(220)은 BEOL(Back End of Line)이라 불리는 후공정에 의해 형성될 수 있다.
배선층(220)은 복수 개의 절연막들(220a, 220b, 220c, 220d, 220e) 및 상기 절연막들 내에 복수 개의 배선들(222, 224)을 포함할 수 있다. 상기 배선들은 제1 배선들(222) 및 제2 배선들(224)을 포함할 수 있다.
제1 배선(222)은 절연막들(220a, 220b, 220c, 220d, 220e) 내에 각각 형성된 제1 금속 배선(222a), 제1 콘택(222b), 제2 금속 배선(222c), 제2 콘택(222d) 및 제3 금속 배선(222e)을 포함할 수 있다. 이와 유사하게, 제2 배선(224)은 상기 절연막들 내에 각각 형성된 상기 금속 배선들 및 상기 콘택들 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 상기 제1 및 제2 배선들은 구리(Cu)와 같은 금속을 포함할 수 있다.
기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(관통 실리콘 비아들)(260)을 포함할 수 있다. 관통 전극들(260)은 제1 배선들(222)과 전기적으로 각각 연결될 수 있다. 상기 관통 전극은 기판(210)의 후면, 즉, 제2 면(214)을 연마하기 이전에 형성될 수 있다.
예시적인 실시예들에 있어서, 배선층(220) 상에 상기 패드 구조물을 형성할 수 있다.
먼저, 도 5에 도시된 바와 같이, 배선층(220) 상에 제1 재배선 패드(230)를 형성할 수 있다. 제1 재배선 패드(230)는 재배선 공정에 의해 형성될 수 있다. 제1 재배선 패드(230)는 비아(232)를 통해 최상부의 제3 금속 배선(222e)과 전기적으로 연결될 수 있다. 예를 들면, 제1 재배선 패드(230) 및 비아(232)는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
도 6에 도시된 바와 같이, 배선층(220) 상에 제1 재배선 패드(230)의 일부를 노출시키는 제1 절연막 패턴(250)을 형성할 수 있다. 제1 절연막 패턴(250)은 제1 재배선 패드(230)의 중앙부를 노출시키는 제1 개구(251)를 가질 수 있다. 제1 절연막 패턴(250)은 배선층(220)으로부터 제1 재배선 패드(230)의 둘레 부분까지 연장할 수 있다. 예를 들면, 제1 개구(251)는 20㎛ 내지 30㎛의 직경을 가질 수 있다.
제1 절연막 패턴(250)은 제1 재배선 패드(230) 둘레로부터 외측 방향으로 하방으로 연장하는 제1 경사면(S)을 가질 수 있다. 제1 경사면(S)은 제1 재배선 패드(230)의 상단 외측부와 인접하도록 배치될 수 있다. 제1 경사면(S)은 배선층(220) 표면에 대하여 일정 각도(θ)로 연장할 수 있다. 예를 들면, 제1 경사면(S)은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
예를 들면, 제1 절연막 패턴(250)은 산화물, 질화물 등을 포함할 수 있다. 이와 다르게, 제1 절연막 패턴(250)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다. 또한, 제1 절연막 패턴(20)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 제1 절연막 패턴(50)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
도 7에 도시된 바와 같이, 제1 재배선 패드(230) 상에 제1 접합 패드(240)를 형성할 수 있다. 제1 접합 패드(240)는 제1 재배선 패드(230)의 상부면 상에만 배치될 수 있다. 제1 접합 패드(240)는 제1 절연막 패턴(250)의 제1 개구(251) 내에 배치될 수 있다. 제1 접합 패드(240)의 높이는 제1 절연막 패턴(250)의 높이보다 작을 수 있다. 예를 들면, 제1 접합 패드(240)는 2㎛ 이하의 두께(H)를 가질 수 있다. 제1 접합 패드(240)는 20㎛ 내지 30㎛의 직경을 가질 수 있다.
구체적으로, 제1 접합 패드(240)는 제1 절연막 패턴(250)의 제1 개구(251) 내의 제1 재배선 패드(230) 상에 형성된 시드층 패턴(242) 및 시드층 패턴(242) 상에 형성된 도금층 패턴(244)을 포함할 수 있다.
시드층 패턴(242)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층 패턴(242)은 스퍼터링 공정에 의해 형성될 수 있다.
도금층 패턴(244)은 배선층(220) 상의 제1 절연막 패턴(250)을 덮는 포토레지스트막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 시드층 패턴(242)을 노출시키는 개구를 갖는 포토레지스트 패턴을 형성한 후, 시드층 패턴(242) 상에 도금 공정을 수행함으로써 형성될 수 있다.
상기 도금층 패턴은 제1 재배선 패드(230) 상에 형성된 표면처리층일 수 있다. 상기 도금층 패턴은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 도금층 패턴은 복수 개의 도금층들을 포함할 수 있다. 예를 들면, 상기 도금층 패턴은 제1 도금층 패턴 및 상기 제1 도금층 패턴 상의 제2 도금층 패턴을 포함할 수 있다. 상기 제1 도금층 패턴은 니켈(Ni)을 포함하고 상기 제2 도금층 패턴은 금(Au)을 포함할 수 있다.
상술한 바와 같이, 배선층(220) 상에 형성된 상기 패드 구조물은 제1 절연막 패턴(250)의 제1 개구(251) 내에 배치된 제1 접합 패드(240)를 포함할 수 있다. 제1 접합 패드(240)의 높이는 제1 절연막 패턴(250)의 높이보다 작을 수 있다. 제1 절연막 패턴(250)은 제1 재배선 패드(230) 둘레로부터 외측 방향으로 하방으로 연장하는 제1 경사면(S)을 가질 수 있다.
이에 따라, 상기 패드 구조물은 음각 형태의 구조를 가짐으로써, 후술하는 인터포저의 접합 공정 시 상기 패드 구조물 상에 오염물이 남게 되는 것을 방지할 수 있다.
도 9 내지 도 13을 참조하면, 기판(210)의 제2 면(214) 상에 솔더 범프들(262)을 형성하고 웨이퍼(W)를 절단하여 인터포저(200)를 형성할 수 있다.
도 9 내지 도 11에 도시된 바와 같이, 기판(210)의 제2 면(214) 상에 제2 재배선 패드(270), 제2 절연막 패턴(272) 및 제2 접합 패드(280)를 형성할 수 있다.
제2 재배선 패드(270)은 관통 전극(260)과 전기적으로 연결될 수 있다. 제2 절연막 패턴(272)은 기판(210)의 제2 면(214) 상에 제2 재배선 패드(270)의 일부를 노출하도록 형성될 수 있다. 예를 들면, 제2 절연막 패턴(272)은 산화물, 질화물 등을 포함할 수 있다. 이와 다르게, 제2 절연막 패턴(272)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다.
제2 접합 패드(280)는 제2 재배선 패드(270) 상에 형성될 수 있다. 제2 접합 패드(280)는 기판(200)의 제2 면(214) 상의 제2 절연막 패턴(272) 상에 시드층 및 포토레지스트막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 시드층 일부를 노출시키는 개구를 갖는 포토레지스트 패턴을 형성한 후, 상기 시드층 상에 도금 공정을 수행함으로써 형성될 수 있다.
예를 들면, 제2 접합 패드(280)는 70㎛ 내지 80㎛의 직경을 가질 수 있다. 제2 접합 패드(280)의 직경은 제1 접합 패드(240)의 직경의 적어도 3배일 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제2 접합 패드들(280) 상에 솔더 범프들(262)을 각각 형성한 후, 스크라이브 영역(SA)을 따라 웨이퍼(W)를 절단하여 개별적인 인터포저(200)를 형성할 수 있다. 예를 들면, 솔더 범프(262)는 C4 범프를 포함할 수 있다.
솔더 범프들(262)을 제2 접합 패드들(280) 상에 부착시킨 후, 접착 필름(F)을 이용하여 링 프레임(C) 상에 웨이퍼(W)를 부착시킨 후, 소잉 공정에 의해 웨이퍼(W)를 절단시킬 수 있다. 이 때, 접착 필름(F)은 웨이퍼(W)의 배선층(220) 상의 상기 패드 구조물들 상에 부착될 수 있다. 개별적인 인터포저(200)를 접착 필름(F)으로부터 떼어낼 때, 상기 패드 구조물은 음각 형태의 구조를 가지므로, 상기 패드 구조물 상에 상기 접착 필름에 의한 오염물이 남는 것을 방지할 수 있다.
도 14를 참조하면, 인터포저(200)를 패키지 기판(100) 상에 배치시킬 수 있다.
예시적인 실시예들에 있어서, 인터포저(200)는 솔더 범프들(262)을 통해 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)는 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다.
상기 열 압착 본딩 공정에 있어서, 가압부가 인터포저(200)의 상기 패드 구조물들이 형성된 면을 가압할 수 있다. 상기 패드 구조물은 음각 형태의 구조를 가지므로, 상기 패드 구조물 상에 상기 가압부에 의해 오염되는 것을 방지할 수 있다.
이어서, 인터포저(200)과 패키지 기판(100) 사이에는 제1 접착제(290)가 언더필(underfill)될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다.
도 15를 참조하면, 인터포저(200) 상에 제1 반도체 장치(300) 및 제2 반도체 장치(400)를 서로 이격되도록 배치시킬 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 장치들(300, 400)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들(310)은 도전성 범프들(330)에 의해 인터포저(200)의 제1 접합 패드들(240)과 전기적으로 연결될 수 있다. 제2 반도체 장치(400)의 칩 패드들(410)은 도전성 범프들(430)에 의해 인터포저(200)의 제1 접합 패드들(240)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(330, 430)은 마이크로 범프(uBump)를 포함할 수 있다.
예를 들면, 제1 반도체 장치(300)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 이 경우에 있어서, 제2 반도체 장치(400)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 관통 실리콘 비아들에 의해 서로 전기적으로 연결될 수 있다.
이어서, 제1 반도체 장치(300)와 인터포저(200) 사이에는 제2 접착제(350)를 언더필(underfill)되고, 제2 반도체 장치(400)와 인터포저(200) 사이에 제3 접착제(450)를 언더필(underfill)될 수 있다.
예를 들면, 상기 제1, 제2 및 제3 접착제들(250, 350, 450)은 에폭시 물질을 포함하여 인터포저(200)와 패키지 기판(100) 사이 그리고 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이의 틈을 보강할 수 있다.
도면에 도시되지는 않았지만, 인터포저(200) 상에 제1 반도체 장치(300) 및 제2 반도체 장치(400)을 커버하는 밀봉 부재를 형성할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이어서, 패키지 기판(100)의 하부면 상의 외부 접속 패드들 상에 솔더 볼들과 같은 외부 접속 부재들을 형성하여 도 1의 반도체 패키지(100)를 완성할 수 있다.
상술한 바와 같이, 배선층(220) 상에 형성된 상기 패드 구조물은 음각 형태의 구조를 갖도록 형성될 수 있다. 이에 따라, 후술하는 인터포저의 접합 공정 시 상기 패드 구조물이 오염되는 것을 방지할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 패드 구조물의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 16을 참조하면, 반도체 패키지의 인터포저는 배선층(220) 상에 구비된 패드 구조물을 포함할 수 있다. 상기 패드 구조물은 배선층(220) 상의 제1 재배선 패드(230), 제1 재배선 패드(230) 상에 제1 재배선 패드(230)의 중심부를 노출시키는 제1 개구(251)를 갖는 제1 절연막 패턴(250), 제1 재배선 패드(230) 상의 제1 절연막 패턴(250)의 제1 개구(251) 내에 형성된 제1 접합 패드(240), 및 제1 절연막 패턴(250) 상에 제1 접합 패드(240)의 일부를 노출시키는 제2 개구(253)를 갖는 버퍼막(252)을 포함할 수 있다.
예시적인 실시예들에 있어서, 버퍼막(252)은 배선층(220) 상에 제1 절연막 패턴(250) 및 제1 접합 패드(240)를 커버하도록 형성될 수 있다. 예를 들면, 버퍼막(252)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다. 버퍼막(252)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
버퍼막(252)은 제1 접합 패드(240) 둘레, 즉, 제1 절연막 패턴(250)의 정상부 둘레로부터 외측 방향으로 하방으로 연장하는 제2 경사면(S')을 가질 수 있다. 제2 경사면(S')은 배선층(220) 표면에 대하여 일정 각도(θ')로 연장할 수 있다. 예를 들면, 제2 경사면(S')은 제1 경사면(S)과 실질적으로 동일하거나 유사한 각도를 가질 수 있다. 제2 경사면(S')은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
제1 접합 패드(240)의 외측 영역에는 버퍼막(252)이 구비될 수 있다. 제1 접합 패드(240)의 높이는 버퍼막(252)의 높이보다 작을 수 있다. 따라서, 제1 접합 패드(240)는 버퍼막(252)과 제1 절연막 패턴(250)의 제1 및 제2 개구들(251, 253) 내부에 오목한 형상으로 구비될 수 있다. 이에 따라, 상기 인터포저의 배선층(220) 상에 구비된 상기 패드 구조물은 음각 형태의 구조를 가질 수 있다.
이하에서는, 도 16의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 17을 참조하면, 먼저, 도 4 내지 도 8을 참조로 설명한 공정들을 수행하여 웨이퍼(W)의 배선층(220) 상에 제1 재배선 패드(230), 제1 접합 패드(240) 및 제1 절연막 패턴(250)을 형성한 후, 제1 절연막 패턴(250) 상에 버퍼막(252)을 형성할 수 있다.
예시적인 실시예들에 있어서, 버퍼막(252)은 배선층(220) 상에 제1 절연막 패턴(250) 및 제1 접합 패드(240)를 커버하도록 형성될 수 있다. 예를 들면, 버퍼막(252)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다. 버퍼막(252)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
버퍼막(252)은 제1 접합 패드(240) 둘레, 즉, 제1 절연막 패턴(250)의 정상부 둘레로부터 외측 방향으로 하방으로 연장하는 제2 경사면(S')을 가질 수 있다. 제2 경사면(S')은 배선층(220) 표면에 대하여 일정 각도(θ')로 연장할 수 있다. 예를 들면, 제2 경사면(S')은 제1 경사면(S)과 실질적으로 동일하거나 유사한 각도를 가질 수 있다. 제2 경사면(S')은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
도 18 및 도 19를 참조하면, 버퍼막(252) 상에 제1 접합 패드(240)의 적어도 일부를 노출시키는 개구를 갖는 포토레지스트 패턴(20)를 형성한 후, 포토레지스트 패턴(20)을 마스크로 이용하여 버퍼막(252)의 노출된 일부를 제거하여 제1 접합 패드(240)의 상부면 일부를 노출시킬 수 있다.
구체적으로, 배선층(220) 상에 제1 절연막 패턴(250) 및 제1 접합 패드(240)를 덮는 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 제1 접합 패드(240)의 일부 영역을 노출시키는 상기 개구를 갖는 포토레지스트 패턴(20)을 형성할 수 있다. 이어서, 포토레지스트 패턴(20)을 식각 마스크로 이용하여 버퍼막(252)의 상기 노출된 일부를 제거하여 제1 접합 패드(240)의 일부를 노출시키는 제2 개구(253)를 형성할 수 있다. 이후, 포토레지스트 패턴(24)을 제거할 수 있다.
이후, 도 9 내지 도 11을 참조로 설명한 공정들을 수행하여 배선층(220) 상에 패드 구조물을 갖는 인터포저(200)를 형성할 수 있다. 상기 패드 구조물은 배선층(220) 상의 제1 재배선 패드(230), 제1 재배선 패드(230) 상에 제1 재배선 패드(230)의 중심부를 노출시키는 제1 개구(251)를 갖는 제1 절연막 패턴(250), 제1 재배선 패드(230) 상의 제1 절연막 패턴(250)의 제1 개구(251) 내에 형성된 제1 접합 패드(240), 및 제1 절연막 패턴(250) 상에 제1 접합 패드(240)의 일부를 노출시키는 제2 개구(253)를 갖는 버퍼막(252)을 포함할 수 있다.
이에 따라, 상기 패드 구조물은 음각 형태의 구조를 가짐으로써, 상기 인터포저의 접합 공정 시 상기 패드 구조물 상에 오염물이 남게 되는 것을 방지할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 패드 구조물의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 패키지의 인터포저는 배선층(220) 상에 구비된 패드 구조물을 포함할 수 있다. 상기 패드 구조물은 배선층(220) 상의 제1 재배선 패드(230), 제1 재배선 패드(230) 상에 제1 재배선 패드(230)의 중심부를 노출시키는 제1 개구(251)를 갖는 제1 절연막 패턴(250), 제1 재배선 패드(230) 상의 제1 접합 패드(240), 및 제1 절연막 패턴(250) 상에 제1 접합 패드(240)의 일부를 노출시키는 제3 개구(255)를 갖는 제3 절연막 패턴(254)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(250)은 배선층(220)을 커버하는 제1 패시베이션 막으로서의 역할을 수행할 수 있다. 제2 절연막 패턴(254)은 제1 절연막 패턴(250)을 커버하는 제2 패시베이션 막으로서의 역할을 수행할 수 있다.
제1 접합 패드(240)는 제1 재배선 패드(230) 및 제1 재배선 패드(230)의 외측 영역을 커버하는 제1 절연막 패턴(250) 상에 구비될 수 있다. 제1 접합 패드(240)는 제1 절연막 패턴(250)에 의해 노출된 제1 재배선 패드(230)의 상부면과 접촉할 수 있다. 제1 접합 패드(240)는 제1 재배선 패드(230) 상에 시드층 패턴(242) 및 도금층 패턴(244)를 포함할 수 있다.
제3 절연막 패턴(254)은 배선층(220) 상에 제1 절연막 패턴(250) 및 제1 접합 패드(240)를 커버하도록 형성될 수 있다. 예를 들면, 제3 절연막 패턴(254)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다.
제3 절연막 패턴(254)은 제1 접합 패드(240) 둘레로부터 외측 방향으로 하방으로 연장하는 제3 경사면(S")을 가질 수 있다. 제3 경사면(S")은 배선층(220) 표면에 대하여 일정 각도(θ")로 연장할 수 있다. 예를 들면, 제3 경사면(S")은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
제1 접합 패드(240)의 외측 영역에는 제3 절연막 패턴(254)이 구비될 수 있다. 제1 접합 패드(240)의 높이는 제3 절연막 패턴(254)의 높이보다 작을 수 있다. 따라서, 제1 접합 패드(240)는 제3 절연막 패턴(254)의 제3 개구(254) 내부에 오목한 형상으로 구비될 수 있다. 이에 따라, 상기 인터포저의 배선층(220) 상에 구비된 상기 패드 구조물은 음각 형태의 구조를 가질 수 있다.
이하에서는, 도 20의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 내지 도 27은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 21을 참조하면, 먼저, 도 4 및 도 5를 참조로 설명한 공정들을 수행하여 배선층(220) 상에 제1 재배선 패드(230)를 형성한 후, 배선층(220) 상에 제1 재배선 패드(230)의 일부를 노출시키는 제1 절연막 패턴(250)을 형성할 수 있다. 제1 절연막 패턴(250)은 배선층(220)을 커버하는 제1 패시베이션 막으로서의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(250)은 배선층(220) 상에 제1 재배선 패드(230)의 중앙부를 노출시키는 제1 개구(251)를 형성할 수 있다.
구체적으로, 배선층(220) 상에 제1 재배선 패드(230)를 커버하는 제1 절연막을 형성할 수 있다. 예를 들면, 상기 제1 절연막은 산화물, 질화물 등을 포함할 수 있다. 또한, 상기 제1 절연막 패턴(20)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다.
이이서, 상기 제1 절연막 상에 제1 재배선 패드(230)의 적어도 일부를 노출시키는 개구를 갖는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제1 절연막의 노출된 일부를 제거하여 제1 재배선 패드(242)의 상부면 일부를 노출시키는 제1 개구(251)을 형성할 수 있다.
도 22 내지 도 25를 참조하면, 제1 재배선 패드(230) 상에 제1 접합 패드(240)를 형성할 수 있다.
도 22에 도시된 바와 같이, 제1 재배선 패드(230) 상에 시드층(241)을 형성할 수 있다. 시드층(241)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(241)은 스퍼터링 공정에 의해 형성될 수 있다.
도 23에 도시된 바와 같이, 배선층(220) 상에 제1 재배선 패드(230) 상의 시드층(241) 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
배선층(220) 상에 제1 재배선 패드(230)를 덮는 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 제1 재배선 패드(230) 상의 시드층(241) 영역을 노출시키는 상기 개구를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
도 24에 도시된 바와 같이, 포토레지스트 패턴(30)에 의해 노출된 시드층(241) 영역 상에 도금층 패턴(244)를 형성할 수 있다. 도금층 패턴(244)은 제1 재배선 패드(230)의 상부면 내에 위치할 수 있다.
예시적인 실시예들에 있어서, 도금층 패턴(244)은 제1 도금층 패턴(244a) 및 제1 도금층 패턴(244a) 상의 제2 도금층 패턴(244b)을 포함할 수 있다. 구체적으로, 제1 도금 공정을 수행하여 노출된 시드층(241) 영역 상에 제1 도금층 패턴(244a)을 형성하고, 제2 도금 공정을 수행하여 제1 도금층 패턴(244a) 상에 제2 도금층 패턴(244b)를 형성할 수 있다.
예를 들면, 제1 도금층 패턴(244a)은 니켈(Ni)을 포함하고 제2 도금층 패턴(244b)은 금(Au)을 포함할 수 있다.
도 25에 도시된 바와 같이, 포토레지스트 패턴(30) 및 시드층(241) 일부를 제거하여 시드층 패턴(242)을 형성할 수 있다. 이에 따라, 제1 재배선 패드(230) 상에 시드층 패턴(242) 및 도금층 패턴(244)를 포함하는 제1 접합 패드(240)를 형성할 수 있다.
도 26 및 도 27을 참조하면, 제1 절연막 패턴(250) 상에 제3 절연막 패턴(254)을 형성할 수 있다. 제3 절연막 패턴(254)은 상기 제1 패시베이션 막을 커버하는 제2 패시베이션 막으로서의 역할을 수행할 수 있다.
구체적으로, 제1 절연막 패턴(220) 상에 제1 접합 패드(240)를 커버하는 절연막을 형성하고 상기 절연막의 일부를 제거하여 제1 접합 패드(240)의 상부면 일부를 노출시키는 제3 개구(255)를 형성할 수 있다.
예를 들면, 제3 절연막 패턴(254)은 재배선 버퍼 코팅막(RBC, RDL buffered coating layer)과 같은 폴리머를 포함할 수 있다. 제3 절연막 패턴(254)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
이에 따라, 배선층(220) 상에 제1 접합 패드(240)의 일부를 노출시키는 절연막 패턴을 형성할 수 있다. 이 때, 상기 절연막 패턴은 배선층(220) 상에 형성되며 제1 재배선 패드(230)의 일부를 노출시키는 상기 제1 패시베이션 막으로서의 제1 절연막 패턴(250) 및 제1 절연막 패턴(250) 상에 형성되며 제1 접합 패드(240)의 일부를 노출시키는 상기 제2 패시베이션 막으로서의 제3 절연막 패턴(254)을 포함할 수 있다.
제3 절연막 패턴(254)은 제1 접합 패드(240) 둘레로부터 외측 방향으로 하방으로 연장하는 제3 경사면(S")을 가질 수 있다. 제3 경사면(S")은 배선층(220) 표면에 대하여 일정 각도(θ")로 연장할 수 있다. 예를 들면, 제3 경사면(S")은 배선층(220) 표면에 대하여 40도 내지 60도의 각도 범위 내에 있을 수 있다.
이에 따라, 배선층(220) 상에 음각 형태의 구조를 갖는 패드 구조물을 형성할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 추가적인 히트 싱크의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 28을 참조하면, 반도체 패키지(11)는 패키지 기판(110), 인터포저(200), 제1 반도체 장치(300), 제2 반도체 장치(400) 및 히트 싱크(500)를 포함할 수 있다.
예시적인 실시예들에 있어서, 히트 싱크(500)는 패키지 기판(100) 상에 제1 반도체 장치(300) 및 제2 반도체 장치(400)를 커버하도록 구비될 수 있다. 히트 싱크(500)는 패키지 기판(100)과 대응하는 평면적을 가질 수 있다.
히트 싱크(500)는 제1 및 제2 반도체 장치들(300, 400)을 커버하는 제1 열 전도성 플레이트 및 제1 및 제2 반도체 장치들(300, 400)의 측면을 커버하는 제2 열 전도성 플레이트를 포함할 수 있다. 이 때, 상기 제2 열 전도성 플레이트 및 제1 및 제2 반도체 장치들(300, 400) 사이에는 밀봉 부재가 개재될 수 있다. 예를 들면, 상기 제1 및 제2 열 전도성 플레이트들은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
상기 제1 열 전도성 플레이트 및 제1 반도체 장치(300) 사이에는 제1 열 계면 물질(TIM)(370)이 개재되고, 상기 제1 열 전도성 플레이트 및 제2 반도체 장치(400) 제2 열 계면 물질(TIM)(470)이 개재될 수 있다. 따라서, 히트 싱크(500)는 제1 열 계면 물질(370)을 통해 제1 반도체 장치(300)와 열적으로 연결되고, 히트 싱크(500)는 제2 열 계면 물질(470)를 통해 제2 반도체 장치(400)와 열적으로 연결될 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지
100: 패키지 기판 110: 기판 패드
130: 외부 접속 패드 200: 인터포저
210: 반도체 기판 220: 배선층
222, 224: 배선 230: 제1 재배선 패드
240: 제1 접합 패드 242: 시드층 패턴
244: 도금층 패턴 244a: 제1 도금층 패턴
244b: 제2 도금층 패턴 250: 제1 절연막 패턴
252: 버퍼막 254: 제3 절연막 패턴
260: 관통 전극 262: 솔더 범프
270: 제2 재배선 패드 272: 제2 절연막 패턴
280: 제2 접합 패드 290: 제1 접착제
300: 제1 반도체 장치 310, 410: 칩 패드
330, 430: 도전성 범프 350: 제2 접착제
370, 470: 열 계면 부재 400: 제2 반도체 장치
450: 제3 접착제 500: 방열 부재

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 반도체 기판, 상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층, 상기 배선층 상에 구비되며 상기 배선들과 전기적으로 연결된 재배선 패드들, 상기 재배선 패드들 상에 형성된 접합 패드 및 상기 배선층 상에 구비되며 상기 접합 패드의 적어도 일부를 노출시키는 절연막 패턴을 포함하는 인터포저; 및
    상기 인터포저 상에 서로 이격 배치되며, 상기 배선들 중 적어도 하나에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 및 제2 반도체 장치들은 상기 접합 패드들 상에 배치되는 도전성 범프들을 매개로 하여 상기 인터포저 상에 실장되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 절연막 패턴은 상기 재배선 패드의 일부를 노출시키는 개구를 갖고, 상기 접합 패드는 상기 개구 내에 배치되는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 접합 패드는 상기 재배선 패드의 상부면으로부터 2㎛ 이하의 높이를 갖는 반도체 패키지.
  5. 제 3 항에 있어서, 상기 절연막 패턴은 상기 재배선 패드 둘레로부터 외측 방향으로 연장하는 제1 경사면을 갖는 반도체 패키지.
  6. 제 3 항에 있어서, 상기 인터포저는 상기 절연막 패턴 상에 형성되며 상기 접합 패드의 일부를 노출시키는 버퍼막을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 절연막 패턴은
    상기 배선층 상에 형성되며 상기 재배선 패드의 일부를 노출시키는 제1 패시베이션 막; 및
    상기 제1 패시베이션 막 상에 형성되며 상기 접합 패드의 일부를 노출시키는 제2 패시베이션 막을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제2 패시베이션 막은 상기 접합 패드 둘레로부터 외측 방향으로 연장하는 제3 경사면을 갖는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 제2 패시베이션 막은 폴리머 물질을 포함하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 반도체 기판은 내부에 관통 형성되며 상기 제1 및 제2 반도체 장치들과 상기 패키지 기판을 전기적으로 연결시키는 복수 개의 관통 전극들을 더 포함하는 반도체 패키지.
  11. 패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저; 및
    상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함하고,
    상기 인터포저는,
    내부에 관통 형성된 복수 개의 관통 전극들을 갖는 반도체 기판;
    상기 반도체 기판의 상부면에 상기 관통 전극들과 전기적으로 연결된 복수 개의 배선들을 갖는 배선층;
    상기 배선층 상에 구비되며 상기 배선들과 전기적으로 연결된 제1 재배선 패드들;
    상기 제1 재배선 패드들 상에 형성된 제1 접합 패드들;
    상기 배선층 상에 구비되며 상기 접합 패드의 적어도 일부를 노출시키는 절연막 패턴;
    상기 반도체 기판의 하부면에 상기 관통 전극들과 전기적으로 연결된 제2 재배선 패드들; 및
    상기 제2 재배선 패드들 상에 형성된 제2 접합 패드들을 포함하고,
    상기 제1 접합 패드의 직경은 상기 제2 접합 패드 직경의 적어도 3배인 반도체 패키지.
  12. 제 11 항에 있어서, 상기 절연막 패턴은 상기 제1 재배선 패드의 일부를 노출시키는 개구를 갖고, 상기 제1 접합 패드는 상기 개구 내에 배치되는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제1 접합 패드는 상기 제1 재배선 패드의 상부면으로부터 2㎛ 이하의 높이를 갖는 반도체 패키지.
  14. 제 12 항에 있어서, 상기 절연막 패턴은 상기 제1 재배선 패드 둘레로부터 외측 방향으로 연장하는 제1 경사면을 갖는 반도체 패키지.
  15. 제 12 항에 있어서, 상기 인터포저는 상기 절연막 패턴 상에 형성되며 상기 제1 접합 패드의 일부를 노출시키는 버퍼막을 더 포함하는 반도체 패키지.
  16. 제 15 항에 있어서, 상기 버퍼막은 상기 제1 접합 패드 둘레로부터 외측 방향으로 연장하는 제2 경사면을 갖는 반도체 패키지.
  17. 제 11 항에 있어서, 상기 절연막 패턴은
    상기 배선층 상에 형성되며 상기 제1 재배선 패드의 일부를 노출시키는 제1 패시베이션 막; 및
    상기 제1 패시베이션 막 상에 형성되며 상기 제1 접합 패드의 일부를 노출시키는 제2 패시베이션 막을 포함하는 반도체 패키지.
  18. 제 17 항에 있어서, 상기 제2 패시베이션 막은 상기 제1 접합 패드 둘레로부터 외측 방향으로 연장하는 제3 경사면을 갖는 반도체 패키지.
  19. 제 17 항에 있어서, 상기 제2 패시베이션 막은 폴리머 물질을 포함하는 반도체 패키지.
  20. 제 11 항에 있어서, 상기 제1 및 제2 반도체 장치들은 상기 제1 접합 패드들 상에 배치되는 도전성 범프들을 매개로 하여 상기 인터포저 상에 실장되는 반도체 패키지.
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