KR20220021798A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220021798A
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

반도체 패키지는, 제1 패드 및 상기 제1 패드 상에 구비된 제1 금속 범프 구조물을 포함하는 제1 반도체 장치, 및 상기 제1 반도체 장치 상에 적층되며 제3 패드 및 상기 제3 패드 상에 구비된 제2 금속 범프 구조물을 포함하는 제2 반도체 장치를 포함한다. 상기 제1 및 제2 금속 범프 구조물들은 서로 접합되어 상기 제1 및 제2 반도체 장치들을 서로 전기적으로 연결시키는 전도성 커넥터를 형성한다. 상기 제1 및 제2 금속 범프 구조물들 각각은, 상기 제1 및 제3 패드들 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들을 포함한다. 상기 제1 및 제3 금속 패턴들은 제1 열 팽창 계수를 갖는 제1 금속을 포함하고, 상기 제2 금속 패턴들은 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 갖는 제2 금속을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 구리-구리 본딩(Cu-Cu Bonding)에 의해 접합되는 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
칩 패드들 사이의 피치가 감소함에 따라 솔더가 UBM 패턴의 측면을 따라 흐르는 측면 웨팅(side wetting)이 발생하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 구리-구리 본딩(Cu-Cu Bonding) 기술이 개발되고 있다. 하지만, 구리-구리 본딩의 경우 접합 부분의 충분한 확산이 일어나야 하므로 상대적으로 높은 온도와 압력이 요구되고, 접합성이 저하되는 문제점이 있다.
본 발명의 일 과제는 구리-구리 본딩의 접합 부분에서 우수한 접합성을 제공할 수 있는 범프 구조물을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 패드 및 상기 제1 패드 상에 구비된 제1 금속 범프 구조물을 포함하는 제1 반도체 장치, 및 상기 제1 반도체 장치 상에 적층되며 제3 패드 및 상기 제3 패드 상에 구비된 제2 금속 범프 구조물을 포함하는 제2 반도체 장치를 포함한다. 상기 제1 및 제2 금속 범프 구조물들은 서로 접합되어 상기 제1 및 제2 반도체 장치들을 서로 전기적으로 연결시키는 전도성 커넥터를 형성한다. 상기 제1 및 제2 금속 범프 구조물들 각각은, 상기 제1 및 제3 패드들 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들을 포함한다. 상기 제1 및 제3 금속 패턴들은 제1 열 팽창 계수를 갖는 제1 금속을 포함하고, 상기 제2 금속 패턴들은 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 갖는 제2 금속을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 패드 및 상기 제1 패드 상에 구비되는 제1 금속 범프 구조물을 포함하는 제1 반도체 칩, 및 상기 제1 반도체 칩 상에 적층되며 제3 패드 및 상기 제3 패드 상에 구비된 제2 금속 범프 구조물을 포함하는 제2 반도체 칩을 포함한다. 상기 제1 및 제2 금속 범프 구조물들 각각은, 상기 제1 및 제3 패드들 상에 각각 구비되며 구리(Cu)를 포함하는 메인 패턴, 및 상기 메인 패턴의 접합면에 인접하도록 상기 메인 패턴 내부에 구비되며 구리(Cu)보다 큰 열 팽창 계수를 갖는 금속을 포함하는 서브 패턴을 포함한다. 상기 제1 및 제2 금속 범프 구조물들의 상기 메인 패턴들의 접합면들이 서로 접합된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 적층되고 제1 패드 및 상기 제1 패드 상에 구비된 제1 금속 범프 구조물을 포함하는 제1 반도체 칩, 및 상기 제1 반도체 장치 상에 적층되며 제3 패드 및 상기 제3 패드 상에 구비된 제2 금속 범프 구조물을 포함하는 제2 반도체 칩을 포함한다. 상기 제1 및 제2 금속 범프 구조물들은 서로 접합되어 상기 제1 및 제2 반도체 칩들을 서로 전기적으로 연결시키는 전도성 커넥터를 형성한다. 상기 제1 및 제2 금속 범프 구조물들 각각은 상기 제1 및 제3 패드들 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들을 포함한다. 상기 제1 및 제3 금속 패턴들은 구리(Cu)를 포함하고, 상기 제2 금속 패턴들은 구리(Cu)보다 큰 열 팽창 계수를 갖는 금속을 포함한다. 상기 제1 및 제2 금속 범프 구조물들의 직경들은 2㎛ 내지 15㎛의 범위 이내에 있다.
예시적인 실시예들에 따르면, 반도체 패키지는 순차적으로 적층된 제1 및 제2 반도체 칩들, 및 상기 제1 및 제2 반도체 칩들 사이에서 이들을 전기적으로 연결시키는 전도성 커넥터를 포함할 수 있다. 상기 전도성 커넥터는 상기 제1 반도체 칩의 칩 패드 상에 구비된 제1 금속 범프 구조물 및 상기 제2 반도체 칩의 칩 패드 상에 구비된 제2 금속 범프 구조물을 포함할 수 있다.
상기 제1 및 제2 금속 범프 구조물들 각각은 구리를 포함하는 메인 패턴 및 상기 메인 패턴의 접합면에 인접하도록 상기 메인 패턴 내부에 구비되며 구리보다 큰 열 팽창 계수를 갖는 금속을 포함하는 서브 패턴을 포함할 수 있다.
이에 따라, 고온의 열 압착 공정 시에 상기 서브 패턴들은 상기 메인 패턴들의 접합면들에 국부적인 하중을 인가하여 상기 제1 및 제2 금속 범프 구조물들 사이의 접합 부분에서 충분한 확산(diffusion)을 유도함으로써 우수한 접합성을 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 23 내지 도 29는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 31 내지 도 36은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 37은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 순차적으로 적층된 제1 및 제2 반도체 칩들(200, 300), 및 제1 및 제2 반도체 칩들(200, 300) 사이에서 이들을 전기적으로 연결시키는 전도성 커넥터를 포함할 수 있다. 또한, 반도체 패키지(10)는 패키지 기판(100)과 제1 반도체 칩(200) 사이의 전기적 연결을 위한 도전성 범프들(150), 외부 장치와의 전기적 연결을 위한 외부 접속 부재들(130) 및 몰딩 부재(500)를 더 포함할 수 있다.
복수 개의 반도체 칩들(100, 200)이 수직하게 적층될 수 있다. 본 실시예에서, 제1 및 제2 반도체 칩들(100, 200)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 2개의 적층된 반도체 칩들(200, 300)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않으며, 예를 들면, 상기 반도체 패키지는 4개, 8개, 12개, 16개의 적층된 반도체 칩들을 포함할 수 있다.
제1 및 제2 반도체 칩들(100, 200)은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다.
이하에서는, 제1 반도체 칩(200)에 대하여 먼저 설명하기로 한다.
제1 반도체 칩(200)은 기판(210) 및 기판(210)의 제1 면 상에 구비된 제1 패드(230)를 포함할 수 있다. 또한, 제1 반도체 칩(200)은 기판(210)의 상기 제1 면 상에 형성된 층간 절연막(220) 및 기판(210)을 관통하는 관통 전극(250)을 더 포함할 수 있다.
층간 절연막(220)은 기판(210)의 상기 제1 면, 즉, 활성면 상에 형성될 수 있다. 기판(210)의 상기 활성면 상에는 회로 패턴들(도시되지 않음)이 구비될 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(200)는 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
층간 절연막(220)은 복수 개의 절연막들(220a, 220b, 220c, 220d, 220e) 및 상기 절연막들 내에 배선들(222)을 포함할 수 있다. 배선(222)은 절연막들(220a, 220b, 220c, 220d, 220e) 내에 각각 형성된 제1 금속 배선(222a), 제1 콘택(222b), 제2 금속 배선(222c), 제2 콘택(222d) 및 제3 금속 배선(230)을 포함할 수 있다. 제3 금속 배선(230)의 적어도 일부분이 랜딩 패드로서의 상기 제3 패드의 역할을 수행할 수 있다.
절연막 패턴(224)은 패시베이션 막으로서 층간 절연막(220) 상에 형성되어 제1 패드들(230)의 적어도 일부들을 노출시킬 수 있다. 예를 들면, 절연막 패턴(224)은 산화물, 질화물 등을 포함할 수 있다.
관통 전극(250)은 기판(110)을 수직 관통하여 제1 금속 배선(222a)과 접촉할 수 있다. 따라서, 관통 전극(150)은 상기 배선들에 의해 제1 패드(230)와 전기적으로 연결될 수 있다.
관통 전극(250)의 외측면에는 라이너 막(도시되지 않음)이 구비될 수 있다. 상기 라이너 막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다. 상기 라이너 막은 관통 전극(250)을 기판(210) 및 층간 절연막(220)으로부터 전기적으로 절연시킬 수 있다.
기판(110)의 제2 면, 즉, 후면 상에는 절연막(262)이 구비될 수 있다. 절연막(262)에는 제2 패드(260)가 구비될 수 있다. 제2 패드(260)는 관통 전극(250)의 노출된 표면 상에 배치될 수 있다. 절연막(262)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 따라서, 제1 및 제2 패드들(230, 260)은 관통 전극(250)에 의해 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(300)은 기판(310) 및 기판(310)의 제1 면 상에 구비된 제3 패드(330)를 포함할 수 있다. 제1 반도체 칩(300)과 유사하게, 절연막 패턴(324)은 패시베이션 막으로서 층간 절연막(320) 상에 형성되어 제3 패드들(330)의 적어도 일부들을 노출시킬 수 있다.
제2 반도체 칩(300)의 제3 패드(330)가 제1 반도체 칩(200)의 제1 패드(230)를 향하도록 제2 반도체 칩(300)이 제1 반도체 칩(200) 상에 적층될 수 있다. 기판(210)의 제1 면(212)이 제2 웨이퍼(W2)를 향하도록 적층될 수 있다. 제1 및 제2 반도체 칩들(200, 300) 사이에는 접착 부재로서의 충진 지지막 패턴(402)이 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 전도성 커넥터는 제1 및 제2 반도체 칩들(200, 300)의 제1 및 제3 패드들(230, 330) 사이에 개재된 금속 필라 구조물을 포함할 수 있다. 상기 전도성 커넥터는 제1 반도체 칩(200)의 제1 패드(230) 상에 구비된 제1 금속 범프 구조물(240) 및 제2 반도체 칩(300)의 제3 패드(330) 상에 구비된 제2 금속 범프 구조물(340)을 포함할 수 있다. 제1 및 제2 금속 범프 구조물들(240, 340)은 서로 접합되어 제1 및 제2 반도체 칩들(200, 300)을 서로 전기적으로 연결시키는 전도성 커넥터의 역할을 수행할 수 있다. 제1 및 제2 금속 범프 구조물들(240, 340)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 2에 도시된 바와 같이, 제1 및 제2 금속 범프 구조물들(240, 340) 각각은 제1 및 제3 패드들(230, 300) 상에 각각 구비되며 제1 금속을 포함하는 메인 패턴 및 상기 메인 패턴의 접합면(I)에 인접하도록 상기 메인 패턴 내부에 구비되며 상기 제1 금속보다 큰 열 팽창 계수를 갖는 제2 금속을 포함하는 서브 패턴을 포함할 수 있다.
예를 들면, 상기 제1 금속은 구리(Cu)를 포함할 수 있다. 하지만, 이에 제한되지는 않으며, 고온의 어닐링 공정에 의해 금속의 상호 확산에 의해 결합될 수 있는 물질(예를 들면, 금(Au))을 포함할 수 있다.
제3 패드(330)가 제1 패드(230)를 제2 반도체 칩(300)이 제1 반도체 칩(200) 상에 적층될 수 있다. 따라서, 제1 패드(230) 상의 제1 금속 범프 구조물(240)과 제3 패드(330) 상의 제2 금속 범프 구조물(340)이 서로 접촉할 수 있다. 제1 및 제2 금속 범프 구조물들(240, 340)의 상기 메인 패턴들은 서로 접촉된 상태에서 고온의 어닐링 공정에 의해 서로 접합될 수 있다(Cu-Cu Bonding).
구체적으로, 제1 금속 범프 구조물(240)은 제1 패드(230) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(242, 244, 246)을 포함할 수 있다. 제1 및 제3 금속 패턴들(242, 246)은 제1 열 팽창 계수를 갖는 상기 제1 금속을 포함할 수 있다. 제2 금속 패턴(244)은 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 갖는 상기 제2 금속을 포함할 수 있다. 제1 및 제3 금속 패턴들(242, 246)은 상기 메인 패턴의 역할을 수행하고, 제2 금속 패턴(244)은 상기 서브 패턴의 역할을 수행할 수 있다.
예를 들면, 상기 제1 금속은 구리(Cu)를 포함하고, 상기 제2 금속은 아연(Zn), 알루미늄(Al), 은(Ag) 등을 포함할 수 있다. 구리(Cu)의 열 팽창 계수는 16.5㎛/m·K일 수 있다. 아연(Zn)의 열 팽창 계수는 25.0㎛/m·K일 수 있다. 알루미늄(Al)의 열 팽창 계수는 23.03㎛/m·K일 수 있다. 은(Ag)의 열 팽창 계수는 19.2㎛/m·K일 수 있다.
제1 금속 범프 구조물(240)의 직경은 2㎛ 내지 15㎛의 범위 이내에 있을 수 있다. 제1 금속 범프 구조물(240)의 높이는 2㎛ 내지 30㎛의 범위 이내에 있을 수 있다. 제1 패드들(230) 사이 또는 제3 패드들(330) 사이의 피치(pitch, P)는 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
제1 금속 패턴(242)은 제1 두께(T1)를 갖고, 제2 금속 패턴(244)은 제1 두께(T1)보다 작은 제2 두께(T2)를 갖고, 제3 금속 패턴(244)은 제2 두께(T2)보다 작거나 같은 제3 두께(T3)를 가질 수 있다. 제1 두께(T1)는 제1 금속 범프 구조물(240)의 높이(두께)의 70% 내지 85%의 범위 이내에 있고, 제2 두께(T1)는 상기 높이의 10% 내지 20%의 범위 이내에 있고, 제3 두께(T3)는 상기 높이의 5% 내지 10%의 범위 이내에 있을 수 있다.
이와 유사하게, 제2 금속 범프 구조물(340)은 제3 패드(330) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함할 수 있다.
제1 및 제2 금속 범프 구조물들(240, 340)의 제3 금속 패턴들(246, 346)은 서로 접촉된 상태에서 고온의 어닐링 공정에 의해 서로 접합될 수 있다. 제3 금속 패턴들(246, 346) 하부의 제2 금속 패턴들(244, 344)은 구리보다 큰 열 팽창 계수를 갖는 금속을 포함하므로, 고온의 열 압착 공정 시에 제3 금속 패턴들(246, 346)에 국부적인 하중을 인가하여 제1 금속 범프 구조물(240)과 제2 금속 범프 구조물(340) 사이의 접합 부분에서 충분한 확산(diffusion)을 유도함으로써 우수한 접합성을 제공할 수 있다.
예시적인 실시예들에 있어서, 도전성 범프(150)는 패키지 기판(100)과 제1 반도체 칩(200) 사이에 개재될 수 있다. 도전성 범프(150)는 패키지 기판(100)의 기판 패드와 제1 반도체 칩(200)의 제2 패드(260)를 전기적으로 연결시킬 수 있다. 예를 들면, 상기 도전성 범프는 10㎛ 내지 100㎛의 직경을 가질 수 있다.
몰딩 부재(500)는 패키지 기판(100) 상에서 제1 및 제2 반도체 칩들(200, 300)을 커버하도록 구비될 수 있다. 예를 들면, 상기 몰딩 부재는 에폭시 계열, 폴리이미드 계열, 아크릴 계열의 물질을 포함할 수 있다.
외부 접속 부재들(130)은 패키지 기판(100)의 하부면 상의 외부 접속 패드들 상에 구비될 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 4 내지 도 10은 도 3의 B 부분을 나타내는 확대 단면도이다. 도 14는 도 13의 C 부분을 나타내는 확대 단면도이다. 도 17은 도 16의 D 부분을 나타내는 확대 단면도이다.
도 3 내지 도 11을 참조하면, 제2 반도체 칩의 제3 패드들(330) 상에 제2 금속 범프 구조물들(340)을 형성할 수 있다.
도 3에 도시된 바와 같이, 웨이퍼 레벨의 상기 제2 반도체 칩을 포함하는 제2 웨이퍼(W2)를 마련할 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(W2)는 기판(310) 및 기판(310)의 제1 면(312) 상에 구비된 제3 패드(330)를 포함할 수 있다. 기판(310)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 기판(310)은 제2 웨이퍼(W2)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 개별화될 수 있다.
예를 들면, 기판(310)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(310)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도 4에 도시된 바와 같이, 층간 절연막(320)은 기판(310)의 제1 면, 즉, 활성면 상에 형성될 수 있다. 기판(310)의 상기 활성면 상에는 회로 패턴들(도시되지 않음)이 구비될 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다.
층간 절연막(320)은 복수 개의 절연막들(320a, 320b, 320c, 320d, 320e) 및 상기 절연막들 내에 배선들(322)을 포함할 수 있다. 배선(322)은 절연막들(320a, 320b, 320c, 320d, 320e) 내에 각각 형성된 제1 금속 배선(322a), 제1 콘택(322b), 제2 금속 배선(322c), 제2 콘택(322d) 및 제3 금속 배선(330)을 포함할 수 있다. 제3 금속 배선(330)의 적어도 일부분이 랜딩 패드로서의 상기 제3 패드의 역할을 수행할 수 있다. 제3 패드(330)는 제2 웨이퍼(W2)의 전면(이하에서는, 설명의 편의를 위하여 기판(310)의 제1 면(312)이라 함)에 구비될 수 있다.
예를 들면, 제3 패드(330)는 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 제3 패드들(330) 사이의 피치(pitch, P)는 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
이어서, 제2 웨이퍼(W2)의 제3 패드들(330) 상에 제2 금속 범프 구조물들(340)을 각각 형성할 수 있다.
도 5에 도시된 바와 같이, 기판(310)의 제1 면(312) 상에 절연막 패턴(324)을 형성하여 제3 패드들(330)을 노출시키고, 제3 패드(330) 상에 시드층(22)을 형성할 수 있다.
절연막 패턴(324)은 패시베이션 막으로서 층간 절연막(320) 상에 형성되어 제3 패드들(330)의 적어도 일부들을 노출시킬 수 있다. 예를 들면, 절연막 패턴(324)은 산화물, 질화물 등을 포함할 수 있다. 또한, 절연막 패턴(324)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막 패턴(324)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다. 기판(310)의 제1 면(312) 상에 제3 패드(330)를 노출시키는 보호막 패턴이 이미 형성되어 있는 경우, 상기 절연막 패턴을 형성하는 공정은 생략될 수 있다.
시드층(22)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(22)은 스퍼터링 공정에 의해 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 기판(310)의 제1 면(312) 상에 제3 패드(300) 상의 시드층(22) 영역을 노출시키는 개구(D1)를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
먼저, 기판(310)의 제1 면(312) 상에 시드층(22)을 커버하는 포토레지스트 막을 형성할 수 있다.
예를 들면, 상기 포토레지스트 막의 두께는 2㎛ 내지 40㎛의 범위 이내에 있을 수 있다. 상기 포토레지스트 막의 두께는 상기 금속 범프 구조물의 높이, 변형 및 공정 마진 등을 고려하여 선택될 수 있다.
상기 포토레지스트 막 상에 노광 공정을 수행하여 제3 패드(330) 상의 시드 층(22) 영역을 노출시키는 개구(31)를 갖는 포토레지스트 패턴(30)을 형성할 수 있다. 예를 들면, 개구(31)의 직경(D1)은 2㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
도 7에 도시된 바와 같이, 시드층(22) 상에 제1 도금 공정을 수행하여 제1 금속 물질을 포함하는 제1 금속 패턴(342)을 형성할 수 있다.
예를 들면, 상기 제1 금속 물질은 구리(Cu)를 포함할 수 있다. 제1 금속 패턴(342)은 제1 열 팽창 계수를 가질 수 있다. 제1 금속 패턴(342)은 제1 두께(T1)를 가질 수 있다. 구리(Cu)의 열 팽창 계수는 16.5㎛/m·K일 수 있다.
도 8에 도시된 바와 같이, 제1 금속 패턴(342) 상에 제2 도금 공정을 수행하여 제2 금속 물질을 포함하는 제2 금속 패턴(344)을 형성할 수 있다.
예를 들면, 상기 제2 금속 물질은 아연(Zn), 알루미늄(Al), 은(Ag) 등을 포함할 수 있다. 상기 제2 금속 물질은 상기 제1 금속 물질의 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 가질 수 있다. 제2 금속 패턴(344)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 아연(Zn)의 열 팽창 계수는 25.0㎛/m·K일 수 있다. 알루미늄(Al)의 열 팽창 계수는 23.03㎛/m·K일 수 있다. 은(Ag)의 열 팽창 계수는 19.2㎛/m·K일 수 있다.
도 9에 도시된 바와 같이, 제2 금속 패턴(344) 상에 제3 도금 공정을 수행하여 제3 금속 물질을 포함하는 제3 금속 패턴(346)을 형성할 수 있다.
예를 들면, 상기 제3 금속 물질은 상기 제1 금속 물질과 동일한 금속일 수 있다. 제3 금속 패턴(346)은 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다.
도 10 및 도 11에 도시된 바와 같이, 포토레지스트 패턴(30)을 제거하여 기판(310)의 제3 패드(330) 상에 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함하는 제2 금속 범프 구조물(340)을 형성할 수 있다. 이 때, 시드층(22)을 부분적으로 식각하여 시드층 패턴(24)을 형성할 수 있다.
제2 금속 범프 구조물(340)의 직경은 2㎛ 내지 15㎛의 범위 이내에 있을 수 있다. 제2 금속 범프 구조물(340)은 기판(310)의 제1 면(312)으로부터 제2 높이를 가질 수 있다. 상기 제2 높이는 2㎛ 내지 30㎛의 범위 이내에 있을 수 있다. 제1 금속 패턴(342)의 제1 두께(T1)는 상기 제2 높이의 70% 내지 85%의 범위 이내에 있을 수 있다. 제2 금속 패턴(344)의 제2 두께(T2)는 상기 제2 높이의 10% 내지 20%의 범위 이내에 있을 수 있다. 제3 금속 패턴(346)의 제3 두께(T3)는 상기 제1 높이의 5% 내지 10%의 범위 이내에 있을 수 있다.
따라서, 제2 금속 범프 구조물(340)은 필라 형상의 구리를 포함하는 제1 및 제2 메인 금속 패턴들(342, 346) 및 이들 사이에 개재되면 구리보다 큰 열 팽창 계수를 갖는 금속을 포함하는 서브 금속 패턴(344)을 포함할 수 있다.
도 12 내지 도 15를 참조하면, 제1 반도체 칩(200)의 제1 패드들(230) 상에 제1 금속 범프 구조물들(240)을 형성할 수 있다.
도 12에 도시된 바와 같이, 먼저, 웨이퍼 레벨의 상기 제1 반도체 칩을 포함하는 제1 웨이퍼(W1)를 마련할 수 있다.
예시적인 실시예들에 있어서, 제1 웨이퍼(W1)는 기판(210), 기판(210)의 제1 면(212) 상에 구비된 제1 패드(230) 및 관통 전극(250)를 포함할 수 있다. 기판(210)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 기판(210)은 제1 웨이퍼(W1)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 개별화될 수 있다.
도 14에 도시된 바와 같이, 관통 전극(250)은 기판(210)을 관통하도록 구비될 수 있다. 관통 전극(250)은 층간 절연막(220)의 배선(222)을 통해 제1 패드(230)에 전기적으로 연결될 수 있다. 관통 전극(250)은 도 19에 도시된 바와 같은 기판(210)의 후면, 즉, 제2 면(214)을 연마하기 이전에 형성될 수 있다(비아 퍼스트(via first), 비아 미들(via middle) 공정). 이와 다르게, 상기 관통 전극은 도 19에 도시된 바와 같은 기판(210)의 후면을 연마한 후에 형성될 수 있다(비아 라스트(via last) 공정).
도 13에 도시된 바와 같이, 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(110)의 제1 패드(230) 상에 제1 내지 제3 금속 패턴들(242, 244, 246)을 포함하는 제1 금속 범프 구조물(240)을 형성할 수 있다.
제1 금속 범프 구조물(240)은 제2 금속 범프 구조물(340)과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 제1 금속 범프 구조물(240)에 대한 상세한 설명은 생략하기로 한다.
도 14에 도시된 바와 같이, 제1 웨이퍼(W1)를 스크라이브 영역(SA)을 따라 절단하여 개별화된 제1 반도체 칩(200)을 형성할 수 있다.
도 16 및 도 17을 참조하면, 제2 웨이퍼(W2) 상에 복수 개의 제1 반도체 칩들(200)을 배치시킬 수 있다. 제2 웨이퍼(W2)의 상기 제2 반도체 칩 상에 제1 반도체 칩(200)을 본딩시킬 수 있다.
도 16에 도시된 바와 같이, 제2 웨이퍼(W2)를 캐리어 기판(C) 상에 지지되도록 배치시킨 후, 제1 반도체 칩들(200)을 다이 영역들(DA)에 대응하도록 제2 웨이퍼(W2) 상에 배치시킬 수 있다. 제1 반도체 칩(200)의 기판(210)의 제1 면(212)이 제2 웨이퍼(W2)를 향하도록 적층될 수 있다.
소정의 온도(예를 들면, 약 380℃ 내지 약 450℃의 온도 범위)에서 열 압착 공정을 수행하여 제1 반도체 칩들(200)을 제2 웨이퍼(W1)의 상기 제2 반도체 칩들 상에 부착시킬 수 있다. 이에 따라, 제1 반도체 칩(200)의 제1 금속 범프 구조물(240)과 상기 제2 반도체 칩의 제2 금속 범프 구조물(240)이 서로 직접 본딩될 수 있다(Cu-Cu Bonding).
도 17에 도시된 바와 같이, 제1 금속 범프 구조물(240)의 제3 금속 패턴(246)과 제2 금속 범프 구조물(340)의 제3 금속 패턴(346) 사이에는 접합면(I)이 형성될 수 있다.
제3 금속 패턴들(246, 346) 하부의 제2 금속 패턴들(244, 344)은 구리보다 큰 열 팽창 계수를 갖는 금속을 포함하므로, 고온의 열 압착 공정 시에 제3 금속 패턴들(246, 346)에 국부적인 하중을 인가하여 제1 금속 범프 구조물(240)과 제2 금속 범프 구조물(340) 사이의 접합 부분에서 충분한 확산(diffusion)을 유도함으로써 우수한 접합성을 제공할 수 있다.
도 18을 참조하면, 제1 반도체 칩들(200) 사이 및 제1 반도체 칩(200)과 제2 웨이퍼(W2) 사이의 공간을 채우는 충진 지지막(400)을 형성할 수 있다.
예시적인 실시예들에 있어서, 충진 지지막(400)은 제2 웨이퍼(W2) 상에 제1 반도체 칩들(200) 사이 및 제1 반도체 칩(200)과 제2 웨이퍼(W2) 사이의 공간들을 채우도록 형성될 수 있다. 충진 지지막(400)은 제1 반도체 칩(200)을 둘러싸도록 형성될 수 있다. 충진 지지막(400)의 상부면은 제1 반도체 칩(200)의 상부면과 실질적으로 동일한 평면에 있을 수 있다. 충진 지지막(400)은 몰딩 공정, 디스펜싱 공정 또는 스핀 코팅 공정에 의해 형성될 수 있다. 예를 들면, 충진 지지막(400)은 열 경화성 수지 등을 포함할 수 있다.
도 19 및 도 20을 참조하면, 제1 반도체 칩(200)의 제2 면(214)을 연마하여 관통 전극(250)을 노출시키고 제1 반도체 칩(200)의 제2 면(214) 상에 제2 패드(260)을 형성할 수 있다.
제1 반도체 칩(200)의 제2 면(214) 상에 제2 패드(260)를 갖는 절연막(262)을 형성할 수 있다. 제2 패드(260)는 관통 전극(250)의 일단부 상에 형성될 수 있다.
상기 관통 전극을 비아 라스트 공정에 의해 형성할 경우, 상기 제2 접속 패드를 형성하는 단계는 상기 관통 전극을 형성할 때 또는 그 이후에 수행될 수 있다.
도 21을 참조하면, 제2 웨이퍼(W2)로부터 캐리어 기판(C)를 제거하고, 제2 웨이퍼(W2)를 스크라이브 영역(SA)을 따라 절단하여 기판(310)을 상기 제2 반도체 칩의 형태로 개별화할 수 있다. 이에 따라, 적층된 제1 및 제2 반도체 칩들(200, 300)을 형성할 수 있다. 이 때, 제1 및 제2 반도체 칩들(200, 300) 사이에는 접착 부재로서의 충진 지지막 패턴(402)이 개재될 수 있다.
이어서, 적층된 제1 및 제2 반도체 칩들(200, 300)을 패키지 기판 상에 실장시키고, 상기 패키지 기판의 상부면 상에 제1 및 제2 반도체 칩들(200, 300)을 커버하는 몰딩 부재를 형성한 후, 상기 패키지 기판의 하부면 상의 외부 접속 패드들 상에 외부 접속 부재들을 형성하여 하여 도 1의 반도체 패키지를 완성할 수 있다.
본 실시예에서는 다이-대-웨이퍼(die-to-wafer) 본딩 방식에 의해 제1 및 제2 금속 범프 구조물들(240, 340)이 서로 접합되었지만, 이에 제한되지는 않으며, 다이-대-다이(die-to-die) 본딩 방식 또는 웨이퍼-대-웨이퍼(wafer-to-wafer) 본딩 방식에 의해 제1 및 제2 금속 범프 구조물들(240, 340)이 서로 접합될 수 있음을 이해할 수 있을 것이다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 금속 범프 구조물들을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 22를 참조하면, 반도체 패키지의 전도성 커넥터는 제1 반도체 칩(200)의 제1 패드(230) 상에 구비된 제1 금속 범프 구조물(240) 및 제2 반도체 칩(300)의 제3 패드(330) 상에 구비된 제2 금속 범프 구조물(340)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 금속 범프 구조물(240)은 제1 패드(230) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(242, 244, 246)을 포함할 수 있다. 제1 및 제3 금속 패턴들(242, 246)은 메인 패턴으로 제공되고, 제1 금속 패턴(242)은 제1 메인 패턴이고, 제3 금속 패턴(246)은 제2 메인 패턴일 수 있다. 제2 금속 패턴(244)은 서브 패턴으로 제공되고, 상기 메인 패턴의 내부에 구비될 수 있다.
제1 금속 패턴(242)은 제1 폭(W1)을 갖고, 제2 금속 패턴(244)은 제1 폭(W1)보다 작은 제2 폭(W2)을 갖고, 제3 금속 패턴(W3)은 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 제3 금속 패턴(346)의 제3 폭(W3)은 제1 금속 패턴(342)의 제1 폭(W1)과 동일할 수 있다.
제2 금속 패턴(244)은 제1 금속 패턴(242)의 중앙부를 커버하는 디스크 형상을 갖고, 제3 금속 패턴(246)은 제1 금속 패턴(242) 상에서 제2 금속 패턴(244)을 커버하도록 구비될 수 있다. 따라서, 제2 금속 패턴(244)의 외측면은 제3 금속 패턴(246)에 의해 커버될 수 있다.
이와 유사하게, 제2 금속 범프 구조물(340)은 제3 패드(330) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함할 수 있다.
제3 금속 패턴들(246, 346)의 상부면들, 즉, 접합면들은 전해 도금 공정의 도금액, 첨가제 등에 따라 오목한 형상(dishing type)을 가질 수 있다. 이러한 형상을 갖는 제3 금속 패턴들(246, 346)의 상부면들이 서로 접할 될 때, 제2 금속 패턴들(244, 344)은 제3 금속 패턴들(246, 346)의 중앙부에 위치하므로, 고온의 열 압착 공정 시에 제3 금속 패턴들(246, 346)의 중앙부에 국부적인 하중을 인가하여 우수한 접합성을 제공할 수 있다.
이하에서는, 도 22의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 23 내지 도 29는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 23 내지 도 29를 참조하면, 제2 반도체 칩의 제3 패드(330) 상에 제2 금속 범프 구조물(340)을 형성할 수 있다.
도 23에 도시된 바와 같이, 도 3 내지 도 7을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제3 패드(330) 상에 제1 금속 패턴(342)을 형성할 수 있다.
예시적인 실시예들에 있어서, 시드층(22) 상에 제1 도금 공정을 수행하여 제1 금속 물질을 포함하는 제1 금속 패턴(342)을 형성할 수 있다.
예를 들면, 상기 제1 금속 물질은 구리(Cu)를 포함할 수 있다. 제1 금속 패턴(342)은 제1 열 팽창 계수를 가질 수 있다. 제1 금속 패턴(342)은 제1 두께(T1)를 가질 수 있다. 제1 금속 패턴(342)의 제1 두께(T1)는 1㎛ 내지 20㎛의 범위 이내에 있을 수 있다. 제1 금속 패턴(342)은 제1 폭(W1)을 가질 수 있다. 제1 금속 패턴(342)의 제1 폭(W1)은 2㎛ 내지 15㎛의 범위 이내에 있을 수 있다.
상기 제1 도금 공정에서 사용된 제1 포토레지스트 패턴을 기판(310)으로부터 제거하여 기판(310)의 제3 패드(330) 상에 제1 금속 패턴(342)을 형성할 수 있다. 이 때, 시드층(22)을 부분적으로 식각하여 시드층 패턴(24)을 형성할 수 있다.
도 24에 도시된 바와 같이, 기판(310)의 제1 면(312) 상에 제1 금속 패턴(342)의 일부를 커버하는 제2 포토레지스트 패턴(32)을 형성할 수 있다.
기판(310)의 제1 면(312) 상에 제1 금속 패턴(342)을 커버하는 포토레지스트 막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 제1 금속 패턴(342)의 중앙부를 노출시키는 제2 개구(33)를 갖는 제2 포토레지스트 패턴(32)을 형성할 수 있다.
도 25 및 도 26에 도시된 바와 같이, 제2 포토레지스트 패턴(32)에 의해 노출된 제1 금속 패턴(342) 상에 제2 도금 공정을 수행하여 제2 금속 물질을 포함하는 제2 금속 패턴(344)을 형성하고, 제2 포토레지스트 패턴(32)을 기판(310)으로부터 제거할 수 있다.
제2 금속 패턴(344)은 제2 두께(T2)를 갖는 디스크 형상을 가질 수 있다. 제2 금속 패턴(344)은 제1 금속 패턴(342)의 중심부를 커버하고 제1 금속 패턴(342)의 주변 영역을 노출시킬 수 있다.
예를 들면, 상기 제2 금속 물질은 아연(Zn), 알루미늄(Al), 은(Ag) 등을 포함할 수 있다. 상기 제2 금속 물질은 상기 제1 금속 물질의 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 가질 수 있다. 제2 금속 패턴(344)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 제2 금속 패턴(344)의 제2 폭(W2)은 제1 금속 패턴(342)의 제1 폭(W1)보다 작을 수 있다.
도 27에 도시된 바와 같이, 기판(310)의 제1 면(312) 상에 제1 및 제2 금속 패턴들(342, 344)들을 노출시키는 제3 포토레지스트 패턴(34)을 형성할 수 있다.
기판(310)의 제1 면(312) 상에 제1 및 제2 금속 패턴들(342, 344)을 커버하는 포토레지스트 막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 제1 및 제2 금속 패턴들(342, 344)의 상부면들을 노출시키는 제3 개구(35)를 갖는 제3 포토레지스트 패턴(34)을 형성할 수 있다.
도 28에 도시된 바와 같이, 제3 포토레지스트 패턴(34)에 의해 노출된 제1 및 제2 금속 패턴들(342, 344) 상에 제3 도금 공정을 수행하여 제3 금속 물질을 포함하는 제3 금속 패턴(346)을 형성할 수 있다.
제3 금속 패턴(346)은 제1 금속 패턴(342) 상에서 제2 금속 패턴(344)을 커버하도록 형성될 수 있다. 제2 금속 패턴(344)의 측면들은 제3 금속 패턴(346)에 의해 커버될 수 있다.
예를 들면, 상기 제3 금속 물질은 상기 제1 금속 물질과 동일한 금속일 수 있다. 제3 금속 패턴(346)은 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 제3 금속 패턴(346)의 제3 폭(W3)은 제2 금속 패턴(344)의 제2 폭(W2)보다 크고 제1 금속 패턴(342)의 제1 폭(W1)과 동일할 수 있다.
도 29에 도시된 바와 같이, 제3 포토레지스트 패턴(34)을 기판(310)으로부터 제거하여 제3 패드(330) 상에 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함하는 제2 금속 범프 구조물(340)을 형성할 수 있다.
이어서, 도 12 내지 도 15 및 도 23 내지 도 29를 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 반도체 칩의 제1 패드(230) 상에 제1 금속 범프 구조물(240)을 형성할 수 있다.
이후, 도 16 내지 도 21을 참조로 설명한 공정들과 유사한 공정들을 수행하여 상기 제1 및 제2 반도체 칩들을 본딩시켜 도 21의 반도체 패키지를 완성할 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 금속 범프 구조물들을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 30을 참조하면, 제1 금속 범프 구조물(240)은 제1 패드(230) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(242, 244, 246)을 포함할 수 있다. 제1 및 제3 금속 패턴들(242, 246)은 메인 패턴으로 제공되고, 제1 금속 패턴(242)은 제1 메인 패턴이고, 제3 금속 패턴(246)은 제2 메인 패턴일 수 있다. 제2 금속 패턴(244)은 서브 패턴으로 제공되고, 상기 메인 패턴의 내부에 구비될 수 있다.
제2 금속 패턴(244)은 제1 금속 패턴(242)의 주변 영역을 커버하는 환형 형상을 갖고, 제3 금속 패턴(246)은 제1 금속 패턴(242) 상에서 제2 금속 패턴(244)을 커버하도록 구비될 수 있다. 따라서, 제2 금속 패턴(244)의 외측면은 외부로 노출될 수 있다.
이와 유사하게, 제2 금속 범프 구조물(340)은 제3 패드(330) 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함할 수 있다.
제3 금속 패턴들(246, 346)의 상부면들, 즉, 접합면들은 전해 도금 공정의 도금액, 첨가제 등에 따라 볼록한 형상(doming type)을 가질 수 있다. 이러한 형상을 갖는 제3 금속 패턴들(246, 346)의 상부면들이 서로 접할 될 때, 제2 금속 패턴들(244, 344)은 제3 금속 패턴들(246, 346)의 주변 영역에 위치하므로, 고온의 열 압착 공정 시에 제3 금속 패턴들(246, 346)의 주변 영역에 국부적인 하중을 인가하여 우수한 접합성을 제공할 수 있다.
이하에서는, 도 30의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 31 내지 도 36은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 31 내지 도 36을 참조하면, 제2 반도체 칩의 제3 패드(330) 상에 제2 금속 범프 구조물(340)을 형성할 수 있다.
도 31에 도시된 바와 같이, 도 3 내지 도 7을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제3 패드(330) 상에 제1 금속 패턴(342)을 형성한 후, 기판(310)의 제1 면(312) 상에 제1 금속 패턴(342)의 일부를 커버하는 제2 포토레지스트 패턴(32)을 형성할 수 있다.
기판(310)의 제1 면(312) 상에 제1 금속 패턴(342)을 커버하는 포토레지스트 막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 제1 금속 패턴(342)의 주변 영역을 노출시키는 제2 개구(33)를 갖는 제2 포토레지스트 패턴(32)을 형성할 수 있다.
도 32 및 도 33에 도시된 바와 같이, 제2 포토레지스트 패턴(32)에 의해 노출된 제1 금속 패턴(342) 상에 제2 도금 공정을 수행하여 제2 금속 물질을 포함하는 제2 금속 패턴(344)을 형성하고, 제2 포토레지스트 패턴(32)을 기판(310)으로부터 제거할 수 있다.
제2 금속 패턴(344)은 제2 두께를 갖는 환형 형상을 가질 수 있다. 제2 금속 패턴(344)은 제1 금속 패턴(342)의 주변 영역을 커버하고 제1 금속 패턴(342)의 중앙부를 노출시킬 수 있다.
도 34에 도시된 바와 같이, 기판(310)의 제1 면(312) 상에 제1 및 제2 금속 패턴들(342, 344)들을 노출시키는 제3 포토레지스트 패턴(34)을 형성할 수 있다.
기판(310)의 제1 면(312) 상에 제1 및 제2 금속 패턴들(342, 344)을 커버하는 포토레지스트 막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 제1 및 제2 금속 패턴들(342, 344)의 상부면들을 노출시키는 제3 개구(35)를 갖는 제3 포토레지스트 패턴(34)을 형성할 수 있다.
도 35에 도시된 바와 같이, 제3 포토레지스트 패턴(34)에 의해 노출된 제1 및 제2 금속 패턴들(342, 344) 상에 제3 도금 공정을 수행하여 제3 금속 물질을 포함하는 제3 금속 패턴(346)을 형성할 수 있다.
제3 금속 패턴(346)은 제1 금속 패턴(342) 상에서 제2 금속 패턴(344)을 커버하도록 형성될 수 있다. 제2 금속 패턴(344)의 내측면들은 제3 금속 패턴(346)에 의해 커버될 수 있다. 제2 금속 패턴(344)의 외측면들은 제3 금속 패턴(346)으로부터 노출될 수 있다.
도 36에 도시된 바와 같이, 제3 포토레지스트 패턴(34)을 기판(310)으로부터 제거하여 제3 패드(330) 상에 제1 내지 제3 금속 패턴들(342, 344, 346)을 포함하는 제2 금속 범프 구조물(340)을 형성할 수 있다.
이어서, 도 12 내지 도 15 및 도 31 내지 도 36을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 반도체 칩의 제1 패드(230) 상에 제1 금속 범프 구조물(240)을 형성할 수 있다.
이후, 도 16 내지 도 21을 참조로 설명한 공정들과 유사한 공정들을 수행하여 상기 제1 및 제2 반도체 칩들을 본딩시켜 도 30의 반도체 패키지를 완성할 수 있다.
도 37은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 2.5D 패키지인 점을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 37을 참조하면, 반도체 패키지(11)는 패키지 기판(100), 인터포저(600), 제1 반도체 장치(200) 및 제2 반도체 장치(700)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(11)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(11)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(200)은 로직 반도체 장치를 포함하고, 제2 반도체 장치(700)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(600)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저(600)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(600)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
인터포저(600)는 내부에 형성된 복수 개의 연결 배선들을 갖는 실리콘 인터포저일 수 있다. 제1 반도체 장치(200) 및 제2 반도체 장치(700)는 인터포저(600) 내부의 상기 연결 배선들을 통해 서로 연결되거나 솔더 범프들(662)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 제1 및 제2 반도체 장치들(200, 700) 사이의 고밀도 인터커넥션을 제공할 수 있다.
예를 들면, 인터포저(600)는 반도체 기판(610) 및 반도체 기판(610)의 상부면에 복수 개의 배선들을 갖는 배선층(620)을 포함할 수 있다. 복수 개의 상기 배선들은 제1 배선들(622) 및 제2 배선들(624)을 포함할 수 있다. 반도체 기판(610)은 내부에 관통 형성된 복수 개의 관통 전극들(660)을 포함할 수 있다. 관통 전극들(660) 각각은 관통 실리콘 비아(TSV)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 장치들(200, 700)는 인터포저(600) 상에 배치될 수 있다. 제1 및 제2 반도체 장치들(200, 700)는 칩 패드들이 인터포저(600)를 향하도록 인터포저(600) 상에 실장될 수 있다. 제1 및 제2 반도체 장치들(200, 700)의 상기 칩 패드들은 도 1의 전도성 커넥터에 의해 인터포저(600)의 패드들과 전기적으로 연결될 수 있다.
구체적으로, 제1 반도체 장치(200)의 제2 금속 범프 구조물(240)과 인터포저(600)의 제1 금속 범프 구조물(640)은 서로 접합되어 제1 반도체 장치(200) 및 인터포저(600)를 서로 전기적으로 연결시키는 전도성 커넥터의 역할을 수행할 수 있다.
제2 반도체 장치(700)의 제2 금속 범프 구조물(740)과 인터포저(600)의 제1 금속 범프 구조물(640)은 서로 접합되어 제2 반도체 장치(700) 및 인터포저(600)를 서로 전기적으로 연결시키는 전도성 커넥터의 역할을 수행할 수 있다.
인터포저(600)는 솔더 범프들(662)을 통해 패키지 기판(100) 상에 실장될 수 있다. 예를 들면, 솔더 범프(662)는 C4 범프를 포함할 수 있다. 인터포저(600)의 패드(680)는 솔더 범프(662)에 의해 패키지 기판(100)의 기판 패드에 전기적으로 연결될 수 있다.
상술한 바와 같이, 2.5D 칩 구조의 반도체 패키지(11)의 제1 및 제2 반도체 장치들(200, 700)은 도 1의 전도성 커넥터에 의해 인터포저(600)와 전기적으로 연결될 수 있다.
이와 다르게, 상기 반도체 패키지는 3D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 상기 반도체 패키지는 패키지 기판 상에 순차적으로 적층되는 제1 반도체 장치 및 제2 반도체 장치를 포함할 수 있다. 상기 제1 반도체 장치와 상기 제2 반도체 장치는 도 1의 전도성 커넥터에 의해 서로 전기적으로 연결될 수 있다.
반도체 패키지는 순차적으로 적층된 제1 및 제2 반도체 장치들을 포함하는 팬 아웃(Fan-Out) 스택 패키지일 수 있다. 이 경우에 있어서, 제1 및 제2 반도체 장치들은 도 1의 전도성 커넥터에 의해 서로 전기적으로 연결될 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 100: 패키지 기판
130: 외부 접속 부재 150: 도전성 범프
200: 제1 반도체 칩, 제1 반도체 장치
210, 310: 기판 220, 320: 층간 절연막
230: 제1 패드 240, 340, 640, 740: 금속 범프 구조물
242, 342: 제1 금속 패턴 244, 344: 제2 금속 패턴
246, 346: 제3 금속 패턴 250: 관통 전극
262: 제2 패드 300: 제2 반도체 칩
330: 제3 패드 402: 충진 지지막 패턴
500: 몰딩 부재 600: 인터포저
610: 반도체 기판 620: 배선층
700: 제2 반도체 장치

Claims (10)

  1. 제1 패드 및 상기 제1 패드 상에 구비된 제1 금속 범프 구조물을 포함하는 제1 반도체 장치; 및
    상기 제1 반도체 장치 상에 적층되며, 제3 패드 및 상기 제3 패드 상에 구비된 제2 금속 범프 구조물을 포함하는 제2 반도체 장치를 포함하고,
    상기 제1 및 제2 금속 범프 구조물들은 서로 접합되어 상기 제1 및 제2 반도체 장치들을 서로 전기적으로 연결시키는 전도성 커넥터를 형성하고,
    상기 제1 및 제2 금속 범프 구조물들 각각은, 상기 제1 및 제3 패드들 상에 순차적으로 적층된 제1 내지 제3 금속 패턴들을 포함하고,
    상기 제1 및 제3 금속 패턴들은 제1 열 팽창 계수를 갖는 제1 금속을 포함하고, 상기 제2 금속 패턴들은 상기 제1 열 팽창 계수보다 큰 제2 열 팽창 계수를 갖는 제2 금속을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 금속은 구리(Cu)를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제2 금속은 아연(Zn), 알루미늄(Al) 및 은(Ag) 중에서 선택된 어느 하나를 포함하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 및 제2 금속 범프 구조물들의 직경들은 2㎛ 내지 15㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 금속 패턴은 제1 두께를 갖고, 상기 제2 금속 패턴은 상기 제1 두께보다 작은 제2 두께를 갖고, 상기 제3 금속 패턴은 상기 제2 두께보다 작거나 같은 제3 두께를 갖는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제1 두께는 상기 제1 및 제2 금속 범프 구조물들 각각의 전체 두께의 70% 내지 85%의 범위 이내에 있고, 상기 제2 두께는 상기 전체 두께의 10% 내지 20%의 범위 이내에 있고, 상기 제3 두께는 상기 전체 두께의 5% 내지 10%의 범위 이내에 있는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 금속 패턴은 제1 폭을 갖고, 상기 제2 금속 패턴은 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제3 금속 패턴은 상기 제2 폭보다 큰 제3 폭을 갖는 반도체 패키지.
  8. 제 8 항에 있어서, 상기 제2 금속 패턴은 상기 제1 금속 패턴의 중앙부를 커버하는 디스크 형상을 갖고, 상기 제3 금속 패턴은 상기 제1 금속 패턴 상에서 상기 제2 금속 패턴을 커버하도록 구비되는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제2 금속 패턴은 상기 제1 금속 패턴의 주변 영역을 커버하는 환형 형상을 갖고, 상기 제3 금속 패턴은 상기 제1 금속 패턴 상에서 상기 제2 금속 패턴을 커버하도록 구비되는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 제2 금속 패턴의 외측면들은 외부로 노출되는 반도체 패키지.
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