TWI831821B - 半導體封裝 - Google Patents

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TWI831821B
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semiconductor
semiconductor substrate
wafer
electrodes
insulating layer
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洪志碩
朴辰遇
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南韓商三星電子股份有限公司
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Abstract

本發明可提供一種半導體封裝，包含：第一裝置層，包含第一半導體裝置、第一覆蓋絕緣層以及穿過第一裝置層的至少一部分的第一貫穿電極；第二裝置層，包含第二半導體裝置、第二覆蓋絕緣層以及穿過第二裝置層的至少一部分的第二貫穿電極，第二半導體裝置分別與第一半導體裝置垂直交疊，第二覆蓋絕緣層與第一覆蓋絕緣層接觸；第三裝置層，包含上部半導體晶片，所述上部半導體晶片與第一半導體裝置中的至少兩個以及第二半導體裝置中的至少兩個二者都垂直交疊；以及裝置接合墊，穿過第一覆蓋絕緣層及第二覆蓋絕緣層，裝置接合墊將第一貫穿電極及第二貫穿電極電性連接到上部半導體晶片。

Description

半導體封裝
本發明概念關於半導體封裝，且更具體地關於包含多個半導體晶片的半導體封裝。
隨著電子行業的發展和使用者需求的增長，電子裝置被製造成具有更緊湊的設計，更多功能和/或更高的儲存容量。因此，需要包含兩種或大於兩種類型的半導體晶片的半導體封裝，且印刷電路板（printed circuit board；PCB）或中介層可用於不同類型的半導體晶片之間的電性連接。然而，在使用PCB時難以實現精細節距，而在使用中介層時難以避免製造成本增加。
至少一或多個本發明概念提供包含多個半導體晶片的半導體封裝，所述半導體晶片具有相對較小的外觀尺寸（small form factor）、相對精細的節距和/或相對較低的成本。
根據實例實施例，一種半導體封裝包含：第一裝置層，包含多個第一半導體裝置、第一覆蓋絕緣層以及穿過所述第一裝置層的至少一部分的多個第一貫穿電極；第二裝置層，包含多個第二半導體裝置、第二覆蓋絕緣層以及穿過所述第二裝置層的至少一部分的多個第二貫穿電極，多個第二半導體裝置分別與多個第一半導體裝置垂直交疊，第二覆蓋絕緣層與第一覆蓋絕緣層接觸；第三裝置層，包含上部半導體晶片，所述上部半導體晶片與多個第一半導體裝置中的至少兩個垂直交疊且與多個第二半導體裝置中的至少兩個垂直交疊；以及多個裝置接合墊，穿過第一覆蓋絕緣層和第二覆蓋絕緣層，所述多個裝置接合墊將多個第一貫穿電極和多個第二貫穿電極電性連接到上部半導體晶片。
根據實例實施例，一種半導體封裝包含第一裝置層、第二裝置層、第三裝置層以及多個裝置接合墊。第一裝置層可包含：（1）第一半導體基板；（2）多個第一貫穿電極，位於多個第一半導體晶片區域中且穿過第一半導體基板；以及（3）第一覆蓋絕緣層，覆蓋第一半導體基板的主動面。第一半導體基板可具有主動面，且可包含一或多個第一劃線和多個第一半導體晶片區域，所述多個第一半導體晶片區域藉由其間的一或多個第一劃線區域彼此間隔開，多個第一半導體晶片區域中的每一個在第一半導體基板的主動面上設置有第一半導體裝置。第二裝置層可包含：（1）第二半導體基板；（2）多個第二貫穿電極，位於多個第二半導體晶片區域中且穿過第二半導體基板；以及（3）第二絕緣層，覆蓋第二半導體基板的主動面且與第一覆蓋絕緣層接觸。第二半導體基板具有主動面，且可包含一或多個第二劃線區域和多個第二半導體晶片區域，所述多個第二半導體晶片區域藉由其間的一或多個第二劃線區域彼此間隔開，多個第二半導體晶片區域中的每一個在第二半導體基板的主動面上設置有第二半導體裝置，所述第二半導體裝置與第一半導體裝置為相同類型。第三裝置層可包含上部半導體晶片，所述上部半導體晶片位於第二裝置層上且電性連接到多個第二貫穿電極。多個裝置接合墊可穿過第一覆蓋絕緣層和第二覆蓋絕緣層且將第一裝置層電性連接到第二裝置層。
根據實例實施例，一種半導體封裝包含：第一半導體基板，具有主動面且包含多個劃線區域和多個第一半導體晶片區域，所述多個第一半導體晶片區域藉由其間的所述多個劃線區域中的對應劃線區域彼此間隔開，多個第一半導體晶片區域中的每一個在第一半導體基板的主動面上設置有至少一個第一半導體裝置；多個第一貫穿電極，位於多個第一半導體晶片區域中且穿過第一半導體基板；第一覆蓋絕緣層，覆蓋第一半導體基板的主動面；多個下部半導體晶片，位於第一半導體基板上且分別對應於多個第一半導體晶片區域，所述多個下部半導體晶片中的每一個包含第二半導體基板，所述第二半導體基板具有其上定位有第二半導體裝置的主動面，第二半導體基板包含穿過其的多個第二貫穿電極和覆蓋第二半導體基板的主動面且與第一覆蓋絕緣層接觸的第二覆蓋絕緣層；多個裝置接合墊，穿過第一覆蓋絕緣層和第二覆蓋絕緣層且將多個第一貫穿電極電性連接到多個第二貫穿電極；以及上部半導體晶片，包含第三半導體裝置且與多個下部半導體晶片中的至少兩個垂直交疊且電性連接到多個第二貫穿電極。
圖1A到圖1I是按順序示出根據實例實施例的製造半導體封裝1的方法的橫截面視圖。圖2是根據實例實施例的半導體封裝1的橫截面視圖。
參看圖1A，製備第一晶圓WF1和第二晶圓WF2。第一晶圓WF1和第二晶圓WF2中的每一個可包含由劃線區域SL劃分的多個半導體晶片區域CR。多個半導體晶片區域CR是指藉由沿劃線區域SL執行的鋸切程序與第一晶圓WF1或第二晶圓WF2隔開的部分，且可作為單獨的半導體晶片操作。
在一些實例實施例中，可藉由使用相同或大體上類似的程序來製造第一晶圓WF1和第二晶圓WF2。因此，可用相同的附圖標記標示第一晶圓WF1和第二晶圓WF2的元件當中的除要與彼此區分開的元件或不同元件之外的元件。
第一晶圓WF1和第二晶圓WF2中的每一個可包含第一半導體基板100，所述第一半導體基板包含多個半導體晶片區域CR和劃線區域SL。第一半導體裝置110、佈線結構120、多個第一內部連接墊132、第一覆蓋絕緣層142以及多個貫穿電極150可位於第一晶圓WF1的多個半導體晶片區域CR中的每一個中。第一半導體裝置110、佈線結構120、多個第二內部連接墊134、第二覆蓋絕緣層144以及多個貫穿電極150可位於第二晶圓WF2的多個半導體晶片區域CR中的每一個中。
第一半導體基板100可包含半導體（例如，矽（Si）或鍺（Ge））或化合物半導體（例如，碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP））。第一半導體基板100可具有主動面和與主動面相對的非主動面。舉例來說，第一半導體裝置110和佈線結構120可位於第一半導體基板100的主動面上。
第一半導體裝置110可為例如記憶體裝置。在一些實例實施例中，第一半導體裝置110可為高頻寬記憶體（high bandwidth memory；HBM）動態隨機存取記憶體（dynamic random access memory；DRAM）裝置。第一晶圓WF1和第二晶圓WF2的多個半導體晶片區域CR的第一半導體裝置110可為相同類型的半導體晶片。
佈線結構120可電性連接到第一半導體裝置110和/或貫穿電極150。佈線結構120可包含至少一個金屬佈線層和連接到所述至少一個金屬佈線層的至少一個孔塞。
第一覆蓋絕緣層142和第二覆蓋絕緣層144可分別覆蓋多個第一內部連接墊132的側壁和多個第二內部連接墊134的側壁，且可不覆蓋並且可分別暴露多個第一內部連接墊132和多個第二內部連接墊134的頂部表面。即使在第一晶圓WF1的劃線區域SL中和第二晶圓WF2的劃線區域SL中，第一覆蓋絕緣層142和第二覆蓋絕緣層144也可覆蓋第一半導體基板100。第一覆蓋絕緣層142和第二覆蓋絕緣層144中的每一個可由SiO、SiN、SiCN、SiCO或聚合物材料形成。聚合物材料的實例可包含苯并環丁烯（benzocyclobutene；BCB）、聚醯亞胺（polyimide；PI）、聚苯并噁唑（polybenzoxazole；PBO）、矽酮、丙烯酸酯以及環氧樹脂。
在一些實例實施例中，在形成多個第一內部連接墊132和多個第二內部連接墊134之後，可形成第一覆蓋絕緣層142和第二覆蓋絕緣層144。在其它實例實施例中，在形成具有對應於多個第一內部連接墊132和多個第二內部連接墊134的多個孔的第一覆蓋絕緣層142和第二覆蓋絕緣層144之後，可形成填充多個孔的多個第一內部連接墊132和多個第二內部連接墊134。多個第一內部連接墊132和多個第二內部連接墊134中的每一個可由包含例如銅（Cu）的材料形成。
在一些實例實施例中，多個第一內部連接墊132的頂部表面、第一覆蓋絕緣層142的頂部表面、多個第二內部連接墊134的頂部表面以及第二覆蓋絕緣層144的頂部表面可在同一平面上（例如，可為共面的）。在其它實例實施例中，第一內部連接墊132或第二內部連接墊134中的一個可從第一覆蓋絕緣層142的頂部表面或第二覆蓋絕緣層144的頂部表面中的對應頂部表面突出，且第一內部連接墊132或第二內部連接墊134中的另一個可從第一覆蓋絕緣層142的頂部表面或第二覆蓋絕緣層144的頂部表面中的對應頂部表面凹入。多個第一內部連接墊132的寬度和多個第二內部連接墊134的寬度在一些實例實施例中可為相同的，而在其它實例實施例中可為不同的。
貫穿電極150可具有連接到佈線結構120的第一端和延伸到第一半導體基板100中的第二端。貫穿電極150至少可有具有形狀柱狀的部件。貫穿電極150可包含形成於具有柱狀形狀的部件的表面上的阻擋膜和填充所述阻擋膜的掩埋導電層，且絕緣膜可位於第一半導體基板100與貫穿電極150之間。
參看圖1B，第二晶圓WF2附接到第一晶圓WF1使得第一覆蓋絕緣層142和第二覆蓋絕緣層144彼此接觸，且多個第一內部連接墊132和多個第二內部連接墊134彼此對應。第一覆蓋絕緣層142和第二覆蓋絕緣層144可藉由在將第二晶圓WF2附接到第一晶圓WF1的程序中施加熱和/或壓力而彼此黏附。舉例來說，在將第二晶圓WF2附接到第一晶圓WF1的程序中可施加第一溫度的熱。
參看圖1B和圖1C，可藉由施加比第一溫度高的第二溫度的熱使多個第一內部連接墊132和多個第二內部連接墊134接合為彼此對應以獲得多個裝置接合墊130。多個第一內部連接墊132和多個第二內部連接墊134中的對應第二內部連接墊可因熱而膨脹到彼此接觸，且接著金屬原子可經擴散而整合，從而形成多個裝置接合墊130。
參看圖1D，去除第二晶圓WF2的第一半導體基板100的一部分以暴露第二晶圓WF2的貫穿電極150。在一些實例實施例中，在去除第二晶圓WF2的第一半導體基板100的邊緣的一部分之後，可去除第二晶圓WF2的第一半導體基板100的上部部分以暴露第二晶圓WF2的貫穿電極150。
參看圖1E，電性連接到多個貫穿電極150中的各個貫穿電極的多個上部連接墊160形成於第二晶圓WF2的第一半導體基板100上。在一些實例實施例中，可另外形成保護絕緣層（未繪示），所述保護絕緣層覆蓋第二晶圓WF2的第一半導體基板100的頂部表面且暴露多個上部連接墊160。雖然在圖1E中多個上部連接墊160與多個貫穿電極150直接連接，但實例實施例並不限於此。在一些實例實施例中，多個上部連接墊160和多個貫穿電極150可經由導電重新佈線圖案（未繪示）彼此電性連接。
參看圖1F，上部半導體晶片UC附接到第二晶圓WF2，所述上部半導體晶片UC分別包含電性連接到多個上部連接墊160的多個晶片連接墊260。一個上部半導體晶片UC可附接到第二晶圓WF2以對應於第一晶圓WF1和第二晶圓WF2中的每一個的至少兩個半導體晶片區域CR。也就是說，一個上部半導體晶片UC可對應於第一晶圓WF1和第二晶圓WF2的至少四個半導體晶片區域CR。
每個上部半導體晶片UC可包含第二半導體基板200、第二半導體裝置210以及多個晶片連接墊260。第二半導體基板200可包含半導體或化合物半導體。第二半導體基板200可具有主動面和與主動面相對的非主動面。舉例來說，第二半導體裝置210和多個晶片連接墊260可位於第二半導體基板200的主動面上。
第二半導體裝置210可為例如中央處理單元（central processing unit；CPU）晶片、圖形處理單元（graphics processing unit；GPU）晶片或應用程式處理器（application processor；AP）晶片。
多個晶片連接端子250可位於多個上部連接墊160與多個晶片連接墊260中的對應晶片連接墊之間。多個晶片連接端子250可為例如凸塊或焊球。
包圍上部半導體晶片UC的模製構件300形成於第二晶圓WF2上。模製構件300可由例如環氧模製化合物（epoxy molding compound；EMC）形成。模製構件300可包圍第二晶圓WF2的頂部表面和上部半導體晶片UC的側表面。在一些實例實施例中，模製構件300可不覆蓋且可暴露上部半導體晶片UC的頂部表面。
參看圖1G，在使圖1F的所得結構倒置（例如倒裝）以使第一晶圓WF1位於第二晶圓WF2上方（例如之上）之後，去除第一晶圓WF1的第一半導體基板100的一部分以暴露第一晶圓WF1的貫穿電極150。在一些實例實施例中，在去除第一晶圓WF1的第一半導體基板100的邊緣的一部分之後，可去除第一半導體基板100的上部部分以暴露第一晶圓WF1的貫穿電極150。
參看圖1H，重新佈線結構RDS形成於第一晶圓WF1上。重新佈線結構RDS可包含多個重新佈線絕緣層530、多個重新佈線導電圖案510以及多個重新佈線通孔圖案520，所述多個重新佈線導電圖案位於多個重新佈線絕緣層530的頂部表面和底部表面中的至少一個上，所述多個重新佈線通孔圖案分別穿過多個重新佈線絕緣層530中的至少一個且連接到多個重新佈線導電圖案510中的對應一或多個重新佈線導電圖案。多個重新佈線導電圖案510和多個重新佈線通孔圖案520中的每一個可包含與重新佈線絕緣層530接觸的晶種層和晶種層上的導電材料層。
多個重新佈線導電圖案510和多個重新佈線通孔圖案520中的每一個可包含但不限於金屬、金屬合金或金屬氮化物。多個重新佈線絕緣層530中的每一個可包含例如有機化合物。在一些實例實施例中，多個重新佈線絕緣層530中的每一個可包含有機聚合物材料（例如，感光性聚醯亞胺（photosensitive polyimide；PSPI））。
重新佈線導電圖案510和重新佈線通孔圖案520可電性連接到第一晶圓WF1的貫穿電極150。與重新佈線導電圖案510接觸且電性連接到第一晶圓WF1的多個貫穿電極150的多個外部連接端子550可附接到重新佈線結構RDS。
在一些實例實施例中，在形成重新佈線結構RDS之前，電性連接到多個貫穿電極150的多個下部連接墊（未繪示）和/或覆蓋第一半導體基板100的頂部表面且暴露多個下部連接墊的保護絕緣層（未繪示）可形成於第一晶圓WF1的第一半導體基板100上。可以與用於形成多個上部連接墊160的方式相同或大體上類似的方式形成多個下部連接墊。在其它實例實施例中，當多個重新佈線導電圖案510中的一些和多個重新佈線絕緣層530中的一些執行多個下部連接墊和保護絕緣層的功能時，從而可不額外形成多個下部連接墊和保護絕緣層。
參看圖1H和圖1I，藉由沿不與上部半導體晶片UC垂直交疊的劃線區域SL切分重新佈線結構RDS、第一晶圓WF1、第二晶圓WF2以及模製構件300來形成彼此間隔開的多個半導體封裝1。在每個半導體封裝1中，可按順序堆疊重新佈線結構RDS、第一裝置層DL1（所述第一裝置層是藉由切分間隔開以具有至少兩個半導體晶片區域CR的第一晶圓WF1的一部分）、第二裝置層DL2（所述第二裝置層是藉由切分間隔開以具有至少兩個半導體晶片區域CR的第二晶圓WF2的一部分）以及第三裝置層DL3（所述第三裝置層包含上部半導體晶片UC）。
參看圖2，在半導體封裝1中，可按順序堆疊重新佈線結構RDS、包含至少兩個半導體晶片區域CR的第一裝置層DL1、包含至少兩個半導體晶片區域CR的第二裝置層DL2以及包含上部半導體晶片UC的第三裝置層DL3。第一裝置層DL1的至少兩個半導體晶片區域CR和第二裝置層DL2的至少兩個半導體晶片區域CR中的對應半導體晶片區域可彼此垂直交疊。
第一裝置層DL1可包含第一半導體基板100、第一半導體裝置110、佈線結構120、穿過第一半導體基板100的多個貫穿電極150，以及第一覆蓋絕緣層142。第二裝置層DL2可包含第一半導體基板100、第一半導體裝置110、佈線結構120、穿過第一半導體基板100的多個貫穿電極150，以及第二覆蓋絕緣層144。第二裝置層DL2可位於第一裝置層DL1上以使第一覆蓋絕緣層142和第二覆蓋絕緣層144與彼此接觸。裝置接合墊130可穿過第一覆蓋絕緣層142和第二覆蓋絕緣層144，且可將第一裝置層DL1的佈線結構120電性連接到第二裝置層DL2的佈線結構120。因此，裝置接合墊130可將第一裝置層DL1的貫穿電極150電性連接到第二裝置層DL2的貫穿電極150。分別電性連接到第二裝置層DL2的多個貫穿電極150的多個上部連接墊160可位於第二裝置層DL2上。第一裝置層DL1和第二裝置層DL2中的每一個的多個貫穿電極150中的至少一些可電性連接到第一裝置層DL1和第二裝置層DL2中的每一個的第一半導體裝置110。在一些實例實施例中，第一裝置層DL1和第二裝置層DL2中的每一個的多個貫穿電極150中的至少一些可僅用於與第二半導體裝置210進行電性連接。
第一裝置層DL1和第二裝置層DL2中的每一個可包含將至少兩個半導體晶片區域CR（在所述至少兩個半導體晶片區域中的每一個中定位有第一半導體裝置110）間隔開的劃線區域SL，且可包含在第一裝置層DL1和第二裝置層DL2中的每一個的邊緣處包圍至少兩個半導體晶片區域CR的殘餘劃線區域SLR。
在藉由切分如參看圖1H和圖1I所描述的重新佈線結構RDS、第一晶圓WF1、第二晶圓WF2以及模製構件300而形成彼此間隔開的多個半導體封裝1的程序中，殘餘劃線區域SLR是指在切分之後保留的劃線區域SL的部分。
舉例來說，當沿劃線區域將晶圓切分成彼此間隔開的多個半導體晶片時，只有部分的劃線區域可沿每個半導體晶片的邊緣作為殘餘劃線區域SLR得以保留。
然而，在根據實例實施例的半導體封裝1中，由於第一裝置層DL1和第二裝置層DL2中的每一個包含至少兩個半導體晶片區域CR，因此未切分的劃線區域SL可位於至少兩個半導體晶片區域CR之間，且切分的殘餘劃線區域SLR可位於第一裝置層DL1和第二裝置層DL2中的每一個的邊緣處。第一寬度W1（其為第一裝置層DL1和第二裝置層DL2中的每一個的劃線區域SL的寬度）可大於第二寬度W2（其為切分的殘餘劃線區域SLR中的每一個的寬度）。在一些實例實施例中，第一寬度W1可大於第二寬度W2的兩倍。
重新佈線結構RDS可包含多個重新佈線絕緣層530、多個重新佈線導電圖案510以及多個重新佈線通孔圖案520，所述多個重新佈線導電圖案位於多個重新佈線絕緣層530的頂部表面和底部表面中的至少一個上，所述多個重新佈線通孔圖案分別穿過多個重新佈線絕緣層530中的至少一個且連接到多個重新佈線導電圖案510中的對應一或多個。重新佈線導電圖案510和重新佈線通孔圖案520可以電性連接到第一裝置層DL1的貫穿電極150。電性連接到重新佈線導電圖案510的外部連接端子550可附接到面向第一裝置層DL1的重新佈線結構RDS。外部連接端子550可附接到重新佈線結構RDS的底部表面，且第一裝置層DL1可位於重新佈線結構RDS的頂部表面上。
第三裝置層DL3包含上部半導體晶片UC，所述上部半導體晶片包含電性連接到多個上部連接墊160的多個晶片連接墊260。上部半導體晶片UC可與第一裝置層DL1和第二裝置層DL2的至少兩個半導體晶片區域CR垂直交疊。也就是說，上部半導體晶片UC可對應於第一裝置層DL1和第二裝置層DL2的至少四個半導體晶片區域CR。多個晶片連接端子250可位於多個上部連接墊160與多個晶片連接墊260中的對應晶片連接墊之間。
包圍上部半導體晶片UC的模製構件300可位於第二裝置層DL2上。模製構件300可包圍第二裝置層DL2的頂部表面和上部半導體晶片UC的側表面。在一些實例實施例中，模製構件300可不覆蓋且可暴露上部半導體晶片UC的頂部表面。在一些實例實施例中，模製構件300的頂部表面和上部半導體晶片UC的頂部表面可在同一平面上（例如，可為共面的）。
在一些實例實施例中，熱耗散構件（未繪示）可附接到上部半導體晶片UC的頂部表面。熱介面材料（thermal interface material；TIM）層可位於上部半導體晶片UC的頂部表面與熱耗散構件之間。在一些實例實施例中，電磁干擾（electromagnetic interference；EMI）遮罩層（未繪示）可形成於半導體封裝1的側表面和頂部表面上。
在根據本發明概念的實例實施例的半導體封裝1中，第一裝置層DL1和第二裝置層DL2的第一半導體基板100的主動面經由面對面接合彼此黏附，且包含上部半導體晶片UC的第三裝置層DL3位於第一裝置層DL1和第二裝置層DL2上。而且，在第一裝置層DL1和第二裝置層DL2中的每一個中，可水平定位分別包含第一半導體裝置110的至少兩個半導體晶片區域CR，且包含與第一半導體裝置110不同的第二半導體裝置210的上部半導體晶片UC可位於第一裝置層DL1和第二裝置層DL2中的每一個的至少兩個半導體晶片區域CR上方。
在根據本發明概念的實例實施例的半導體封裝1中，由於上部半導體晶片UC附接到面積比上部半導體晶片UC大的第二裝置層DL2，因此可以在不使用額外中介層的情況下實現相對精細的節距，從而減少半導體封裝的製造成本。而且，在根據本發明概念的實例實施例的半導體封裝1中，由於外部連接端子550所連接的重新佈線結構RDS形成於具有比上部半導體晶片UC大的面積的第一裝置層DL1上，因此可不使用額外印刷電路板，從而實現相對較小的外觀尺寸。
在本發明中，可將第一裝置層DL1的半導體晶片區域CR、劃線區域SL、第一半導體基板100、第一半導體裝置110以及貫穿電極150分別稱為第一半導體晶片區域、第一劃線區域、第一半導體基板、第一半導體裝置以及第一貫穿電極。可將第二裝置層DL2的半導體晶片區域CR、劃線區域SL、第一半導體基板100、第一半導體裝置110以及貫穿電極150分別稱為第二半導體晶片區域、第二劃線區域、第二半導體基板、第二半導體裝置以及第二貫穿電極。可將第三裝置層DL3的第二半導體基板200和第二半導體裝置210分別稱為第三半導體基板和第三半導體裝置。
圖3A到圖3C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。圖4是根據實例實施例的藉由圖3A到圖3C中示出的方法形成的半導體封裝的橫截面視圖，且將不再給出與參看圖1A到圖2進行的相同的描述。詳細地說，圖3A示出圖1D之後的步驟。
參看圖3A，多個上部連接墊160和第三覆蓋絕緣層170形成於第二晶圓WF2的第一半導體基板100上，所述多個上部連接墊分別電性連接到多個貫穿電極150，所述第三覆蓋絕緣層覆蓋多個上部連接墊160的側壁且不覆蓋多個上部連接墊160的頂部表面。可藉由使用與用於形成第一內部連接墊132和第一覆蓋絕緣層142或多個第二內部連接墊134和第二覆蓋絕緣層144相同或大體上類似的方法來形成多個上部連接墊160和第三覆蓋絕緣層170。
參看圖3B，包含多個晶片連接墊260a的上部半導體晶片UCa附接到第二晶圓WF2。上部半導體晶片UCa可附接到第二晶圓WF2使得多個晶片連接墊260a對應於多個上部連接墊160。上部半導體晶片UCa可包含第二半導體基板200、第二半導體裝置210、多個晶片連接墊260a以及晶片覆蓋絕緣層270。晶片覆蓋絕緣層270可覆蓋多個晶片連接墊260a的側壁，且可不覆蓋第二半導體基板200上的多個晶片連接墊260a的頂部表面。
第三覆蓋絕緣層170和晶片覆蓋絕緣層270可藉由在將上部半導體晶片UCa附接到第二晶圓WF2的程序中施加熱和/或壓力彼此黏附。舉例來說，可在將上部半導體晶片UCa附接到第二晶圓WF2的程序中施加第三溫度的熱。包圍上部半導體晶片UCa的模製構件300形成於第二晶圓WF2上。
參看圖3B和圖3C，藉由施加比第三溫度高的第四溫度的熱來形成多個晶片接合墊265，所述多個晶片接合墊藉由將多個上部連接墊160與多個晶片連接墊260a中的對應晶片連接墊接合而獲得。多個上部連接墊160和多個晶片連接墊260a中的對應晶片連接墊可因熱而膨脹到彼此接觸，且接著來自多個上部連接墊160和多個晶片連接墊260a中的對應晶片連接墊的金屬原子經擴散而整合，從而形成多個晶片接合墊265。
參看圖4，藉由在圖3C的所得結構上執行以上圖1G到圖1I的程序來形成半導體封裝1a。在半導體封裝1a中，可按順序堆疊重新佈線結構RDS、包含至少兩個半導體晶片區域CR的第一裝置層DL1、包含至少兩個半導體晶片區域CR的第二裝置層DL2以及包含上部半導體晶片UCa的第三裝置層DL3a。
第三裝置層DL3a可位於第二裝置層DL2上以使第三覆蓋絕緣層170和晶片覆蓋絕緣層270彼此接觸。晶片接合墊265可穿過第三覆蓋絕緣層170和晶片覆蓋絕緣層270，且可將第二裝置層DL2的貫穿電極150電性連接到上部半導體晶片UCa的第二半導體裝置210。
圖5A到圖5D是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。圖6是根據實例實施例的藉由圖5A到圖5D中示出的方法形成的半導體封裝的橫截面視圖，且因此將不再給出與參看圖1A到圖2進行的相同的描述。詳細地說，圖5A示出圖1A之後的步驟。
參看圖1A和圖5A，可沿劃線區域SL切分第二晶圓WF2以將多個半導體晶片區域CR分離成多個下部半導體晶片DC。雖然在圖5A中下部半導體晶片DC不包含劃線區域SL，但實例實施例並不限於此，且下部半導體晶片DC可更包含劃線區域SL的部分，如圖2的殘餘劃線區域SLR。
多個下部半導體晶片DC附接到第一晶圓WF1以分別對應於第一晶圓WF1的多個半導體晶片區域CR。下部半導體晶片DC中的每一個可包含第一半導體基板100、第一半導體裝置110、佈線結構120、多個第一內部連接墊132、第一覆蓋絕緣層142以及多個貫穿電極150。
多個下部半導體晶片DC可附接到第一晶圓WF1，使得第一覆蓋絕緣層142和第二覆蓋絕緣層144彼此接觸且多個第一內部連接墊132和多個第二內部連接墊134彼此對應。第一覆蓋絕緣層142和第二覆蓋絕緣層144可藉由在將多個下部半導體晶片DC附接到第一晶圓WF1的程序中施加熱和/或壓力而彼此黏附。
參看圖5A和圖5B，形成多個裝置接合墊130，所述多個裝置接合墊藉由將多個第一內部連接墊132和多個第二內部連接墊134中的對應第二內部連接墊接合而獲得。
參看圖5C，填充多個下部半導體晶片DC之間的空間且覆蓋多個下部半導體晶片DC的填充模製構件（filling molding member）190形成於第一晶圓WF1上。填充模製構件190可包含例如EMC。
參看圖5D，在多個下部半導體晶片DC中去除第二晶圓WF2的第一半導體基板100的一部分和填充模製構件190的一部分以暴露多個下部半導體晶片DC的貫穿電極150。
參看圖6，藉由在圖5D的所得結構上執行以上圖1E到圖1I的程序來形成半導體封裝1b。在半導體封裝1b中，可按順序堆疊重新佈線結構RDS、第一裝置層DL1（所述第一裝置層包含藉由劃線區域SL彼此間隔開的至少兩個半導體晶片區域CR）、第二裝置層DL2b（所述第二裝置層包含藉由其間的填充模製構件190彼此間隔開的至少兩個下部半導體晶片DC）以及第三裝置層DL3（所述第三裝置層包含上部半導體晶片UC）。
不同於圖2的藉由使用晶圓到晶圓（wafer-to-wafer；W2W）接合方法來在第一裝置層DL1上形成第二裝置層DL2的半導體封裝1，圖6的半導體封裝1b可藉由使用晶片到晶圓/晶粒到晶圓（chip-to-wafer/die-to-wafer；C2W/D2W）接合方法來在第一裝置層DL1上形成第二裝置層DL2b。
圖7A到圖7C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。圖8是根據實例實施例的藉由圖7A到圖7C中示出的方法形成的半導體封裝的橫截面視圖，因此將不再給出與參看圖1A到圖2進行的相同的描述。
參看圖7A，製備第一晶圓WF1c和第二晶圓WF2c。第一晶圓WF1c和第二晶圓WF2c中的每一個可包含由劃線區域SL彼此間隔開的多個半導體晶片區域CR和多個中介區域IR。在第一晶圓WF1c和第二晶圓WF2c中的每一個中，定位有多個中介區域IR，替代圖1A的第一晶圓WF1和第二晶圓WF2中的每一個的多個半導體晶片區域CR中的一些，且描述的重點將放在多個中介區域IR上。第一晶圓WF1c和第二晶圓WF2c中的每一個的多個半導體晶片區域CR的數目可少於圖1A的第一晶圓WF1和第二晶圓WF2中的每一個的多個半導體晶片區域CR的數目。
中介區域IR中的每一個的大小（面積）在一些實例實施例中可與半導體晶片區域CR中的每一個的大小（面積）相同，且在其它實例實施例中可小於半導體晶片區域CR的大小（面積）。因此，第一晶圓WF1c和第二晶圓WF2c中的每一個的多個半導體晶片區域CR的數目和多個中介區域IR的數目的總和在一些實例實施例中可與圖1A的第一晶圓WF1和第二晶圓WF2中的每一個的多個半導體晶片區域CR的總數相同，且在其它實例實施例中可大於圖1A的第一晶圓WF1和第二晶圓WF2中的每一個的多個半導體晶片區域CR的總數。
第一晶圓WF1c的中介區域IR中的每一個包含多個第一額外連接墊136和連接到多個第一額外連接墊136的多個額外貫穿電極152，且第二晶圓WF2c的中介區域IR中的每一個包含多個第二額外連接墊138和連接到多個第二額外連接墊138的多個額外貫穿電極152。第一覆蓋絕緣層142和第二覆蓋絕緣層144可覆蓋多個第一額外連接墊136和多個第二額外連接墊138的側壁，並且在第一晶圓WF1c和第二晶圓WF2c的中介區域IR中可不覆蓋且可暴露多個第一額外連接墊136和多個第二額外連接墊138的頂部表面。
雖然在圖7A中為了便於闡釋，第一額外連接墊136和第二額外連接墊138比第一內部連接墊132和第二內部連接墊134厚，但實例實施例並不限於此。舉例來說，第一額外連接墊136和第二額外連接墊138的厚度可與第一內部連接墊132和第二內部連接墊134的厚度相同。佈線結構120可位於第一額外連接墊136與額外貫穿電極152之間以及第二額外連接墊138與額外貫穿電極152之間。
參看圖7B，第二晶圓WF2c附接到第一晶圓WF1c使得第一覆蓋絕緣層142和第二覆蓋絕緣層144與彼此接觸，多個第一內部連接墊132和多個第二內部連接墊134彼此對應且多個第一額外連接墊136和多個第二額外連接墊138彼此對應。
參看圖7B和圖7C，形成多個裝置接合墊130和多個額外接合墊135，所述多個裝置接合墊藉由將多個第一內部連接墊132和多個第二內部連接墊134中的對應第二內部連接墊接合而獲得，所述多個額外接合墊藉由將多個第一額外連接墊136和多個第二額外連接墊138中的對應第二額外連接墊接合為藉由擴散接合來形成整合結構而獲得。
參看圖8，藉由在圖7C的所得結構上執行與以上圖1D到圖1I的程序相同或大體上類似的程序來形成半導體封裝1c。在半導體封裝1c中，可按順序堆疊重新佈線結構RDSc、包含至少兩個半導體晶片區域CR和至少一個中介區域IR的第一裝置層DL1c、包含至少兩個半導體晶片區域CR和至少一個中介區域IR的第二裝置層DL2c以及包含上部半導體晶片UCc的第三裝置層DL3c。
第一裝置層DL1c可包含第一半導體基板100（所述第一半導體基板包含至少兩個半導體晶片區域CR和至少一個中介區域IR）、佈線結構120、第一覆蓋絕緣層142、半導體晶片區域CR的第一半導體裝置110和多個貫穿電極150，以及中介區域IR的多個額外貫穿電極152，第二裝置層DL2c可包含第一半導體基板100（所述第一半導體基板包含至少兩個半導體晶片區域CR和至少一個中介區域IR）、佈線結構120、第二覆蓋絕緣層144、半導體晶片區域CR的第一半導體裝置110和多個貫穿電極150，以及中介區域IR的多個額外貫穿電極152，且第二裝置層DL2c可位於第一裝置層DL1c上使得第一覆蓋絕緣層142和第二覆蓋絕緣層144彼此接觸。裝置接合墊130可穿過半導體晶片區域CR中的第一覆蓋絕緣層142和第二覆蓋絕緣層144，且可將第一裝置層DL1c的貫穿電極150電性連接到第二裝置層DL2c的貫穿電極150。額外接合墊135可穿過中介區域IR中的第一覆蓋絕緣層142和第二覆蓋絕緣層144，且可將第一裝置層DL1c的額外貫穿電極152電性連接到第二裝置層DL2c的額外貫穿電極152。
電性連接到多個貫穿電極150的多個上部連接墊160和電性連接到多個額外貫穿電極152的多個額外上部連接墊162可位於第二裝置層DL2c上。
上部半導體晶片UCc可包含第二半導體基板200、第二半導體裝置210、多個晶片連接墊260以及多個額外晶片連接墊262。多個晶片連接端子250可位於彼此對應的多個上部連接墊160與多個晶片連接墊260之間，且多個額外晶片連接端子252可位於彼此對應的多個額外上部連接墊162與多個額外晶片連接墊262之間。
重新佈線結構RDSc可包含多個重新佈線絕緣層530、位於多個重新佈線絕緣層530的頂部表面和底部表面中的至少一個上的多個重新佈線導電圖案510c，以及穿過多個重新佈線絕緣層530中的至少一個且連接到多個重新佈線導電圖案510c的多個重新佈線通孔圖案520c。
重新佈線導電圖案510c和重新佈線通孔圖案520c可電性連接到第一裝置層DL1c的貫穿電極150和額外貫穿電極152。外部連接端子550和額外外部連接端子552可附接到重新佈線結構RDSc，所述外部連接端子接觸重新佈線導電圖案510c且電性連接到第一裝置層DL1c的多個貫穿電極150，所述額外外部連接端子電性連接到或熱連接到多個額外貫穿電極152。
在根據本發明概念的實例實施例的半導體封裝1c中，當上部半導體晶片UCc所需的電氣路徑的數目相對較大時，包含多個額外貫穿電極152的中介區域IR可位於第一裝置層DL1c和第二裝置層DL2c中的每一個中，且可將多個額外貫穿電極152用作額外電氣路徑。
或者，在根據本發明概念的實例實施例的半導體封裝1c中，當上部半導體晶片UCc中產生的熱相對較大時，可將多個額外晶片連接墊262、多個額外貫穿電極152以及多個額外外部連接端子552用作熱傳遞路徑，且可將上部半導體晶片UCc中產生的熱向外排出。
圖9A到圖9C是按順序示出根據實施例的製造半導體封裝的方法的橫截面視圖。圖10是根據實例實施例的半導體封裝的橫截面視圖，且在圖9A到圖10中將不再給出與參看圖1A到圖2以及圖7A到圖8進行的相同的描述。
參看圖9A，製備第一晶圓WF1d和第二晶圓WF2d。第一晶圓WF1d和第二晶圓WF2d中的每一個可包含由劃線區域SLd劃分的多個半導體晶片區域CR。用第一晶圓WF1d和第二晶圓WF2d中的每一個的劃線區域SLd替換圖1A的第一晶圓WF1和第二晶圓WF2中的每一個的劃線區域SL，因此描述的重點將放在劃線區域SLd上。
第一晶圓WF1d的劃線區域SLd中的每一個包含多個第一額外連接墊136d和連接到多個第一額外連接墊136d的多個額外貫穿電極152d，且第二晶圓WF2d的劃線區域SLd中的每一個包含多個第二額外連接墊138d和連接到多個第二額外連接墊138d的多個額外貫穿電極152d。第一覆蓋絕緣層142和第二覆蓋絕緣層144可覆蓋多個第一額外連接墊136d和多個第二額外連接墊138d的側表面，並且在第一晶圓WF1d和第二晶圓WF2d的劃線區域SLd中可不覆蓋且可暴露多個第一額外連接墊136d和多個第二額外連接墊138d的頂部表面。
雖然在圖9A中為了便於闡釋，第一額外連接墊136d和第二額外連接墊138d比第一內部連接墊132和第二內部連接墊134厚，但實例實施例並不限於此。
參看圖9B，第二晶圓WF2d附接到第一晶圓WF1d使得第一覆蓋絕緣層142和第二覆蓋絕緣層144彼此接觸，多個第一內部連接墊132和多個第二內部連接墊134彼此對應，且多個第一額外連接墊136d和多個第二額外連接墊138d彼此對應。
參看圖9B和圖9C，形成多個裝置接合墊130和多個額外接合墊135d，所述多個裝置接合墊藉由將多個第一內部連接墊132與多個第二內部連接墊134中的對應第二內部連接墊接合而獲得，所述多個額外接合墊藉由將多個第一額外連接墊136d和多個第二額外連接墊138d接合而獲得。
參看圖10，藉由在圖9C的所得結構上執行與以上圖1D到圖1I的程序相同或大體上類似的程序來形成半導體封裝1d。在半導體封裝1d中，可按順序堆疊重新佈線結構RDSd、包含由劃線區域SLd劃分的至少兩個半導體晶片區域CR的第一裝置層DL1d、包含由劃線區域SLd劃分的至少兩個半導體晶片區域CR的第二裝置層DL2d以及包含上部半導體晶片UCd的第三裝置層DLdc。
第一裝置層DL1d可包含第一半導體基板100（所述第一半導體基板包含由劃線區域SLd劃分的至少兩個半導體晶片區域CR）、佈線結構120、第一覆蓋絕緣層142、半導體晶片區域CR的第一半導體裝置110和多個貫穿電極150，以及劃線區域SLd的多個額外貫穿電極152d，第二裝置層DL2d可包含第一半導體基板100（所述第一半導體基板包含由劃線區域SLd劃分的至少兩個半導體晶片區域CR）、佈線結構120、第二覆蓋絕緣層144、半導體晶片區域CR的第一半導體裝置110和多個貫穿電極150，以及劃線區域SLd的多個額外貫穿電極152d，且第二裝置層DL2d可位於第一裝置層DL1d上使得第一覆蓋絕緣層142和第二覆蓋絕緣層144彼此接觸。裝置接合墊130可穿過半導體晶片區域CR中的第一覆蓋絕緣層142和第二覆蓋絕緣層144，且可將第一裝置層DL1d的貫穿電極150電性連接到第二裝置層DL2d的貫穿電極150。額外接合墊135d可穿過劃線區域SLd中的第一覆蓋絕緣層142和第二覆蓋絕緣層144，且可將第一裝置層DL1d的額外貫穿電極152d電性連接到第二裝置層DL2d的額外貫穿電極152d。
電性連接到多個貫穿電極150的多個上部連接墊160和電性連接到多個額外貫穿電極152d的多個額外上部連接墊162d可位於第二裝置層DL2d上。
上部半導體晶片UCd可包含第二半導體基板200、第二半導體裝置210、多個晶片連接墊260以及多個額外晶片連接墊262d。多個晶片連接端子250可位於彼此對應的多個上部連接墊160與多個晶片連接墊260之間，且多個額外晶片連接端子252d可位於彼此對應的多個額外上部連接墊162d與多個額外晶片連接墊262d之間。
重新佈線結構RDSd可包含多個重新佈線絕緣層530、位於多個重新佈線絕緣層530的頂部表面和底部表面中的至少一個上的多個重新佈線導電圖案510d，以及穿過多個重新佈線絕緣層530中的至少一個且連接到多個重新佈線導電圖案510d的多個重新佈線通孔圖案520c。重新佈線導電圖案510d和重新佈線通孔圖案520d可電性連接到第一裝置層DL1d的貫穿電極150和額外貫穿電極152。外部連接端子550和額外外部連接端子552d可附接到重新佈線結構RDSd，所述外部連接端子接觸重新佈線導電圖案510d且電性連接到第一裝置層DL1d的多個貫穿電極150，所述額外外部連接端子電性連接到或熱連接到多個額外貫穿電極152d。
雖然圖10中僅示出一個額外接合墊135d、第一裝置層DL1d和第二裝置層DL2d中的每一個的一個額外貫穿電極152d、一個額外上部連接墊162d、一個額外晶片連接端子252d、一個額外晶片連接墊262d以及一個額外外部連接端子552d，但實例實施例並不限於此，且多個元件可在劃線區域SLd延伸的方向上或在兩個半導體晶片區域CR之間的方向上位於兩個半導體晶片區域CR之間。
圖11A到圖11E是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。圖12是根據實例實施例的藉由圖11A到圖11E中示出的方法形成的半導體封裝的橫截面視圖，且將不再給出與參看圖5A到圖6以及圖7A到圖8進行的相同的描述。
參看圖11A，多個下部半導體晶片DC附接到第一晶圓WF1c以對應於第一晶圓WF1c的多個半導體晶片區域CR。第一晶圓WF1c和下部半導體晶片DC與圖7A的第一晶圓WF1c和圖5A的下部半導體晶片DC大體上相同，因此將不再給出其詳細闡釋。
參看圖11A和圖11B，形成多個裝置接合墊130，所述多個裝置接合墊藉由將彼此對應的多個第一內部連接墊132和多個第二內部連接墊134接合而獲得。
參看圖11C，填充多個下部半導體晶片DC之間的空間且覆蓋多個下部半導體晶片DC的填充模製構件190e形成於第一晶圓WF1c上。填充模製構件190e可由例如EMC形成。
參看圖11D，在多個下部半導體晶片DC中去除第一半導體基板100的一部分和填充模製構件190e的一部分以暴露多個下部半導體晶片DC的貫穿電極150。
接下來，分別電性連接到多個貫穿電極150的多個上部連接墊160形成於多個下部半導體晶片DC的第一半導體基板100上。在藉由進一步去除填充模製構件190e的一部分而將多個通孔195（藉由所述多個通孔暴露多個第一額外連接墊136）形成於第一晶圓WF1c的中介區域IR中之後，形成填充多個通孔195的至少部分且連接到多個第一額外連接墊136的多個穿塑孔（through-mold via）180。
參看圖11E，上部半導體晶片UCc附接到多個下部半導體晶片DC和填充模製構件190e。上部半導體晶片UCc可包含第二半導體基板200、第二半導體裝置210、多個晶片連接墊260以及多個額外晶片連接墊262。多個晶片連接端子250可位於彼此對應的多個上部連接墊160與多個晶片連接墊260之間，且多個額外晶片連接端子252e可位於彼此對應的多個穿塑孔180與多個額外晶片連接墊262之間。包圍上部半導體晶片UCc的模製構件300形成於多個下部半導體晶片DC和填充模製構件190e上。
參看圖12，藉由在圖11E的所得結構上執行以上圖1G到圖1I的程序來形成半導體封裝1e。用半導體封裝1e的第二裝置層DL2e替換圖8的半導體封裝1c的第二裝置層DL2c，且用半導體封裝1e的第三裝置層DL3e的額外晶片連接端子252e替換圖8的第三裝置層DL3c的額外晶片連接端子252，因此描述的重點將放在差異上。
在半導體封裝1e中，可按順序堆疊重新佈線結構RDSe、包含至少兩個半導體晶片區域CR和至少一個中介區域IR的第一裝置層DL1e、包含至少兩個下部半導體晶片DC的第二裝置層DL2e以及包含上部半導體晶片UCc的第三裝置層DL3e。半導體封裝1e的第二裝置層DL2e包含至少兩個下部半導體晶片DC（而非圖8的第二裝置層DL2c的至少兩個半導體晶片區域CR），且包含具有多個通孔195和形成於多個通孔195中的多個穿塑孔180的填充模製構件190e（而非中介區域IR）。多個額外晶片連接端子252e可位於多個穿塑孔180與多個額外晶片連接墊262之間，且彼此對應的多個穿塑孔180和多個額外晶片連接端子252e可彼此直接連接。因此，半導體封裝1e可不包含圖8的半導體封裝1c的額外上部連接墊162。
圖13A和圖13B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖，且圖14是根據實例實施例的藉由圖13A到圖13B中示出的方法形成的半導體封裝的橫截面視圖，且將不再給出參看圖1A到圖2、圖5A到圖6以及圖9A到圖10進行的相同的描述。
參看圖13A，多個下部半導體晶片DC附接到第一晶圓WF1d以對應於第一晶圓WF1d的多個半導體晶片區域CR。第一晶圓WF1d和下部半導體晶片DC與圖9A的第一晶圓WF1d和圖5A的下部半導體晶片DC相同或大體上類似，因此將不再給出其詳細闡釋。
參看圖13B，藉由執行以上圖11B的程序來形成多個裝置接合墊130，且藉由執行與圖11C和圖11D相似的程序而將分別電性連接到多個貫穿電極150的多個上部連接墊160形成於多個下部半導體晶片DC的第一半導體基板100上。而且，填充多個下部半導體晶片DC之間的空間且具有多個通孔195f的填充模製構件190f形成於第一晶圓WF1d上，且形成填充多個通孔195f的至少部分且連接到多個第一額外連接墊136d的多個穿塑孔180f。
接下來，上部半導體晶片UCd附接到多個下部半導體晶片DC和填充模製構件190f。上部半導體晶片UCd可包含第二半導體基板200、第二半導體裝置210、多個晶片連接墊260以及多個額外晶片連接墊262d。多個晶片連接端子250可位於彼此對應的多個上部連接墊160與多個晶片連接墊260之間，且多個額外晶片連接端子252f可位於彼此對應的多個穿塑孔180f與多個額外晶片連接墊262d之間。包圍上部半導體晶片UCd的模製構件300形成於多個下部半導體晶片DC和填充模製構件190f上。
參看圖14，藉由在圖13B的所得結構上執行以上圖11E以及圖1G到圖1I的程序來形成半導體封裝1f。用半導體封裝1f的第二裝置層DL2f替換圖10的半導體封裝1d的第二裝置層DL2d，且用第三裝置層DL3f的額外晶片連接端子252f替換圖10的第三裝置層DL3d的額外晶片連接端子252d，因此描述的重點將放在差異上。
在半導體封裝1f中，可按順序堆疊重新佈線結構RDSd、包含由劃線區域SLd劃分的至少兩個半導體晶片區域CR的第一裝置層DL1d、包含至少兩個下部半導體晶片DC的第二裝置層DL2f以及包含上部半導體晶片UCd的第三裝置層DL3f。半導體封裝1f的第二裝置層DL2f包含至少兩個下部半導體晶片DC（而非圖10的第二裝置層DL2d的至少兩個半導體晶片區域CR），且包含具有多個通孔195f和形成於多個通孔195f中的多個穿塑孔180f的填充模製構件190f（而非劃線區域SLd）。多個額外晶片連接端子252f可位於多個穿塑孔180f與多個額外晶片連接墊262d之間，且彼此對應的多個穿塑孔180f和多個額外晶片連接端子252f可彼此直接連接。因此，半導體封裝1f可不包含圖10的半導體封裝1d的額外上部連接墊162d。
圖15A和圖15B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖，且圖16是根據實例實施例的半導體封裝的橫截面視圖，且將不再給出參看圖3A到圖4進行的相同的描述。詳細地說，圖15A示出圖3A之後的步驟。
參看圖15A，藉由去除第二晶圓WF2的第三覆蓋絕緣層170的一部分和第一半導體基板100的上部部分來形成凹部空間（recess space）RS。可藉由在第二晶圓WF2上形成覆蓋第三覆蓋絕緣層170的其餘部分和多個上部連接墊160的遮罩圖案且接著藉由將所述遮罩圖案用作蝕刻遮罩來去除第二晶圓WF2的第三覆蓋絕緣層170的一部分和第一半導體基板100的上部部分以形成凹部空間RS。遮罩圖案的寬度可等於或大於圖15B的上部半導體晶片UCa的寬度。
參看圖15B，包含多個晶片連接墊260a的上部半導體晶片UCa附接到包含凹部空間RS的第二晶圓WF2。上部半導體晶片UCa可附接到第二晶圓WF2使得多個晶片連接墊260a對應於多個上部連接墊160。上部半導體晶片UCa可附接到第二晶圓WF2以相對於凹部空間RS對齊，且第三覆蓋絕緣層170和晶片覆蓋絕緣層270可彼此黏附。
參看圖16，藉由在圖15B的所得結構上執行以上圖3C的程序來形成多個晶片接合墊265和模製構件300g，所述多個晶片接合墊藉由將彼此對應的多個上部連接墊160和多個晶片連接墊260a接合而獲得，所述模製構件填充第二晶圓WF2中的凹部RS且包圍上部半導體晶片UCa。接下來，藉由執行以上圖1G到圖1I的程序來形成半導體封裝1g。用半導體封裝1g的第二裝置層DL2g和模製構件300g替換圖4的半導體封裝1a的第二裝置層DL2和模製構件300，因此描述的重點將放在差異上。
在半導體封裝1g中，可按順序堆疊重新佈線結構RDS、含由劃線區域SL劃分的至少兩個半導體晶片區域CR的第一裝置層DL1、包含至少兩個下部半導體晶片DC的第二裝置層DL2g以及包含上部半導體晶片UCa的第三裝置層DL3a。半導體封裝1g的第二裝置層DL2g的第一半導體基板100可包含凹部空間RS，且凹部空間RS可填充模製構件300g。上部半導體晶片UCa可附接到由第二裝置層DL2g的第一半導體基板100的凹部空間RS限定的突部。
圖17A和圖17B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。圖18是根據實例實施例的藉由圖17A和圖17B中示出的方法形成的半導體封裝的橫截面視圖，且將不再給出與參看圖5A到圖6進行的相同的描述。詳細地說，圖17A示出在圖5A中的多個下部半導體晶片DC附接到第一晶圓WF1之前的步驟。
參看圖17A，藉由去除第一覆蓋絕緣層142的一部分和第一半導體基板100的上部部分來在第一晶圓WF1中形成凹部空間RSh。可藉由在第一晶圓WF1上形成覆蓋第一覆蓋絕緣層142的其餘部分和多個第一內部連接墊132的遮罩圖案且接著藉由將所述遮罩圖案用作蝕刻遮罩來去除第一覆蓋絕緣層142的一部分和第一半導體基板100的上部部分以形成凹部空間RSh。遮罩圖案的寬度可等於或大於下部半導體晶片DC中的每一個的寬度。
參看圖17B，多個下部半導體晶片DC附接到包含凹部空間RSh的第一晶圓WF1以對應於第一晶圓WF1的多個半導體晶片區域CR。多個下部半導體晶片DC可附接到第一晶圓WF1，使得第一覆蓋絕緣層142和第二覆蓋絕緣層144與彼此接觸且多個第一內部連接墊132和多個第二內部連接墊134彼此對應。
下部半導體晶片DC可附接到第一晶圓WF1以相對於凹部空間RSh對齊，且第一覆蓋絕緣層142和第二覆蓋絕緣層144可彼此黏附。
參看圖18，藉由在圖17B的所得結構上執行以上圖5C和圖5D的程序來形成半導體封裝1h。用半導體封裝1h的第一裝置層DL1h和填充模製構件190h替換圖6的半導體封裝1b的第一裝置層DL1和填充模製構件190，因此描述的重點將放在差異上。
在半導體封裝1h中，可按順序堆疊重新佈線結構RDS、第一裝置層DL1h、第二裝置層DL2b以及第三裝置層DL3。半導體封裝1h的第一裝置層DL1h的第一半導體基板100可包含凹部空間RSh，且凹部空間RSh可填充填充模製構件190h。下部半導體晶片DC以附接到由第一裝置層DL1h的第一半導體基板100的凹部空間RSh限定的突部。
圖19A到圖19C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖，且將不再給出參看圖1A到圖2進行的相同的描述。詳細地說，圖19A到圖19C示出圖1D之後的步驟。
參看圖19A，藉由在圖1D的所得結構上執行以上圖1H的程序來在第一晶圓WF1上形成重新佈線結構RDS。重新佈線結構RDS可包含多個重新佈線絕緣層530、位於多個重新佈線絕緣層530的頂部表面和底部表面中的至少一個上的多個重新佈線導電圖案510，以及穿過多個重新佈線絕緣層530中的至少一個且連接到多個重新佈線導電圖案510的多個重新佈線通孔圖案520。與重新佈線導電圖案510接觸且電性連接到第一晶圓WF1的多個貫穿電極150的多個外部連接端子550可附接到重新佈線結構RDS。
參看圖19B，在使圖19B的所得結構倒置以使重新佈線結構RDs正面朝下之後，其上形成有重新佈線結構RDS的第一晶圓WF1附接到其間具有黏附膜（adhesive film）20的載體基板10。黏附膜20可填充重新佈線結構RDS與載體基板10之間的空間，且可包圍外部連接端子550。
參看圖19C，藉由執行以上圖1E和圖1F的程序來形成多個上部連接墊160，且附接上部半導體晶片UC，所述上部半導體晶片包含電性連接到多個上部連接墊160的多個晶片連接墊260。多個晶片連接端子250可位於彼此對應的多個上部連接墊160與多個晶片連接墊260之間。包圍上部半導體晶片UC的模製構件300形成於第二晶圓WF2上。接下來，可藉由執行以上圖1I的程序來形成圖2的半導體封裝1。
此外，本領域的一般技術人員應理解可藉由使用以上圖19A到圖19C的程序來形成圖4、圖6、圖8、圖10、圖12、圖14、圖16以及圖18的半導體封裝1a、半導體封裝1b、半導體封裝1c、半導體封裝1d、半導體封裝1e、半導體封裝1f、半導體封裝1g以及半導體封裝1h中的任何一個，因此將不再給出詳細闡釋。
圖20和圖21是示出根據一些實例實施例的半導體封裝的多個半導體晶片的布圖的平面視圖。
參看圖20，半導體封裝2可包含上部半導體晶片UC-1，所述上部半導體晶片位於由劃線區域SL-1劃分的多個半導體晶片區域CR-1上方。圖20的多個半導體晶片區域CR-1中的每一個包含兩個堆疊半導體晶片區域，或堆疊在半導體晶片區域上的下部半導體晶片。雖然半導體封裝2包含圖20中的16個半導體晶片區域CR-1，但實例實施例並不限於此，並且半導體封裝2可包含兩個或大於兩個半導體晶片區域CR-1。
半導體晶片區域CR-1可為圖2、圖4、圖6、圖10、圖14、圖16或圖18的第一裝置層DL1、第一裝置層DL1d或第一裝置層DL1h的半導體晶片區域CR和第二裝置層DL2、第二裝置層DL2a或第二裝置層DL2d的半導體晶片區域CR或第二裝置層DL2b的下部半導體晶片DC。上部半導體晶片UC-1可為圖2、圖4、圖6、圖10、圖14、圖16或圖18的上部半導體晶片UC、上部半導體晶片UCa或上部半導體晶片UCd。劃線區域SL-1可為圖2、圖4、圖6、圖10、圖14、圖16或圖18的第一裝置層DL1、第一裝置層DL1d或第一裝置層DL1h的劃線區域SL或劃線區域SLd，和第二裝置層DL2、第二裝置層DL2a或第二裝置層DL2d的劃線區域SL或劃線區域SLd。
參看圖21，半導體封裝2a可包含由劃線區域SL-2劃分的多個半導體晶片區域CR-2和位於多個中介區域IR-2上方的上部半導體晶片UC-2。圖21的多個半導體晶片區域CR-2中的每一個包含兩個堆疊半導體晶片區域，或堆疊在半導體晶片區域上的下部半導體晶片。雖然圖21的半導體封裝2a包含16個半導體晶片區域CR-2和4個中介區域IR-2，但實例實施例並不限於此，且半導體封裝2a可包含兩個或大於兩個半導體晶片區域CR-1和一或多個中介區域IR-2。
半導體晶片區域CR-2可為圖8或圖12的第一裝置層DL1c的半導體晶片區域CR和第二裝置層DL2c或第二裝置層DL2e的半導體晶片區域CR或下部半導體晶片DC。中介區域IR-2可為圖8或圖12的第一裝置層DL1c的中介區域IR和第二裝置層DL2c的中介區域IR。劃線區域SL-2可為圖8或圖12的第一裝置層DL1c的劃線區域SL和第二裝置層DL2c的劃線區域SL。
圖22到圖24是用於在概念上描述按照根據實例實施例的製造半導體封裝的方法形成裝置接合墊、晶片接合墊以及額外接合墊的程序的橫截面視圖。將參看圖22到圖24以及圖1A和圖1C描述形成裝置接合墊130的程序。
參看圖22，如（a）中所示，第一內部連接墊132和第二內部連接墊134的頂部表面和第一覆蓋絕緣層142和第二覆蓋絕緣層144的頂部表面可在同一平面上（例如，可為共面的）。如（b）中所示，第一覆蓋絕緣層142和第二覆蓋絕緣層144可藉由施加第一溫度的熱而彼此接觸。如（c）中所示，當施加第二溫度的熱時，第一內部連接墊132和第二內部連接墊134的金屬原子可經擴散而整合，從而形成多個裝置接合墊130。
參看圖23，如（a）中所示，藉由調整形成第一內部連接墊132和第二內部連接墊134的平坦化程序的條件，第一內部連接墊132和第二內部連接墊134中的一個的頂部表面可突出，而另一個的頂部表面可凹入。如（b）中所示，當施加第一溫度的熱時，第一覆蓋絕緣層142和第二覆蓋絕緣層144可彼此接觸。如（c）中所示，當施加第二溫度的熱時，第一內部連接墊132和第二內部連接墊134可膨脹到彼此接觸。接下來，如（d）中所示，第一內部連接墊132和第二內部連接墊134的金屬原子可經擴散而整合，從而形成多個裝置接合墊130。
參看圖24，如（a）中所示，第一內部連接墊132和第二內部連接墊134可具有不同寬度。如（b）中所示，當施加第一溫度的熱時，第一覆蓋絕緣層142和第二覆蓋絕緣層144可彼此接觸。如（c）中所示，當施加第二溫度的熱時，第一內部連接墊132和第二內部連接墊134可膨脹到彼此接觸。接下來，如（d）中所示，第一內部連接墊132和第二內部連接墊134中的每一個的金屬原子可經擴散而整合，從而形成多個裝置接合墊130。
由於根據本發明概念的一些實例實施例的半導體封裝可在不使用額外中介層的情況下實現相對精細的節距，因此可減少半導體封裝的製造成本。由於半導體封裝具有與外部連接端子連接的重新佈線結構，因此可不使用額外印刷電路板，從而使得有可能具有相對較小的外觀尺寸。
1、1a、1b、1c、1d、1e、1f、1g、1h、2、2a:半導體封裝 10:載體基板 20:黏附膜 100:第一半導體基板 110:第一半導體裝置 120:佈線結構 130:裝置接合墊 132:第一內部連接墊 134:第二內部連接墊 135、135d:額外接合墊 136、136d:第一額外連接墊 138、138d:第二額外連接墊 142:第一覆蓋絕緣層 144:第二覆蓋絕緣層 150:貫穿電極 152、152d:額外貫穿電極 160:上部連接墊 162、162d:額外上部連接墊 170:第三覆蓋絕緣層 180、180f:穿塑孔 190、190e、190f、190h:填充模製構件 195、195f:通孔 200:第二半導體基板 210:第二半導體裝置 250:晶片連接端子 252、252d、252e、252f:額外晶片連接端子 260、260a:晶片連接墊 262、262d:額外晶片連接墊 265:晶片接合墊 270:晶片覆蓋絕緣層 300、300g:模製構件 510、510c、510d:重新佈線導電圖案 520、520c、520d:重新佈線通孔圖案 530:重新佈線絕緣層 550:外部連接端子 552、552d:額外外部連接端子 CR、CR-1、CR-2:半導體晶片區域 DC:下部半導體晶片 DL1、DL1c、DL1d、DL1e、DL1h:第一裝置層 DL2、DL2a、DL2b、DL2c、DL2d、DL2e、DL2f、DL2g:第二裝置層 DL3、DL3a、DL3c、DL3d、DL3e、DL3f:第三裝置層 IR、IR-2:中介區域 RS、RSh:凹部空間 RDS、RDSc、RDSd、RDSe:重新佈線結構 SL、SLd、SL-1、SL-2:劃線區域 SLR:殘餘劃線區域 UC、UCa、UCc、UCd、UC-1、UC-2:上部半導體晶片 W1:第一寬度 W2:第二寬度 WF1、WF1c、WF1d:第一晶圓 WF2、WF2c、WF2d:第二晶圓
根據以下結合附圖進行的詳細描述將更清楚地理解本發明概念的實例實施例，其中： 圖1A到圖1I是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖2是根據實例實施例的半導體封裝的橫截面視圖。 圖3A到圖3C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖4是根據實例實施例的藉由圖3A到圖3D中示出的方法形成的半導體封裝的橫截面視圖。 圖5A到圖5D是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖6是根據實例實施例的藉由圖5A到圖5D中示出的方法形成的半導體封裝的橫截面視圖。 圖7A到圖7C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖8是根據實例實施例的藉由圖7A到圖7C中示出的方法形成的半導體封裝的橫截面視圖。 圖9A到圖9C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖10是根據實例實施例的藉由圖9A到圖9C中示出的方法形成的半導體封裝的橫截面視圖。 圖11A到圖11E是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖12是根據實例實施例的藉由圖11A到圖11E中示出的方法形成的半導體封裝的橫截面視圖。 圖13A和圖13B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖14是根據實例實施例的藉由圖13A到圖13B中示出的方法形成的半導體封裝的橫截面視圖。 圖15A和圖15B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖16是根據實例實施例的藉由圖15A和圖15B中示出的方法形成的半導體封裝的橫截面視圖。 圖17A和圖17B是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖18是根據實例實施例的藉由圖17A和圖17B中示出的方法形成的半導體封裝的橫截面視圖。 圖19A到圖19C是按順序示出根據實例實施例的製造半導體封裝的方法的橫截面視圖。 圖20和圖21是示出根據一些實例實施例的半導體封裝的多個半導體晶片的布圖的平面視圖。 圖22到圖24是用於在概念上描述按照根據實施例的製造半導體封裝的方法形成裝置接合墊、晶片接合墊以及額外接合墊的程序的橫截面視圖。
1g:半導體封裝
100:第一半導體基板
120:佈線結構
130:裝置接合墊
142:第一覆蓋絕緣層
144:第二覆蓋絕緣層
150:貫穿電極
170:第三覆蓋絕緣層
200:第二半導體基板
210:第二半導體裝置
260a:晶片連接墊
270:晶片覆蓋絕緣層
300g:模製構件
510d:重新佈線導電圖案
520d:重新佈線通孔圖案
CR:半導體晶片區域
DC:下部半導體晶片
DL1:第一裝置層
DL2g:第二裝置層
DL3a:第三裝置層
RS:凹部空間
RDS:重新佈線結構
SL:劃線區域
SLR:殘餘劃線區域
UCd:上部半導體晶片

Claims (20)

  1. 一種半導體封裝，包括：第一裝置層，包含多個第一半導體裝置、第一覆蓋絕緣層以及穿過所述第一裝置層的至少一部分的多個第一貫穿電極；第二裝置層，包含多個第二半導體裝置、第二覆蓋絕緣層以及穿過所述第二裝置層的至少一部分的多個第二貫穿電極，所述多個第二半導體裝置分別與所述多個第一半導體裝置垂直交疊，所述第二覆蓋絕緣層與所述第一覆蓋絕緣層接觸；第三裝置層，包含上部半導體晶片，所述上部半導體晶片與所述多個第一半導體裝置中的至少兩個垂直交疊且與所述多個第二半導體裝置中的至少兩個垂直交疊；以及多個裝置接合墊，穿過所述第一覆蓋絕緣層及所述第二覆蓋絕緣層，所述多個裝置接合墊將所述多個第一貫穿電極及所述多個第二貫穿電極電性連接到所述上部半導體晶片，其中所述多個裝置接合墊的上表面的水平高度位於所述多個第一貫穿電極的上表面的水平高度與所述多個第二貫穿電極的上表面的水平高度之間。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一裝置層包括第一半導體基板，所述第一半導體基板包含多個第一半導體晶片區域以及一或多個第一劃線區域，所述多個第一半導體晶片區域藉由其間的所述一或多個第一劃線區域彼此間隔開，所述第一半導體基板包含其上定位有所述多個第一半導體裝置的主動面，以及 所述第一覆蓋絕緣層覆蓋所述第一半導體基板的所述主動面。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述第二裝置層包括第二半導體基板，所述第二半導體基板包含多個第二半導體晶片區域以及一或多個第二劃線區域，所述多個第二半導體晶片區域藉由其間的所述一或多個第二劃線區域彼此間隔開，所述第二半導體基板包含其上定位有所述多個第二半導體裝置的主動面，以及所述第二覆蓋絕緣層覆蓋所述第二半導體基板的所述主動面。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述上部半導體晶片包括：第三半導體基板，具有其上定位有第三半導體裝置的主動面，以及晶片覆蓋絕緣層，覆蓋所述第三半導體基板的所述主動面，以及所述半導體封裝更包括，第三覆蓋絕緣層，覆蓋所述第二半導體基板的面向所述第三裝置層的表面且與所述晶片覆蓋絕緣層接觸，以及多個晶片接合墊，穿過所述第三覆蓋絕緣層及所述晶片覆蓋絕緣層且將所述第三半導體裝置電性連接到所述多個第二貫穿電極。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述第二半導體基板在面向所述第三裝置層的表面上具有凹部，且所述 上部半導體晶片附接到所述第二半導體基板的由所述第二半導體基板的所述凹部限定的突部。
  6. 如申請專利範圍第2項所述的半導體封裝，其中所述第二裝置層包括多個下部半導體晶片及填充模製構件，所述多個下部半導體晶片藉由其間的所述填充模製構件彼此間隔開，所述多個下部半導體晶片中的每一個包含第二半導體基板，所述第二半導體基板具有其上定位有所述多個第二半導體裝置的主動面以及覆蓋所述第二半導體基板的所述主動面的第二覆蓋絕緣層。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述填充模製構件具有通孔，所述通孔容納連接到所述上部半導體晶片的穿塑孔，以及所述半導體封裝更包括額外貫穿電極，所述額外貫穿電極位於所述一或多個第一劃線區域中的對應第一劃線區域中，穿過所述第一半導體基板，且連接到所述穿塑孔。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述第一半導體基板更包含多個中介區域，所述多個中介區域分別設置於一對所述一或多個第一劃線區域之間，所述多個中介區域中的每一個包含額外連接墊，所述額外連接墊將所述穿塑孔連接到所述額外貫穿電極。
  9. 如申請專利範圍第6項所述的半導體封裝，其中所述第一半導體基板更包括至少兩個中介區域，所述至少兩個中介區域藉由其間的所述一或多個第一劃線區域中的至少一個對應第一劃線彼此間隔開， 所述填充模製構件在所述至少兩個中介區域中具有多個通孔，所述多個通孔容納連接到所述上部半導體晶片的多個穿塑孔，以及所述至少兩個中介區域包括多個額外貫穿電極，所述多個額外貫穿電極穿過所述第一半導體基板且連接到所述多個穿塑孔。
  10. 如申請專利範圍第6項所述的半導體封裝，其中所述第一半導體基板在面向所述第二裝置層的表面上具有凹部，以及所述多個下部半導體晶片附接到所述第一半導體基板的由所述第一半導體基板的所述凹部限定的突部。
  11. 如申請專利範圍第1項所述的半導體封裝，更包括：重新佈線結構，位於所述第一裝置層的第一表面上，所述第一裝置層的所述第一表面與所述第一裝置層的面向所述第二裝置層的第二表面相對，所述重新佈線結構包含，多個重新佈線絕緣層，多個重新佈線導電圖案，分別位於所述多個重新佈線絕緣層中的一個的頂部表面或底部表面中的一個上，以及多個重新佈線通孔圖案，分別連接所述多個重新佈線導電圖案的一對垂直相鄰重新佈線導電圖案且穿過所述多個重新佈線絕緣層中的至少一個，其中所述多個重新佈線導電圖案以及所述多個重新佈線通孔圖案電性連接到所述多個第一貫穿電極。
  12. 一種半導體封裝，包括：第一裝置層，包含： 具有主動面的第一半導體基板，所述第一半導體基板包含：一或多個第一劃線區域，以及多個第一半導體晶片區域，藉由其間的所述一或多個第一劃線區域彼此間隔開，所述多個第一半導體晶片區域中的每一個在所述第一半導體基板的所述主動面上設置有第一半導體裝置，多個第一貫穿電極，位於所述多個第一半導體晶片區域中且穿過所述第一半導體基板，以及第一覆蓋絕緣層，覆蓋所述第一半導體基板的所述主動面；第二裝置層，包含：包含主動面的第二半導體基板，所述第二半導體基板包含：一或多個第二劃線區域，以及多個第二半導體晶片區域，藉由其間的所述一或多個第二劃線區域彼此間隔開，所述多個第二半導體晶片區域中的每一個在所述第二半導體基板的所述主動面上設置有第二半導體裝置，所述第二半導體裝置與所述第一半導體裝置類型相同，多個第二貫穿電極，位於所述多個第二半導體晶片區域中且穿過所述第二半導體基板，以及第二覆蓋絕緣層，覆蓋所述第二半導體基板的所述主動面且與所述第一覆蓋絕緣層接觸；第三裝置層，包含上部半導體晶片，所述上部半導體晶片位於所述第二裝置層上且電性連接到所述多個第二貫穿電極；以及多個裝置接合墊，穿過所述第一覆蓋絕緣層及所述第二覆蓋絕緣層且將所述第一裝置層電性連接到所述第二裝置層， 其中所述多個裝置接合墊的上表面的水平高度位於所述多個第一貫穿電極的上表面的水平高度與所述多個第二貫穿電極的上表面的水平高度之間。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述上部半導體晶片包含多個晶片連接墊，以及所述半導體封裝更包含，多個上部連接墊，位於所述第二半導體基板的第一表面上，所述第二半導體基板的所述第一表面與所述第二半導體基板的面向所述第一裝置層的第二表面相對，且所述多個上部連接墊連接到所述多個第二貫穿電極中的對應貫穿電極，多個晶片連接端子，位於所述多個晶片連接墊與所述多個上部連接墊中的對應上部連接墊之間，以及封裝構件，位於所述第二半導體基板上且包圍所述上部半導體晶片的側表面。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述第一半導體基板更包含第一殘餘劃線區域，所述第一殘餘劃線區域在所述第一半導體基板的邊緣處包圍所述多個第一半導體晶片區域，所述第二半導體基板更包含第二殘餘劃線區域，所述第二殘餘劃線區域在所述第二半導體基板的邊緣處包圍所述多個第二半導體晶片區域，以及所述一或多個第一劃線區域及所述一或多個第二劃線區域中的每一個具有第一寬度，且所述第一殘餘劃線區域及所述第二殘 餘劃線區域中的每一個具有第二寬度，所述第二寬度小於所述第一寬度。
  15. 如申請專利範圍第12項所述的半導體封裝，更包括：第一額外貫穿電極，位於所述一或多個第一劃線區域中的對應第一劃線區域中且穿過所述第一半導體基板；第二額外貫穿電極，位於所述一或多個第二劃線區域中的對應第二劃線區域中，穿過所述第二半導體基板，且電性連接到所述上部半導體晶片；以及額外接合墊，穿過所述第一覆蓋絕緣層及所述第二覆蓋絕緣層且將所述第一額外貫穿電極電性連接到所述第二額外貫穿電極。
  16. 如申請專利範圍第15項所述的半導體封裝，其中所述多個裝置接合墊中的每一個或所述額外接合墊為兩個子結構的擴散接合整合結構。
  17. 如申請專利範圍第12項所述的半導體封裝，其中所述第一半導體基板更包含第一中介區域，所述第一中介區域藉由插入其間的所述一或多個第一劃線區域中的對應第一劃線區域與所述多個第一半導體晶片區域中的對應第一半導體晶片區域間隔開，以及所述第二半導體基板更包括第二中介區域，所述第二中介區域藉由插入其間的所述一或多個第二劃線區域中的對應第二劃線區域與所述多個第二半導體晶片區域中的對應第二半導體晶片區域間隔開， 所述第一中介區域包括多個第一額外貫穿電極，所述多個第一額外貫穿電極穿過所述第一半導體基板，以及所述第二中介區域包括多個第二額外貫穿電極，所述多個第二額外貫穿電極穿過所述第二半導體基板且將所述多個第一額外貫穿電極電性連接到所述上部半導體晶片，所述半導體封裝更包括多個額外接合墊，所述多個額外接合墊穿過所述第一覆蓋絕緣層及所述第二覆蓋絕緣層且將所述多個第一額外貫穿電極電性連接到所述多個第二額外貫穿電極。
  18. 一種半導體封裝，包括：包含主動面的第一半導體基板，所述第一半導體基板包含，多個劃線區域，以及多個第一半導體晶片區域，藉由其間的所述多個劃線區域中的對應劃線區域彼此間隔開，所述多個第一半導體晶片區域中的每一個在所述第一半導體基板的所述主動面上設置有至少一個第一半導體裝置；多個第一貫穿電極，位於所述多個第一半導體晶片區域中且穿過所述第一半導體基板；第一覆蓋絕緣層，覆蓋所述第一半導體基板的所述主動面；多個下部半導體晶片，位於所述第一半導體基板上且分別對應於所述多個第一半導體晶片區域，所述多個下部半導體晶片中的每一個包含，第二半導體基板，具有其上定位有至少一個第二半導體裝置的主動面，所述第二半導體基板包含穿過其的多個第二貫穿電極，以及 第二覆蓋絕緣層，覆蓋所述第二半導體基板的所述主動面且與所述第一覆蓋絕緣層接觸；多個裝置接合墊，穿過所述第一覆蓋絕緣層及所述第二覆蓋絕緣層且將所述多個第一貫穿電極電性連接到所述多個第二貫穿電極；以及上部半導體晶片，包含第三半導體裝置，所述上部半導體晶片與所述多個下部半導體晶片中的至少兩個垂直交疊且電性連接到所述多個第二貫穿電極，其中所述多個裝置接合墊的上表面的水平高度位於所述多個第一貫穿電極的上表面的水平高度與所述多個第二貫穿電極的上表面的水平高度之間。
  19. 如申請專利範圍第18項所述的半導體封裝，更包括：填充模製構件，位於所述第一半導體基板上，所述填充模製構件填充所述多個下部半導體晶片之間的空間。
  20. 如申請專利範圍第18項所述的半導體封裝，其中所述第一半導體裝置及所述第二半導體裝置為相同類型，以及第三半導體裝置與所述第一半導體裝置及所述第二半導體裝置為不同類型。
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