KR20110050964A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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김태훈
정정태
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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 각각 칩 선택 패드 및 관통 전극을 포함하며, 상기 각 칩 선택 패드는 노출되고 상기 각 관통 전극은 전기적으로 연결되도록 적어도 2 개가 적층된 반도체 칩들을 포함하는 반도체 칩 모듈, 상기 반도체 칩 모듈이 실장되며 접속 패드들을 갖는 기판 및 상기 각 접속 패드들 및 상기 각 칩 선택 패드들을 전기적으로 연결하는 연결 부재를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 칩의 데이터 저장 용량을 증가 및 데이터 처리 속도를 보다 향상시키기 위해 적어도 2 개의 반도체 칩을 적층한 적층 반도체 패키지가 개발된 바 있다.
적층 반도체 패키지를 구현하기 위해서는 적층된 각 반도체 칩들을 전기적으로 연결하는 연결 부재를 필요로 한다.
적층 반도체 패키지에서 각 반도체 칩들은 상호 완전히 포개진 상태로 적층되기 때문에 각 반도체 칩들을 선택하고 선택된 반도체 칩으로 데이터를 인가 또는 선택된 반도체 칩으로부터 데이터를 출력하기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 관통 전극 및 반도체 칩들의 적층 구조를 개선하여 보다 쉽게 적층된 각 반도체 칩들 중 특정 반도체 칩을 선택할 수 있는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 각각 칩 선택 패드 및 관통 전극을 포함하며, 상기 각 칩 선택 패드는 노출되고 상기 각 관통 전극은 전기적으로 연결되도록 적어도 2 개가 적층된 반도체 칩들을 포함하는 반도체 칩 모듈, 상기 반도체 칩 모듈이 실장되며 접속 패드들을 갖는 기판 및 상기 각 접속 패드들 및 상기 각 칩 선택 패드들을 전기적으로 연결하는 연결 부재를 포함한다.
반도체 패키지의 상기 각 반도체 칩들은 적층된 상기 각 반도체 칩들의 상기 각 칩 선택 패드를 외부에 노출시키기 위해 상기 각 반도체 칩들의 중심을 기준으로 지정된 각도로 회전된 원형 계단 형태로 배치된다.
반도체 패키지의 상기 칩 선택 패드는 상호 대각선 방향에 배치된 상기 모서리들에 각각 배치된다.
반도체 패키지의 상기 관통 전극은 상기 칩 선택 패드가 형성된 일측 단부로부터 상기 일측 단부와 대향하는 타측 단부로 갈수록 면적이 감소되는 형상을 갖는다.
반도체 패키지의 상기 연결 부재는 상기 칩 선택 패드 및 상기 접속 패드를 전기적으로 연결하기 위한 본딩 와이어를 포함한다.
반도체 패키지의 상기 관통 전극은 제1 평면적을 갖고, 상기 칩 선택 패드는 상기 제1 평면적보다 작은 제2 평면적을 갖는다.
반도체 패키지의 상기 접속 패드들은 매트릭스 형태로 배열된다.
반도체 패키지는, 상기 칩 선택 패드를 관통하는 추가 관통 전극 및 상기 추가 관통 전극과 대응하는 접속 패드로부터 상기 추가 관통 전극과 마주하는 부분까지 연장되어 상기 연결 부재에 의해 상기 추가 관통 전극과 상기 접속 패드가 전기적으로 연결되게 하는 연장부를 더 포함하고, 상기 연결 부재는 상기 칩 선택 패드 및 상기 접속 패드를 전기적으로 연결하기 위한 구 형상 또는 기둥 형상을 갖는 도전 부재를 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 칩 몸체, 상기 반도체 칩 몸체의 상면 모서리들 중 적어도 하나의 모서리에 배치된 칩 선택 패드 및 상기 반도체 칩 몸체를 관통하는 관통 전극을 갖는 반도체 칩을 제조하는 단계, 상기 각 칩 선택 패드는 노출되고 상기 각 관통 전극은 전기적으로 연결되도록 적어도 2 개의 반도체 칩들을 적층하여 반도체 칩 모듈을 형성하는 단계 및 상기 반도체 칩 모듈을 접속 패드들을 갖는 기판 상에 배치하는 단계를 포함한다.
상기 반도체 칩 모듈을 상기 기판 상에 배치하는 단계는 각 칩 선택 패드와 상기 기판의 접속 패드를 도전성 와이어로 본딩하는 단계를 포함한다.
상기 반도체 칩을 제조하는 단계는 상기 칩 선택 패드를 관통하는 추가 관통 전극을 형성하는 단계를 더 포함하고, 상기 반도체 칩 모듈을 상기 기판 상에 배치하는 단계는 상기 추가 관통 전극과 상기 기판의 접속 패드로부터 상기 추가 관통 전극과 마주하는 부분까지 형성된 연장부를 구 형상 또는 기둥 형상을 갖는 도전 부재를 이용하여 전기적으로 연결하는 단계를 포함한다.
본 발명에 따르면, 복수개의 반도체 칩들을 적층한 상태에서 쉽고 복잡한 구조 없이 적층된 반도체 칩들을 선택할 수 있도록 하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 칩 선택 패드(120) 및 관통 전극(130)을 포함한다.
반도체 칩(110)은, 예를 들어, 사각 플레이트 형상을 갖는다. 반도체 칩(110)은 제1 면(111), 제1 면(111)과 대향 하는 제2 면(112) 및 측면(113)을 갖는다. 사각 플레이트 형상을 갖는 반도체 칩(110)은 4 개의 모서리들을 갖는다.
반도체 칩(110)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함하는 회로부(114)를 포함한다.
칩 선택 패드(120)는 반도체 칩(110)의 상면 상에 배치되며, 칩 선택 패드(120)는 반도체 칩(110)의 상면의 4 개의 모서리들 중 어느 하나에 배치된다. 칩 선택 패드(120)는 회로부(114)와 전기적으로 연결된다.
반도체 칩(110)의 상면의 모서리에 배치된 칩 선택 패드(120)는 제1 평면적을 갖는다.
관통 전극(130)은 반도체 칩(110)의 상면 및 상면과 대향하는 하면을 관통한다. 본 실시예에서, 관통 전극(130)은, 평면상에서 보았을 때, 원형 형상, 타원 형상을 가질 수 있다. 이와 다르게, 관통 전극(130)은 곡선 형상을 가질 수 있다. 관통 전극(130)으로서 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄 등을 들 수 있다.
본 실시예에서, 관통 전극(130)은 반도체 칩(110) 상에 적어도 하나가 매트릭스 형태로 배치될 수 있고, 관통 전극(130)은 칩 선택 패드(120)의 제1 평면적보다 큰 제2 평면적을 가질 수 있다.
한편, 본 실시예에서는 기둥 형상을 갖는 관통 전극(130)이 도시 및 설명되고 있지만, 이와 다르게 관통 전극(130)은 관통 전극(120)의 일측 단부로부터 일측 단부와 대향하는 타측 단부로 갈수록 면적이 감소되는 형상을 갖는다. 예를 들어, 관통 전극(135)은 원뿔대 형상 등을 가질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3에 도시된 반도체 패키지는 칩 선택 패드의 개수 및 배치를 제외하면 앞서 도 1을 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 반도체 패키지(100)는 반도체 칩(110), 칩 선택 패드(120,122) 및 관통 전극(130)을 포함한다.
본 실시예에서, 칩 선택 패드(120,122)는 제1 칩 선택 패드(120) 및 제2 칩 선택 패드(122)를 포함한다.
본 실시예에서, 제1 칩 선택 패드(120)는 도 3의 좌측 상단 모서리에 배치되며, 제2 칩 선택 패드(122)는 제1 칩 선택 패드(120)에 대하여 대각선 방향으로 배치된 우측 하단 모서리에 배치된다. 이와 다르게, 제1 칩 선택 패드(120)는 도 3의 우측 상단 모서리에 배치되고, 제2 칩 선택 패드(122)는 제1 칩 선택 패드(120)에 대하여 대각선 방향으로 배치된 좌측 하단 모서리에 배치되어도 무방하다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4에 도시된 반도체 패키지는 칩 선택 패드의 개수 및 배치를 제외하면 앞서 도 1을 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 칩 선택 패드(120,124) 및 관통 전극(130)을 포함한다.
본 실시예에서, 칩 선택 패드(120,124)는 제1 칩 선택 패드(120) 및 제2 칩 선택 패드(124)를 포함한다.
본 실시예에서, 제1 칩 선택 패드(120)는 도 4의 좌측 상단 모서리에 배치되며, 제2 칩 선택 패드(124)는 제1 칩 선택 패드(120)와 인접한 좌측 하단 모서리에 배치된다. 이와 다르게, 제2 칩 선택 패드(124)는 도 4의 우측 상단 모서리에 배치되어도 무방하다.
도 5는 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 6은 도 5의 내부를 도시한 단면도이다.
도 5 및 도 6을 참조하면, 반도체 패키지(100)는 반도체 칩 모듈(140), 기판(150) 및 연결 부재(160)를 포함한다.
반도체 칩 모듈(140)은 적어도 2 개가 적층된 반도체 칩(110)들을 포함한다.
각 반도체 칩(110)들은 칩 선택 패드(120) 및 관통 전극(130)들을 포함한다.
칩 선택 패드(120)는 각 반도체 칩(110)의 상면의 모서리들 중 어느 하나에 배치되며, 각 반도체 칩(110)들은 칩 선택 패드(120)가 노출되도록 적층되고, 각 반도체 칩(110)들을 관통하는 관통 전극(130)들은 상호 전기적으로 직접 접속된다.
본 실시예에서, 적어도 2 개가 적층된 각 반도체 칩(110)들로부터 칩 선택 패드(120)들이 노출되도록 하기 위해 각 반도체 칩(110)들은 각 반도체 칩(110)들의 회전 중심으로부터 지정된 각도로 회전되고, 이로써 적층된 각 반도체 칩(110)들은, 평면상에서 보았을 때, 원형 계단 형태로 배치된다.
원형 계단 형태로 배치된 반도체 칩(110)들 및 각 반도체 칩(110)들로부터 노출된 칩 선택 패드(120)를 갖는 반도체 칩 모듈(140)은 기판(150)의 상면 상에 실장된다.
기판(150)의 상면 상에는 접속 패드(152)들이 형성된다. 본 실시예에서, 접속 패드(152)들은, 예를 들어, 칩 선택 패드(120)들의 개수와 대응하는 개수로 기판(150)의 상면 상에 배치된다. 본 실시예에서, 각 칩 선택 패드(120) 및 각 칩 선택 패드(120)와 대응하는 접속 패드(152)들은 각각 동일한 간격으로 이격되는 것이 바람직하다.
본 실시예에서, 접속 패드(152)들은, 예를 들어, 기판(150) 상에 매트릭스 형태로 배치될 수 있다.
연결 부재(160)는 각 반도체 칩(110)에 배치된 칩 선택 패드(120)와 기판(150)의 접속 패드(152)를 전기적으로 연결한다. 본 실시예에서, 연결 부재(160)는, 예를 들어, 본딩 와이어일 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 7을 참조하면, 반도체 패키지(100)는 반도체 칩 모듈(140), 기판(150) 및 연결 부재(160,165)를 포함한다.
반도체 칩 모듈(140)은 적어도 2 개가 적층된 반도체 칩(110)들을 포함한다.
각 반도체 칩(110)들은 제1 및 제2 칩 선택 패드(120,122)들 및 관통 전극(130)들을 포함한다.
제1 칩 선택 패드(120)는 각 반도체 칩(110)의 상면의 모서리들 중 어느 하 나에 배치되고, 제2 칩 선택 패드(122)는 각 반도체 칩(110)의 상면의 모서리들 중 어느 하나에 배치되며, 제2 칩 선택 패드(122)들은 제1 칩 선택 패드(120)에 대하여 대각선 방향에 배치된 모서리에 배치된다.
제1 및 제2 칩 선택 패드(120,122)들을 갖는 각 반도체 칩(110)들은 제1 및 제2 칩 선택 패드(120,122)들이 각각 노출되도록 적층되고, 각 반도체 칩(110)들을 관통하는 관통 전극(130)들은 상호 전기적으로 직접 접속된다.
본 실시예에서, 적어도 2 개가 적층된 각 반도체 칩(110)들로부터 제1 및 제2 칩 선택 패드(120,122)들이 노출되도록 하기 위해 각 반도체 칩(110)들은 각 반도체 칩(110)들의 회전 중심으로부터 지정된 각도로 시계 방향으로 회전되고, 이로써 적층된 각 반도체 칩(110)들은, 평면상에서 보았을 때, 원형 계단 형태로 배치된다.
원형 계단 형태로 배치된 반도체 칩(110)들 및 각 반도체 칩(110)들로부터 노출된 제1 및 제2 칩 선택 패드(120,122)를 갖는 반도체 칩 모듈(140)은 기판(150)의 상면 상에 실장된다.
기판(150)의 상면 상에는 제1 및 제2 접속 패드(152,154)들이 형성된다. 본 실시예에서, 제1 및 제2 접속 패드(152,154)들은, 예를 들어, 제1 및 제2 칩 선택 패드(120,122)들과 인접한 기판(150)의 상면 상에 배치된다.
연결 부재(160)는 각 반도체 칩(110)에 배치된 제1 및 제2 칩 선택 패드(120,122) 및 기판(150)의 제1 및 제2 접속 패드(152,154)들을 전기적으로 연결한다. 본 실시예에서, 연결 부재(160)는, 예를 들어, 본딩 와이어일 수 있다.
앞서 설명된 바에 의하면 비록 반도체 칩(110)의 한 개 또는 두 개의 모서리에 칩 선택 패드를 형성하는 것이 설명되었지만 이와 다르게 반도체 칩(110)의 상면의 각 모서리마다 칩 선택 패드들을 형성할 수 있고 이로 인해 기판(150) 상에 보다 많은 반도체 칩(110)들을 적층할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8에 도시된 반도체 패키지는 반도체 칩의 추가 관통 전극, 접속 패드 및 연결 부재를 제외하면 앞서 도 5를 통해 설명된 반도체 패키지와 실질적으로 동일하다.
도 8을 참조하면, 반도체 패키지(100)는 반도체 칩 모듈(140), 기판(150) 및 연결 부재(170)를 포함한다.
반도체 칩 모듈(140)은 적어도 2 개가 적층된 반도체 칩(110)들을 포함한다.
각 반도체 칩(110)들은 칩 선택 패드(120), 관통 전극(130) 및 추가 관통 전극(125)들을 포함한다.
칩 선택 패드(120)는 각 반도체 칩(110)의 상면의 모서리들 중 어느 하나에 배치되며, 각 반도체 칩(110)들은 칩 선택 패드(120)가 노출되도록 적층된다.
관통 전극(130)들은 적층된 각 반도체 칩(110)들을 관통하며, 각 관통 전극(130)들은 상호 전기적으로 직접 접속된다.
추가 관통 전극(125)은 각 칩 선택 패드(120) 및 칩 선택 패드(120)와 대응하는 반도체 칩(110) 부분을 관통한다.
본 실시예에서, 적어도 2 개가 적층된 각 반도체 칩(110)들로부터 칩 선택 패드(120)들이 노출되도록 하기 위해 각 반도체 칩(110)들은 각 반도체 칩(110)들 의 회전 중심으로부터 지정된 각도로 회전되고, 이로써 적층된 각 반도체 칩(110)들은, 평면상에서 보았을 때, 원형 계단 형태로 배치된다.
원형 계단 형태로 배치된 반도체 칩(110)들 및 각 반도체 칩(110)들로부터 노출된 칩 선택 패드(120)를 갖는 반도체 칩 모듈(140)은 기판(150)의 상면 상에 실장된다.
기판(150)의 상면 상에는 접속 패드(152)들이 형성된다. 본 실시예에서, 접속 패드(152)들은, 예를 들어, 칩 선택 패드(120)들의 개수와 대응하는 개수로 기판(150)의 상면 상에 배치된다.
각 접속 패드(152)들은 각 칩 선택 패드(120)의 추가 관통 전극(125)과 마주하는 부분으로 연장된 연장부(156)를 포함한다.
연결 부재(170)는 각 반도체 칩(110)에 배치된 추가 관통 전극(125) 및 추가 관통 전극(125)과 마주하는 연장부(156) 사이에 개재되며, 연결 부재(170)에 의하여 추가 관통 전극(125) 및 접속 패드(152)들은 전기적으로 연결된다. 본 실시예에서, 연결 부재(170)는, 예를 들어, 구 형상 또는 기둥 형상을 갖는 도전 부재일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
반도체 패키지를 제조하기 위하여 먼저, 반도체 칩(110)이 도 1 및 도 2에 도시된 바와 같이 반도체 칩 제조 공정에 의하여 제조된다.
반도체 칩(110)은 4 개의 모서리들을 갖는 사각 플레이트 형상을 갖고, 반도 체 칩(110)의 내부에는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함하는 회로부(114)가 반도체 소자 제조 공정에 의하여 형성된다.
칩 선택 패드(120)는 반도체 칩(110)의 상면 상에 형성되며, 칩 선택 패드(120)는 반도체 칩(110)의 상면의 4 개의 모서리들 중 적어도 하나의 모서리에 형성될 수 있다. 각 칩 선택 패드(120)는 회로부(114)와 전기적으로 연결된다.
관통 전극(130)은 반도체 칩(110)의 상면 및 상면과 대향하는 하면을 관통한다. 본 실시예에서, 관통 전극(130)은, 평면상에서 보았을 때, 원형 형상, 타원 형상으로 형성될 수 있다. 이와 다르게, 관통 전극(130)은 곡선 형상으로 형성될 수 있다. 관통 전극(130)으로서 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄 등을 들 수 있다.
칩 선택 패드(120) 및 관통 전극(130)을 갖는 반도체 칩(110)이 제조된 후, 도 5에 도시된 바와 같이 적어도 2 개의 반도체 칩(110)들은 칩 선택 패드(120)가 노출되고 각 관통 전극(130)이 전기적으로 연결되도록 원형 계단 형태로 적층되어 반도체 칩 모듈이 제조된다.
반도체 칩 모듈이 제조된 후, 반도체 칩 모듈은 접속 패드(152)가 형성된 기판(150) 상에 실장된다.
반도체 칩 모듈이 기판(150) 상에 실장된 후, 각 반도체 칩(110)의 칩 선택 패드(120) 및 기판(150)의 접속 패드(152)는 도전성 와이어와 같은 연결 부재(160)에 의하여 전기적으로 연결되어 반도체 패키지(100)가 제조된다.
비록 본 실시예에서는 반도체 칩(110)의 칩 선택 패드(120) 및 접속 패드(152)가 도전성 와이어에 의하여 전기적으로 연결되는 것이 도시 및 설명되고 있지만, 도 8에 도시된 바와 같이 반도체 칩(110)에 칩 선택 패드(120)를 관통하는 추가 관통 전극(125)을 형성하고, 기판(150)에 접속 패드(152)로부터 추가 관통 전극(125)의 위치까지 연장하는 연장부(156)를 형성하며, 추가 관통 전극(125)과 연장부(156) 사이에 연결 부재(170)를 배치하여 상기 추가 관통 전극(125) 및 연장부(156)를 통해 반도체 칩(110)의 칩 선택 패드(120)와 기판(150)의 접속 패드(152)를 전기적으로 연결하여도 무방하다.
이상에서 상세하게 설명한 바에 의하면, 복수개의 반도체 칩들을 적층한 상태에서 쉽고 복잡한 구조 없이 적층된 반도체 칩들을 선택할 수 있도록 하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5는 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 도 5의 내부를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.

Claims (12)

  1. 각각 칩 선택 패드 및 관통 전극을 포함하며, 상기 각 칩 선택 패드는 노출되고 상기 각 관통 전극은 전기적으로 연결되도록 적어도 2 개가 적층된 반도체 칩들을 포함하는 반도체 칩 모듈;
    상기 반도체 칩 모듈이 실장되며 접속 패드들을 갖는 기판; 및
    상기 각 접속 패드들 및 상기 각 칩 선택 패드들을 전기적으로 연결하는 연결 부재;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 각 반도체 칩들은 적층된 상기 각 반도체 칩들의 상기 각 칩 선택 패드를 외부에 노출시키기 위해 상기 각 반도체 칩들의 중심을 기준으로 지정된 각도로 회전된 원형 계단 형태로 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 칩 선택 패드는 상호 대각선 방향에 배치된 상기 모서리들에 각각 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 관통 전극은 상기 칩 선택 패드가 형성된 일측 단부로부터 상기 일측 단부와 대향하는 타측 단부로 갈수록 면적이 감소되는 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 연결 부재는 상기 칩 선택 패드 및 상기 접속 패드를 전기적으로 연결하기 위한 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 관통 전극은 제1 평면적을 갖고, 상기 칩 선택 패드는 상기 제1 평면적보다 작은 제2 평면적을 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 접속 패드들은 매트릭스 형태로 배열된 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 칩 선택 패드를 관통하는 추가 관통 전극; 및
    상기 추가 관통 전극과 대응하는 접속 패드로부터 상기 추가 관통 전극과 마주하는 부분까지 연장되어 상기 연결 부재에 의해 상기 추가 관통 전극과 상기 접 속 패드가 전기적으로 연결되게 하는 연장부;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 연결 부재는 상기 칩 선택 패드 및 상기 접속 패드를 전기적으로 연결하기 위한 구 형상 또는 기둥 형상을 갖는 도전 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 반도체 칩 몸체, 상기 반도체 칩 몸체의 상면 모서리들 중 적어도 하나의 모서리에 배치된 칩 선택 패드 및 상기 반도체 칩 몸체를 관통하는 관통 전극을 갖는 반도체 칩을 제조하는 단계;
    상기 각 칩 선택 패드는 노출되고 상기 각 관통 전극은 전기적으로 연결되도록 적어도 2 개의 반도체 칩들을 적층하여 반도체 칩 모듈을 형성하는 단계; 및
    상기 반도체 칩 모듈을 접속 패드들을 갖는 기판 상에 배치하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 칩 모듈을 상기 기판 상에 배치하는 단계는 각 칩 선택 패드와 상기 기판의 접속 패드를 도전성 와이어로 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 반도체 칩을 제조하는 단계는 상기 칩 선택 패드를 관통하는 추가 관통 전극을 형성하는 단계를 더 포함하고,
    상기 반도체 칩 모듈을 상기 기판 상에 배치하는 단계는 상기 추가 관통 전극과 상기 기판의 접속 패드로부터 상기 추가 관통 전극과 마주하는 부분까지 형성된 연장부를 구 형상 또는 기둥 형상을 갖는 도전 부재를 이용하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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