CN112768443B - 多层堆叠封装结构和多层堆叠封装结构的制备方法 - Google Patents

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Abstract

本发明的实施例提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，涉及芯片封装领域，该多层堆叠封装结构包括基板、第一基底芯片、第二基底芯片、多个第一结构芯片、多个第二结构芯片和塑封体，第一基底芯片和第二基底芯片对称贴装，同时多个第一结构芯片螺旋堆叠形成第一螺旋结构，多个第二结构芯片螺旋堆叠形成第二螺旋结构，使得多个第一结构芯片和多个第二结构芯片旋转且错位向上堆叠，通过采用中心对称和螺旋堆叠的方式，使得在第一基底芯片上能够同时堆叠多个第二结构芯片，提高了堆叠数量，降低了封装尺寸，并且螺旋错位的堆叠方式也有利于结构的散热和打线，同时也保证了结构的稳定性，增加了产品的集成度。

Description

多层堆叠封装结构和多层堆叠封装结构的制备方法
技术领域
本发明涉及芯片封装技术领域，具体而言，涉及一种多层堆叠封装结构和多层堆叠封装结构的制备方法。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片打线叠装技术（FOW，flow over wire），将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及控制芯片，通过叠装方式封装在同一基板单元内，其无法有效利用二维/三维旋转空间进行堆叠，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。
发明内容
本发明的目的包括，例如，提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，其能够提高堆叠数量，降低堆叠尺寸，并且保证结构的稳定性，增加产品的集成度。
本发明的实施例可以这样实现：
第一方面，本发明提供一种多层堆叠封装结构，包括：
基板；
贴装在基板上的第一基底芯片和第二基底芯片，所述第一基底芯片和所述第二基底芯片呈中心对称设置，且所述第一基底芯片和所述第二基底芯片与所述基板电连接；
贴装在所述第一基底芯片上的多个第一结构芯片，多个所述第一结构芯片呈螺旋状堆叠在所述第一基底芯片上，并形成与所述基板或所述第一基底芯片电连接的第一螺旋结构；
贴装在所述第二基底芯片上的多个第二结构芯片，多个所述第二结构芯片呈螺旋状堆叠在所述第二基底芯片上，并形成与所述基板或所述第二基底芯片电连接的第二螺旋结构；
包覆在所述第一螺旋结构、所述第二螺旋结构外的塑封体；
其中，所述第一螺旋结构和所述第二螺旋结构呈中心对称设置。
在可选的实施方式中，所述第一基底芯片位于所述第一螺旋结构的底部，位于所述第一螺旋结构顶部的所述第一结构芯片在所述基板上的投影与所述第二基底芯片在所述基板上的投影相平行；所述第二基底芯片位于所述第二螺旋结构的底部，位于所述第二螺旋结构顶部的所述第二结构芯片在所述基板上的投影与所述第一基底芯片在所述基板上的投影相平行。
在可选的实施方式中，相邻两个所述第一结构芯片之间的夹角相同，以使多个所述第一结构芯片均匀堆叠在所述第一基底芯片上；相邻两个所述第二结构芯片之间的夹角相同，以使多个所述第二结构芯片均匀堆叠在所述第二基底芯片上。
在可选的实施方式中，所述第一结构芯片为正装芯片，相邻两个所述第一结构芯片之间通过第一连接导线电连接；所述第二结构芯片为正装芯片，相邻两个所述第二结构芯片之间通过第二连接导线电连接。
在可选的实施方式中，每个所述第一结构芯片上设置有第一打线盘，所述第一连接导线与相邻的两个所述第一打线盘连接，位于所述第一螺旋结构底部的所述第一结构芯片与所述第一基底芯片电连接，位于所述第一螺旋结构顶部的所述第一打线盘上还设置有基底导线，所述基底导线与所述第二基底芯片电连接；
每个所述第二结构芯片上设置有第二打线盘，所述第二连接导线与相邻的两个所述第二打线盘连接，位于所述第二螺旋结构底部的所述第二结构芯片与所述第二基底芯片电连接。
在可选的实施方式中，所述第一结构芯片为正装芯片，每个所述第一结构芯片与所述基板之间通过第一连接导线电连接；所述第二结构芯片为正装芯片，每个所述第二结构芯片与所述基板之间通过第二连接导线电连接。
在可选的实施方式中，所述基板上设置有多个第一打线手指和多个第二打线手指，每个所述第一结构芯片上设置有第一打线盘，多个所述第一打线盘与多个所述第一打线手指一一对应地通过所述第一连接导线连接，每个所述第二结构芯片上设置有第二打线盘，多个所述第二打线盘与多个所述第二打线手指一一对应地通过所述第二连接导线连接。
在可选的实施方式中，所述第一结构芯片为倒装芯片，每个所述第一结构芯片上设置有第一导电凸块，相邻两个所述第一结构芯片通过所述第一导电凸块电连接；所述第二结构芯片为倒装芯片，每个所述第二结构芯片上设置有第二导电凸块，相邻两个所述第二结构芯片通过所述第二导电凸块电连接。
在可选的实施方式中，所述多层堆叠封装结构还包括：
贴装在所述基板上的元器件；
其中，所述元器件在所述基板上的投影与所述第一螺旋结构在所述基板上的投影相重合；或者，所述元器件在所述基板上的投影与所述第二螺旋结构在所述基板上的投影相重合。
在可选的实施方式中，所述第一基底芯片和所述第二基底芯片为控制芯片、逻辑芯片或功能芯片，所述第一结构芯片和所述第二结构芯片为存储芯片。
第二方面，本发明提供一种多层堆叠封装结构的制备方法，包括：
在基板上贴装第一基底芯片和第二基底芯片，其中，所述第一基底芯片和所述第二基底芯片呈中心对称设置，且所述第一基底芯片和所述第二基底芯片与所述基板电连接；
在所述第一基底芯片上贴装多个第一结构芯片，其中，多个所述第一结构芯片呈螺旋状堆叠在所述第一基底芯片上，并形成与所述基板或所述第一基底芯片电连接的第一螺旋结构；
在所述第二基底芯片上贴装多个第二结构芯片，其中，多个所述第二结构芯片呈螺旋状堆叠在所述第二基底芯片上，并形成与所述基板或所述第二基底芯片电连接的第二螺旋结构；
在所述基板上形成包覆在所述第一螺旋结构和所述第二螺旋结构外的塑封体；
其中，所述第一螺旋结构和所述第二螺旋结构呈中心对称设置。
本发明实施例的有益效果包括，例如：
本发明实施例提供的多层堆叠封装结构及其制备方法，通过在第一基底芯片上螺旋堆叠多个第一结构芯片，形成第一螺旋结构，在第二基底芯片上螺旋堆叠多个第二结构芯片，形成第二螺旋结构，第一螺旋结构和第二螺旋结构呈中心对称设置。通过采用中心对称和螺旋堆叠的方式，使得在第一基底芯片上能够同时堆叠多个第二结构芯片，提高了堆叠数量，降低了封装尺寸，并且螺旋错位的堆叠方式也有利于结构的散热和打线，同时也保证了结构的稳定性，增加了产品的集成度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的多层堆叠封装结构的整体剖视图；
图2为本发明第一实施例提供的多层堆叠封装结构的内部结构示意图；
图3至图6为本发明第一实施例提供的多层堆叠封装结构的工艺流程图；
图7为本发明另外的实施例中塑封体的结构示意图；
图8为本发明第二实施例提供的多层堆叠封装结构的内部结构示意图；
图9为本发明第四实施例提供的多层堆叠封装结构的制备方法的步骤框图。
图标：100-多层堆叠封装结构；110-基板；111-基底打线手指；113-第一打线手指；115-第二打线手指；130-第一基底芯片；150-第二基底芯片；160-元器件；170-第一螺旋结构；171-第一结构芯片；173-第一打线盘；175-第一连接导线；177-基底导线；180-第二螺旋结构；181-第二结构芯片；183-第二打线盘；185-第二连接导线；190-塑封体。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中的芯片堆叠主要stack-die技术和FOW叠装技术，采用FOW叠装方式，通常将多个存储芯片沿竖直方向叠加，并将控制芯片放置在基板上，然后每层存储芯片上通过打线实现与基板和控制芯片连接，这种设置方式会使得每层存储芯片互相遮挡，使得打线困难，且打线向两侧延伸距离过大，增大了整体尺寸，这反过来也限制了堆叠层数和堆叠数量；采用stack-die技术，通常将多个存储芯片倾斜叠装，并将控制芯片放置在芯片层顶部，然后每层存储芯片和控制芯片均通过打线与基板连接，这种叠装方式并不稳定，并且同样无法解决上层芯片打线距离过远，范围过广的问题，也限制了堆叠层数和堆叠数量。
为了解决上述问题，本实施例提供了一种多层堆叠封装结构，其能够提高堆叠数量，降低堆叠尺寸，并且保证结构的稳定性，增加产品的集成度。需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
结合参见图1至图7，本实施例提供了一种多层堆叠封装结构100，采用双向螺旋堆叠的方式，能够提高堆叠数量，降低堆叠尺寸，并且保证结构的稳定性，增加产品的集成度。
本实施例提供的多层堆叠封装结构100，包括基板110、第一基底芯片130、第二基底芯片150、多个第一结构芯片171、多个第二结构芯片181和塑封体190，第一基底芯片130和第二基底芯片150贴装在基板110上，且第一基底芯片130和第二基底芯片150呈中心对称设置，同时第一基底芯片130和第二基底芯片150与基板110电连接。多个第一结构芯片171贴装在第一基底芯片130上，且多个第一结构芯片171呈螺旋状堆叠在第一基底芯片130上，并形成与基板110或第一基底芯片130电连接的第一螺旋结构170。多个第二结构芯片181贴装在第二基底芯片150上，且多个第二结构芯片181呈螺旋状堆叠在第二基底芯片150上，并形成与基板110或第二基底芯片150电连接的第二螺旋结构180；塑封体190包覆在第一螺旋结构170、第二螺旋结构180外；其中，第一螺旋结构170和第二螺旋结构180呈中心对称设置。
在本实施例中，第一基底芯片130和第二基底芯片150对称贴装在基板110的表面，同时由多个第一结构芯片171螺旋堆叠形成第一螺旋结构170，使得多个第一结构芯片171旋转且错位向上堆叠，多个第二结构芯片181螺旋堆叠形成第二螺旋结构180，使得多个第二结构芯片181旋转且错位向上堆叠，通过采用中心对称和螺旋堆叠的方式，使得在第一基底芯片130上能够同时堆叠多个第二结构芯片181，提高了堆叠数量，降低了封装尺寸，并且螺旋错位的堆叠方式也有利于结构的散热和打线，同时也保证了结构的稳定性，增加了产品的集成度。
需要说明的是，本实施例中多个第一结构芯片171螺旋堆叠在第一基底芯片130上，多个第二结构芯片181螺旋堆叠在第二基底芯片150上，指的是多个第一结构芯片171绕同一固定中心线旋转贴装，形成螺旋状的结构，多个第二结构芯片181绕同一固定中心线旋转贴装，形成螺旋状的结构，该固定中心线通常靠近第一结构芯片171或第二结构芯片181的顶角处，并沿竖直方向设置，且多个第一结构芯片171的固定中心线与多个第二结构芯片181的固定中心线并不重合。本实施例中第一螺旋结构170和第二螺旋结构180形成了双螺旋结构，相较于单螺旋结构，双螺旋结构更加稳定，也进一步利用了空间，使得同等空间中塞入了更多的芯片，进一步提高了其集成度。当然，此处多个第一结构芯片171或多个第二结构芯片181也可以并不严格参照统一固定中心线旋转贴装，只要是能够实现螺旋向上的结构即可。
在本实施例中，多个第一结构芯片171和多个第二结构芯片181均通过底部胶膜实现焊接堆叠，通过胶膜烘烤实现固定，其具体的贴装工艺可参考现有技术中的相关贴装工艺。本实施例中通过错位设置的多个第一结构芯片171和第二结构芯片181，使得整体堆叠结构的表面积大大增加，散热面积也对应增加，避免了传统堆叠方式对散热面的遮挡，保证了每个第一结构芯片171和第二结构芯片181都有足够的散热面积进行散热，无疑提高了产品的散热能力。
还需要说明的是，本实施例中第一螺旋结构170和第二螺旋结构180呈中心对称，指的是多个第一结构芯片171和多个第二结构芯片181一一对应且分别呈中心对称。并且，本实施例中第一基底芯片130和第二基底芯片150的端部相互贴合，每个第一结构芯片171与对应的第二结构芯片181的端部也相互贴合，从而进一步缩减整体占用空间。
在本实施例中，第一基底芯片130位于第一螺旋结构170的底部，位于第一螺旋结构170顶部的第一结构芯片171在基板110上的投影与第二基底芯片150在基板110上的投影相平行。当然，在其他较佳的实施例中，位于第一螺旋结构170顶部的第一结构芯片171在基板110上的投影也可以与第二基底芯片150在基板110上的投影相重合。也就是说，多个第一结构芯片171由下至上沿着同一圆周方向依次旋转，且顶部的第一结构芯片171相较于第一基底芯片130旋转了180°，直至边缘与第一基底芯片130的边缘相平齐。
第二基底芯片150位于第二螺旋结构180的底部，位于第二螺旋结构180顶部的第二结构芯片181在基板110上的投影与第一基底芯片130在基板110上的投影相平行。当然，在其他较佳的实施例中，位于第二螺旋结构180顶部的第二结构芯片181在基板110上的投影也可以与第一基底芯片130在基板110上的投影相重合。也就是说，多个第二结构芯片181由下至上沿着同一圆周方向依次旋转，且顶部的第二结构芯片181相较于第二基底芯片150旋转了180°，直至边缘与第二基底芯片150的边缘相平齐。
需要说明的是，此处对于多个第一结构芯片171和多个第二结构芯片181的旋转角度，并不作具体限定，多个第一结构芯片171和多个第二结构芯片181的旋转角度也可以是240°或360度等，当然，由于多个第一结构芯片171和多个第二结构芯片181始终呈中心对称，故二者之间不会发生干涉。
在本实施例中，相邻两个第一结构芯片171之间的夹角相同，以使多个第一结构芯片171均匀堆叠在第一基底芯片130上；相邻两个第二结构芯片181之间的夹角相同，以使多个第二结构芯片181均匀堆叠在第二基底芯片150上。具体地，本实施例中第一结构芯片171的数量与第二结构芯片181的数量相同，优选为6个，6个第一结构芯片171均匀堆叠在第一基底芯片130上，相邻两个第一结构芯片171之间的夹角为30°，6个第二结构芯片181均匀堆叠在第二基底芯片150上，相邻两个第二结构芯片181之间的夹角为30°。当第一结构芯片171和结构芯片的数量为n时，由于本申请中多个第一结构芯片171和多个第二结构芯片181的整体旋转角度均为180°，故相邻两个第一结构芯片171或相邻两个第二结构芯片181之间的夹角值为180/n。当然，为了保证错误贴装时方便进行打线，此处可设定旋转角度后来确定第一结构芯片171和第二结构芯片181的个数，例如限定旋转角度为30°，则第一结构芯片171和第二结构芯片181均为6个。
需要说明的是，结合参见图6和图7，本实施例中的塑封体190的形状可以是矩形体状，也可以是圆柱状，优选地，塑封体190呈圆柱形状，从而能够与第一螺旋结构170和第二螺旋结构180形成的呈中心对称的螺旋结构相适配，从而能够进一步缩小封装体积，实现器件的小型化和微型化。在塑封体190呈圆柱形状时，基板110的形状也与塑封体190的形状相适配，具体地，可以在切割工艺中将基板110和塑封体190切割成圆柱形或矩形块状，并构成了最终的产品形状，对于切割后的产品形状，在此不作具体限定。
在本实施例中，第一结构芯片171为正装芯片，相邻两个第一结构芯片171之间通过第一连接导线175电连接；第二结构芯片181为正装芯片，相邻两个第二结构芯片181之间通过第二连接导线185电连接。
具体地，每个第一结构芯片171上设置有第一打线盘173，第一连接导线175与相邻的两个第一打线盘173连接，位于第一螺旋结构170底部的第一结构芯片171与第一基底芯片130电连接，位于第一螺旋结构170顶部的第一打线盘173上还设置有基底导线177，基底导线177与第二基底芯片150电连接；每个第二结构芯片181上设置有第二打线盘183，第二连接导线185与相邻的两个第二打线盘183连接，位于第二螺旋结构180底部的第二结构芯片181与第二基底芯片150电连接。
在本实施例中，第一打线盘173和第二打线盘183均为多层结构，从而连接不同的打线结构，且第一连接导线175和第二连接导线185均为多根，以保证连接效果。
本实施例中相邻两个第一结构芯片171通过第一连接导线175连接，从而将多个第一结构芯片171电连接为一体，底部的第一结构芯片171再通过打线与第一基底芯片130连接，顶部的第一结构芯片171再通过基底导线177与第二基底芯片150电连接，从而使得第一基底芯片130、多个第一结构芯片171和第二基底芯片150电连接为一体。此外，基板110上还设置有至少一个基底打线手指111，基底打线手指111可以与第一基底芯片130和第二基底芯片150中的至少一个通过打线电连接，从而实现第一基底芯片130和第二基底芯片150与基板110之间的电连接，进而建立整个贴装结构与基板110之间的电连接。当然，此处基底导线177也可以与第二结构芯片181上的第二打线盘183连接，从而使得第一结构芯片171与第二结构芯片181实现电连接，进而实现整体的电连接。
需要说明的是，本实施例中通过采用第一连接导线175实现多个第一结构芯片171之间的电连接，通过第二连接导线185实现多个第二结构芯片181之间的电连接，从而简化了打线结构，并且多个第一结构芯片171和多个第二结构芯片181之间错位设置，使得多个第一连接导线175和多个第二连接导线185之间也不会产生互相干涉的现象，避免了打线结构的大范围扩张。而对于多个第一结构芯片171、多个第二结构芯片181、第一基底芯片130和第二基底芯片150之间的打线连接方式，本实施例中仅仅是举例说明，并不起到任何限定作用。
在本实施例中，多层堆叠封装结构100还包括多个元器件160，多个元器件160作为辅助元件贴装在基板110上，且元器件160在基板110上的投影与第一螺旋结构170在基板110上的投影相重合，从而使得元器件160能够设置在第一螺旋结构170的底部空间中，有效地利用了底部空间，进一步增加了产品的集成度。当然，在本发明其他较佳的实施例中，元器件160在基板110上的投影也可以与第二螺旋结构180在基板110上的投影相重合，其同样能够实现增加产品集成度的作用。
在本实施例中，第一基底芯片130和第二基底芯片150为控制芯片、逻辑芯片或功能芯片，第一结构芯片171和第二结构芯片181为存储芯片。具体地，第一基底芯片130和第二基底芯片150均为控制芯片。
综上所述，本实施例提供了一种多层堆叠封装结构100，多个螺旋堆叠的第一结构芯片171形成第一螺旋结构170，多个螺旋堆叠的第二结构芯片181形成第二螺旋结构180，每个第一结构芯片171上设置有多层的第一打线盘173，多个第一结构芯片171通过第一连接导线175进行相连，每个第二结构芯片181上设置有多层的第二打线盘183，多个第二结构芯片181通过第二连接导线185进行相连，简化了打线结构。并且多个第一结构芯片171和多个第二结构芯片181中心对称，通过旋转堆叠结构和中心对称的设置方式，可以有效利用二维/三维旋转空间，大幅提升了存储芯片的堆叠数量，从而提升了产品的存储性能。
第二实施例
参见图8，本实施例提供的一种多层堆叠封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，多层堆叠封装结构100包括基板110、第一基底芯片130、第二基底芯片150、多个第一结构芯片171、多个第二结构芯片181和塑封体190，第一基底芯片130和第二基底芯片150贴装在基板110上，且第一基底芯片130和第二基底芯片150呈中心对称设置，同时第一基底芯片130和第二基底芯片150与基板110电连接。多个第一结构芯片171贴装在第一基底芯片130上，且多个第一结构芯片171呈螺旋状堆叠在第一基底芯片130上，并形成与基板110或第一基底芯片130电连接的第一螺旋结构170。多个第二结构芯片181贴装在第二基底芯片150上，且多个第二结构芯片181呈螺旋状堆叠在第二基底芯片150上，并形成与基板110或第二基底芯片150电连接的第二螺旋结构180；塑封体190包覆在第一螺旋结构170、第二螺旋结构180外；其中，第一螺旋结构170和第二螺旋结构180呈中心对称设置。
在本实施例中，第一结构芯片171为正装芯片，每个第一结构芯片171与基板110之间通过第一连接导线175电连接；第二结构芯片181为正装芯片，每个第二结构芯片181与基板110之间通过第二连接导线185电连接。
具体地，基板110上设置有多个第一打线手指113和多个第二打线手指115，每个第一结构芯片171上设置有第一打线盘173，多个第一打线盘173与多个第一打线手指113一一对应地通过第一连接导线175连接，每个第二结构芯片181上设置有第二打线盘183，多个第二打线盘183与多个第二打线手指115一一对应地通过第二连接导线185连接。
在本实施例中，多个第一打线手指113和多个第二打线手指115围绕贴装区域设置，使得多个第一打线手指113分别与多个第一结构芯片171的端部相对应，多个第二打线手指115分别与多个第二结构芯片181的端部相对应，方便缩短第一连接导线175和第二连接导线185的打线长度，也避免了多个第一连接导线175和多个第二连接导线185之间相互干涉。
在本实施例中，由于每个第一结构芯片171只需要通过第一连接导线175与基板110电连接，每个第二结构芯片181只需要通过第二连接导线185与基板110电连接，故第一打线盘173和第二打线盘183均可以采用单层设计，减少了第一结构芯片171和第二结构芯片181上打线盘的结构，并且能够简化第一结构芯片171和第二结构芯片181的布线，有效利用基板110上第一打线手指113和第二打线手指115的空间。
本实施例提供的多层堆叠封装结构100，通过在基板110上设置多个第一打线手指113实现第一结构芯片171与基板110之间的电连接，通过在基板110上设置多个第二打线手指115实现第二结构芯片181与基板110之间的电连接，避免了第一结构芯片171之间相互的打线连接和第二结构芯片181之间相互的打线连接，简化了第一打线盘173和第二打线盘183的结构，也简化了第一结构芯片171和第二结构芯片181的布线结构，有效地利用了基板110上的打线空间。并且，由于第一打线手指113和第二打线手指115均匀间隔分布，使得多个第一连接导线175和多个第二连接导线185之间不会出现相互干涉的现象，也无需扩大打线范围，不会因为堆叠高度的增加而导致打线复杂、打线范围扩大，保证了堆叠数量的同时也保证了打线的可靠性。
第三实施例
本实施例提供了一种多层堆叠封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
本实施例提供的多层堆叠封装结构100包括基板110、第一基底芯片130、第二基底芯片150、多个第一结构芯片171、多个第二结构芯片181和塑封体190，第一基底芯片130和第二基底芯片150贴装在基板110上，且第一基底芯片130和第二基底芯片150呈中心对称设置，同时第一基底芯片130和第二基底芯片150与基板110电连接。多个第一结构芯片171贴装在第一基底芯片130上，且多个第一结构芯片171呈螺旋状堆叠在第一基底芯片130上，并形成与基板110或第一基底芯片130电连接的第一螺旋结构170。多个第二结构芯片181贴装在第二基底芯片150上，且多个第二结构芯片181呈螺旋状堆叠在第二基底芯片150上，并形成与基板110或第二基底芯片150电连接的第二螺旋结构180；塑封体190包覆在第一螺旋结构170、第二螺旋结构180外；其中，第一螺旋结构170和第二螺旋结构180呈中心对称设置。
在本实施例中，第一结构芯片171为倒装芯片，每个第一结构芯片171上设置有第一导电凸块，相邻两个第一结构芯片171通过第一导电凸块电连接；第二结构芯片181为倒装芯片，每个第二结构芯片181上设置有第二导电凸块，相邻两个第二结构芯片181通过第二导电凸块电连接。具体地，第一导电凸块和第二导电凸块均为芯片底部的铜柱凸块，其结构可参考现有的倒装芯片。
在本实施例中，第一基底芯片130和第二基底芯片150也为倒装芯片，并通过第一基底芯片130和第二基底芯片150上的导电锡球焊接在基板110上实现固定与电连接。位于第一螺旋结构170底部的第一结构芯片171倒装在第一基底芯片130上，并与第一基底芯片130电连接，位于第二螺旋结构180底部的第二结构芯片181倒装在第二基底芯片150上，并与第二基底芯片150电连接。
需要说明的是，本实施例中为了实现相邻两个第一结构芯片171之间、相邻两个第二结构芯片181之间、第一结构芯片171与第一基底芯片130之间、第二结构芯片181与第二基底芯片150之间的电连接，在每个第一结构芯片171的顶侧表面、每个第二结构芯片181的顶侧表面、第一基底芯片130的顶侧表面和第二基底芯片150的顶侧表面均设置有导电焊盘，导电焊盘与对应芯片的内部布线电连接，从而能够实现相邻两个芯片之间的电连接。具体可参考现有的层叠倒装结构。
本实施例提供的多层堆叠封装结构100，通过采用倒装的方式实现堆叠，避免了打线，从而避免了打线带来的桥接/断线风险，同时也节省了打线空间，进一步缩减了产品尺寸，并且无需设置打线盘结构，简化了芯片和基板110的结构。
第四实施例
参见图9，本实施例提供了一种多层堆叠封装结构100的制备方法，用于制备如第一实施例、第二实施例或第三实施例提供的多层堆叠封装结构100。
在本实施例中，多层堆叠封装结构100的制备方法，包括：
S1：在基板110上贴装第一基底芯片130和第二基底芯片150。
具体地，结合参见图3，第一基底芯片130和第二基底芯片150呈中心对称设置，且第一基底芯片130和第二基底芯片150与基板110电连接。并且，第一基底芯片130和第二基底芯片150均可以采用正装或倒装方式设置，当用于制备如第一实施例或第二实施例提供的多层堆叠封装结构100时，第一基底芯片130和第二基底芯片150均为正装芯片，当用于制备如第三实施例提供的多层堆叠封装结构100时，第一基底芯片130和第二基底芯片150均为倒装芯片。
需要说明的是，在执行步骤S1之前，还需要将元器件160贴装在基板110的表面，其贴装位置与后续形成的第一螺旋结构170或第二螺旋结构180相对应。
S2：在第一基底芯片130上贴装多个第一结构芯片171。
具体地，结合参见图4，将多个第一结构芯片171呈螺旋状堆叠在第一基底芯片130上，并形成与基板110或第一基底芯片130电连接的第一螺旋结构170。需要说明的是，此处多个第一结构芯片171可以采用正装或倒装方式进行贴装，贴装工艺可参考现有的芯片贴装工艺，具体地，实际贴装第一结构芯片171时，可以通过在第一结构芯片171底部贴胶，烘烤固定后实现第一结构芯片171的贴装。
在本实施例中，多个第一结构芯片171旋转层叠贴装在第一基底芯片130上，且整体旋转角度为180°，第一结构芯片171为6个，6个第一结构芯片171均匀旋转贴装在第一基底芯片130上，每个第一结构芯片171的转转角度为30°。
在贴装完第一结构芯片171后，需要完成打线，在第一结构芯片171的第一打线盘173上打线，并通过第一连接导线175连接相邻的两个第一打线盘173，同时位于底部的第一结构芯片171与第一基底芯片130之间通过打线连接，位于顶部的第一结构芯片171与第二基底芯片150之间通过基底导线177连接。当然，此处仅仅是对第一实施例的打线结构进行了说明，当采用第二实施例的打线结构时，打线位置会相应地发生变化，具体可参考第二实施例。
S3：在第二基底芯片150上贴装多个第二结构芯片181。
具体地，具体地，结合参见图5，将多个第二结构芯片181呈螺旋状堆叠在第二基底芯片150上，并形成与基板110或第二基底芯片150电连接的第二螺旋结构180，其中第一螺旋结构170和第二螺旋结构180中心对称。需要说明的是，此处多个第二结构芯片181可以采用正装或倒装方式进行贴装，贴装工艺可参考现有的芯片贴装工艺，具体地，实际贴装第二结构芯片181时，可以通过在第二结构芯片181底部贴胶，烘烤固定后实现第二结构芯片181的贴装。
在本实施例中，多个第二结构芯片181旋转层叠贴装在第二基底芯片150上，且整体旋转角度为180°，第二结构芯片181为6个，6个第二结构芯片181均匀旋转贴装在第二基底芯片150上，每个第二结构芯片181的转转角度为30°。
在贴装完第二结构芯片181后，需要完成打线，在第二结构芯片181的第二打线盘183上打线，并通过第二连接导线185连接相邻的两个第二打线盘183，同时位于底部的第二结构芯片181与第二基底芯片150之间通过打线连接。当然，此处仅仅是对第一实施例的打线结构进行了说明，当采用第二实施例的打线结构时，打线位置会相应地发生变化，具体可参考第二实施例。
S4：在基板110上形成包覆在第一螺旋结构170和第二螺旋结构180外的塑封体190。
具体地，结合参见图6或图7，在打线完成后，在基板110上填充塑封料，并形成保护堆叠结构的塑封体190，并完成植球动作。
本发明实施例提供的多层堆叠封装结构100的制备方法，通过在第一基底芯片130上螺旋堆叠多个第一结构芯片171，形成第一螺旋结构170，在第二基底芯片150上螺旋堆叠多个第二结构芯片181，形成第二螺旋结构180，第一螺旋结构170和第二螺旋结构180呈中心对称设置。通过采用中心对称和螺旋堆叠的方式，使得在第一基底芯片130上能够同时堆叠多个第二结构芯片181，提高了堆叠数量，降低了封装尺寸，并且螺旋错位的堆叠方式也有利于结构的散热和打线，同时也保证了结构的稳定性，增加了产品的集成度。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种多层堆叠封装结构，其特征在于，包括：
基板；
贴装在基板上的第一基底芯片和第二基底芯片，所述第一基底芯片和所述第二基底芯片呈中心对称设置，且所述第一基底芯片和所述第二基底芯片与所述基板电连接；
贴装在所述第一基底芯片上的多个第一结构芯片，多个所述第一结构芯片呈螺旋状堆叠在所述第一基底芯片上，并形成与所述基板或所述第一基底芯片电连接的第一螺旋结构；
贴装在所述第二基底芯片上的多个第二结构芯片，多个所述第二结构芯片呈螺旋状堆叠在所述第二基底芯片上，并形成与所述基板或所述第二基底芯片电连接的第二螺旋结构；以及，
包覆在所述第一螺旋结构、所述第二螺旋结构外的塑封体；
其中，所述第一螺旋结构和所述第二螺旋结构呈中心对称设置，多个所述第一结构芯片绕靠近顶角处的同一固定中心线旋转贴装，多个所述第二结构芯片绕靠近顶角处的同一固定中心线旋转贴装，且多个所述第一结构芯片的固定中心线和多个所述第二结构芯片的固定中心线并不重合。
2.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述第一基底芯片位于所述第一螺旋结构的底部，位于所述第一螺旋结构顶部的所述第一结构芯片在所述基板上的投影与所述第二基底芯片在所述基板上的投影相平行；所述第二基底芯片位于所述第二螺旋结构的底部，位于所述第二螺旋结构顶部的所述第二结构芯片在所述基板上的投影与所述第一基底芯片在所述基板上的投影相平行。
3.根据权利要求2所述的多层堆叠封装结构，其特征在于，相邻两个所述第一结构芯片之间的夹角相同，以使多个所述第一结构芯片均匀堆叠在所述第一基底芯片上；相邻两个所述第二结构芯片之间的夹角相同，以使多个所述第二结构芯片均匀堆叠在所述第二基底芯片上。
4.根据权利要求2所述的多层堆叠封装结构，其特征在于，所述第一结构芯片为正装芯片，相邻两个所述第一结构芯片之间通过第一连接导线电连接；所述第二结构芯片为正装芯片，相邻两个所述第二结构芯片之间通过第二连接导线电连接。
5.根据权利要求4所述的多层堆叠封装结构，其特征在于，每个所述第一结构芯片上设置有第一打线盘，所述第一连接导线与相邻的两个所述第一打线盘连接，位于所述第一螺旋结构底部的所述第一结构芯片与所述第一基底芯片电连接，位于所述第一螺旋结构顶部的所述第一打线盘上还设置有基底导线，所述基底导线与所述第二基底芯片电连接；
每个所述第二结构芯片上设置有第二打线盘，所述第二连接导线与相邻的两个所述第二打线盘连接，位于所述第二螺旋结构底部的所述第二结构芯片与所述第二基底芯片电连接。
6.根据权利要求2所述的多层堆叠封装结构，其特征在于，所述第一结构芯片为正装芯片，每个所述第一结构芯片与所述基板之间通过第一连接导线电连接；所述第二结构芯片为正装芯片，每个所述第二结构芯片与所述基板之间通过第二连接导线电连接。
7.根据权利要求6所述的多层堆叠封装结构，其特征在于，所述基板上设置有多个第一打线手指和多个第二打线手指，每个所述第一结构芯片上设置有第一打线盘，多个所述第一打线盘与多个所述第一打线手指一一对应地通过所述第一连接导线连接，每个所述第二结构芯片上设置有第二打线盘，多个所述第二打线盘与多个所述第二打线手指一一对应地通过所述第二连接导线连接。
8.根据权利要求2所述的多层堆叠封装结构，其特征在于，所述第一结构芯片为倒装芯片，每个所述第一结构芯片上设置有第一导电凸块，相邻两个所述第一结构芯片通过所述第一导电凸块电连接；所述第二结构芯片为倒装芯片，每个所述第二结构芯片上设置有第二导电凸块，相邻两个所述第二结构芯片通过所述第二导电凸块电连接。
9.根据权利要求1-8任一项所述的多层堆叠封装结构，其特征在于，所述多层堆叠封装结构还包括：
贴装在所述基板上的元器件；
其中，所述元器件在所述基板上的投影与所述第一螺旋结构在所述基板上的投影相重合；或者，所述元器件在所述基板上的投影与所述第二螺旋结构在所述基板上的投影相重合。
10.根据权利要求1-8任一项所述的多层堆叠封装结构，其特征在于，所述第一基底芯片和所述第二基底芯片为控制芯片、逻辑芯片或功能芯片，所述第一结构芯片和所述第二结构芯片为存储芯片。
11.一种多层堆叠封装结构的制备方法，其特征在于，包括：
在基板上贴装第一基底芯片和第二基底芯片，其中，所述第一基底芯片和所述第二基底芯片呈中心对称设置，且所述第一基底芯片和所述第二基底芯片与所述基板电连接；
在所述第一基底芯片上贴装多个第一结构芯片，其中，多个所述第一结构芯片呈螺旋状堆叠在所述第一基底芯片上，并形成与所述基板或所述第一基底芯片电连接的第一螺旋结构；
在所述第二基底芯片上贴装多个第二结构芯片，其中，多个所述第二结构芯片呈螺旋状堆叠在所述第二基底芯片上，并形成与所述基板或所述第二基底芯片电连接的第二螺旋结构；
在所述基板上形成包覆在所述第一螺旋结构和所述第二螺旋结构外的塑封体；
其中，所述第一螺旋结构和所述第二螺旋结构呈中心对称设置，多个所述第一结构芯片绕靠近顶角处的同一固定中心线旋转贴装，多个所述第二结构芯片绕靠近顶角处的同一固定中心线旋转贴装，且多个所述第一结构芯片的固定中心线和多个所述第二结构芯片的固定中心线并不重合。
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