JP5979565B2 - 半導体装置 - Google Patents

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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Description

本発明は、半導体チップを積層して互いに接続するチップ・オン・チップ（ＣｏＣ）技術を用いた半導体装置に関する。
デジタルテレビやレコーダー等のシステムでは、高機能化に伴い、扱うデータ量が飛躍的に増加している。このため、システムに搭載される半導体メモリについて、容量の増加やデータ転送レートの向上が要求されている。
このようなシステムに搭載する半導体装置として、メモリコントローラを実装した論理回路チップおよびメモリを１つのチップに集積するシステム・オン・チップ（ＳｏＣ）と、メモリコントローラを実装した論理回路チップおよびメモリチップを積層して１つのパッケージに収納するシステム・イン・パッケージ（ＳｉＰ）がある。
現在では比較的製造コストが低いＳｉＰを用いたシステムが増える傾向にある。ＳｉＰにはメモリチップと論理回路チップ間のデータ転送レートを高くするために、チップ同士をマイクロバンプなどを介して直接フリップチップ接続するチップ・オン・チップ（ＣｏＣ）技術がある。このようなＣｏＣ技術の一例として、ファンアウト型のＣｏＣ技術がある（例えば、特許文献１参照）。
特許文献１では、図１３に示すように、下段に配置された半導体チップ２０１の周囲に拡張部２０２を設け、上段に半導体チップ２０３を積層している。一方で、特許文献２の集積回路パッケージ３００では、図１４に示すように、基板３０２上において集積回路ダイ３０４、３０６、３０８、３１０を積層化するとともに、集積回路ダイ３０４、３０６、３０８、３１０の上面から基板３０２の上面まで、ワイヤ３１２、３１４、３１６、３１８をそれぞれ接続している。特許文献２では、同じサイズの集積回路ダイ３０４、３０６、３０８、３１０が用いられる。また、特許文献２では、図１５に示すように、１つの集積回路ダイ４２０の上面４０２において、一方の側部４１０に設けられた各ボンディングパット４１４を、金属配線４１６を介して、反対方向の側部４０８のボンディングパット４１２の間にある各ボンディングパッド４１８にそれぞれ再配分している。
特開２０１０−１４１０８０号 特表２００８−５４３０５９号
しかしながら、特許文献１の方法によれば、図１３に示すように、下段の半導体チップ２０１の端子２０４と、拡張部２０２に設けられたワイヤボンディング接続端子２０５とを電気的に接続するための再配線部２０６において、周囲の材質が半導体チップ２０１と拡張部２０２とで異なるため、半導体チップ２０１と拡張部２０２の材料特性の違いに起因してインピーダンス特性の不連続が生じる。このインピーダンス特性の不連続によって、半導体チップ２０１の再配線部２０６に流れる高速信号の通信が妨げられてしまう。よって、高いデータ転送レートを実現することができなかった。
また、特許文献２の方法は、図１４に示すように同じサイズの集積回路ダイ３０４、３０６、３０８、３１０を積層化する技術であって、チップオンチップ接続等と異なり、障害物がない下側の集積回路ダイの上面を横断する配線を行う技術である。よって、チップオンチップ接続を行う場合に適用できない。
従って、本発明の目的は、上記課題を解決することにあって、高いデータ転送レートを有する半導体装置を提供することにある。
上記目的を達成するために、本発明の一態様は以下のように構成する。
本発明の一態様によれば、第１半導体チップと、前記第１半導体チップ上にチップ・オン・チップ接続された第２半導体チップとを備え、前記第２半導体チップの上面に垂直な方向から見た場合、前記第２半導体チップの外形は、前記第１半導体チップの外形よりも大きく、前記第１半導体チップの上面には複数の第１半導体チップ電極端子が設けられており、前記複数の第１半導体チップ電極端子は、第２半導体チップで覆われた１又は複数の 第１ 遮蔽端子と、第２半導体チップで覆われていない１又は複数の第１開放端子とを含む、半導体装置を提供する。
これらの概括的かつ特定の態様は、システム、方法、コンピュータプログラム並びにシステム、方法及びコンピュータプログラムの任意の組み合わせにより実現してもよい。
本発明の一態様によれば、下段に設けられた第１半導体チップに形成される第１半導体チップ電極端子は、上段の第２半導体チップで覆われる遮蔽端子と覆われていない開放端子とを備える。このように遮蔽端子と開放端子とを備えることにより、高いデータ転送レートを有する半導体装置を実現することができる。
本発明のこれらの態様と特徴は、添付された図面についての好ましい実施の形態に関連した次の記述から明らかになる。
実施の形態１に係る半導体装置の断面図 実施の形態１に係る半導体装置においてメモリチップを取り外したときの上面図 実施の形態１に係る半導体装置においてメモリチップを取り外したときの斜視図 実施の形態２に係る半導体装置においてメモリチップを取り外したときの一部を拡大した上面図 実施の形態３に係る半導体装置においてメモリチップを取り外したときの一部を拡大した上面図 実施の形態４に係る半導体装置の断面図 実施の形態５に係る半導体装置においてメモリチップを取り外したときの上面図 実施の形態６に係る半導体装置において再配線を拡大した半導体装置の構成を示す断面図 実施の形態７に係る半導体装置においてメモリチップを取り外したときの上面図 実施の形態８に係るデジタルテレビおよびレコーダの外観図 実施の形態８に係るデジタルテレビのブロック図 実施の形態８に係るレコーダのブロック図 特許文献１の従来例に係る半導体装置の断面図 特許文献２の従来例に係る集積回路パッケージの断面図 特許文献２の従来例に係る集積回路パッケージの上面図
本発明の第１態様によれば、第１半導体チップと、
前記第１半導体チップ上にチップ・オン・チップ接続された第２半導体チップとを備え、
前記第２半導体チップの上面に垂直な方向から見た場合、前記第２半導体チップの外形は、前記第１半導体チップの外形よりも大きく、
前記第１半導体チップの上面には複数の第１半導体チップ電極端子が設けられており、
前記複数の第１半導体チップ電極端子は、前記第２半導体チップで覆われた１又は複数の 第１ 遮蔽端子と、第２半導体チップで覆われていない１又は複数の第１開放端子とを含む、半導体装置を提供する。
これにより、遮蔽端子と開放端子とを備えることにより、高いデータ転送レートを有する半導体装置を実現することができる。
本発明の第２態様によれば、前記第１半導体チップの周辺又は側方に形成されるとともに前記第２半導体チップを支持する第１拡張部をさらに備え、
前記第１拡張部の上面には１又は複数の拡張部端子が設けられており、少なくとも一つの前記拡張部端子と少なくとも一つの前記第１遮蔽端子とが再配線によって接続される、第１態様に記載の半導体装置を提供する。
これにより、再配線を介する拡張部端子と、再配線を介さない第１開放端子とを利用でき、信号を安定的に流すことができる。
本発明の第３態様によれば、前記１又は複数の拡張部端子および前記１又は複数の第１開放端子はワイヤボンディング用の端子として用いられる、第２態様に記載の半導体装置を提供する。
これにより、再配線を介する拡張部端子と、再配線を介さない第１開放端子とをワイヤボンディング用の端子として利用でき、信号を安定的に流すことができる。
本発明の第４態様によれば、少なくとも一つの前記第１開放端子はアンテナとして機能する、若しくは少なくとも一つの前記第１開放端子にアンテナが接続される、第２態様に記載の半導体装置を提供する。
これにより、再配線を介さない少なくとも１つの第１開放端子をアンテナ用の端子として利用でき、信号を安定的に流すことができる。
本発明の第５態様によれば、配線層を有する配線基板をさらに備え、
前記再配線は、前記配線層によって構成される、第２態様から第４態様のいずれか１つに記載の半導体装置を提供する。
これにより、配線基板の使用により配線層の数を多くすることで、再配線の配線数を多くできるため、より多くの信号を接続することができる。
本発明の第６態様によれば、前記第１半導体チップ又は前記第１拡張部の下部に配置される第３半導体チップと、
前記第３半導体チップの周辺又は側方に形成される第２拡張部とをさらに備え、
前記第３半導体チップ及び前記第２拡張部は、前記第１半導体チップ及び前記第１拡張部を支持し、
前記第３半導体チップの上面には複数の第３半導体チップ電極端子が設けられており、
前記複数の第３半導体チップ電極端子は、前記第１半導体チップ又は前記第１拡張部で覆われた第２遮蔽端子と、前記第１半導体チップ又は前記第１拡張部で覆われていない第２開放端子とを備える、第２態様から第５態様のいずれか１つに記載の半導体装置を提供する。
これにより、順番に制約を受けることなく、サイズが同等あるいは異なる複数の半導体チップを積層した積層チップオンチップ構造を有する半導体装置において、高いデータ転送レートを実現することができる。
本発明の第７態様によれば、第１開放端子と第２開放端子とが異なる側の辺に配置される、第６態様に記載の半導体装置を提供する。
これにより、例えば、高速な信号が流れる端子を開放端子に割り当てた場合、発熱性の高い部分を効率良く放熱することで高い放熱性能を実現することができる。
本発明の第８態様によれば、前記拡張部は絶縁部材である、第２態様から第７態様のいずれか１つに記載の半導体装置を提供する。
これにより、拡張部内に配置された配線において安定的に信号を流すことができる。
本発明の第９態様によれば、前記複数の開放端子が前記第１半導体チップの隣り合う２辺に配置されている、第１態様から第８態様のいずれか１つに記載の半導体装置を提供する。
これにより、例えば、高速な信号が流れる端子を開放端子に割り当てた場合、発熱性の高い部分を効率良く放熱することで高い放熱性能を実現することができる。
本発明の第１０態様によれば、前記第２半導体チップの上面に垂直な方向から見た場合、前記第１半導体チップの一辺と前記第２半導体チップの一辺が非平行かつ非垂直となるように配置されている、第１態様から第９態様のいずれか１つに記載の半導体装置を提供する。
これにより、例えば、高速な信号が流れる端子を開放端子に割り当てた場合、発熱性の高い部分を効率良く放熱することで高い放熱性能を実現することができる。
本発明の第１１態様によれば、前記複数の第１遮蔽端子は複数の接続端子を備え、前記複数の接続端子は、前記第２半導体チップに接続する端子と、前記第２半導体チップに接続しない端子とを含む、第１態様から第１０態様のいずれか１つに記載の半導体装置を提供する。
これにより、遮蔽端子において第２半導体チップに接続しないダミーの端子を設けることにより、第２半導体チップ上に様々な接続ピン配置を有する第１半導体チップを積層することができる。
本発明の第１２態様によれば、前記第１半導体チップが論理回路チップであり、前記第２半導体チップがメモリチップである、第１態様から第１１態様のいずれか１つに記載の半導体装置を提供する。
本発明の第１３態様によれば、前記１又は複数の開放端子を優先信号が流れ、前記１又は複数の遮蔽端子を通常信号が流れる、第１態様から第１２態様のいずれか１つに記載の半導体装置を提供する。
これにより、優先信号を外部と直接通信させることができるため、信号を安定的に流すことができる。
本発明の第１４態様によれば、前記第１半導体チップに入出力される信号のうち、最も高いデータ転送レートの信号が前記開放端子を流れる、第１態様から第１３態様のいずれか１つに記載の半導体装置を提供する。
これにより、最も高いデータ転送レートの信号をより安定的に流すことができる。
本発明の第１５態様によれば、外部とのインターフェースであるインターフェース部と、
前記インターフェース部からの信号に基づいてデータを出力する第１態様から第１４態様のいずれか１つに記載の半導体装置と、
前記半導体装置が出力した前記データに基づいて表示を行う表示部と、
を備えたデジタルテレビを提供する。
これにより、デジタルテレビにおいて、高いデータ転送レートを有する半導体装置を用いることで、信号を安定的に流すことができる。
本発明の第１６態様によれば、外部とのインターフェースであるインターフェース部と、
前記インターフェース部からの信号に基づいてデータを出力する第１態様から第１４態様のいずれか１つに記載の半導体装置と、
前記半導体装置が出力した前記データを記録する記録部と、
を備えたレコーダを提供する。
これにより、レコーダにおいて、高いデータ転送レートを有する半導体装置を用いることで、信号を安定的に流すことができる。
以下、本発明の実施の形態について図面を参照しながら説明する。
以下の図面においては、説明の簡潔化のために、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置１１（半導体パッケージ）の概略構成を示す断面図である。図２は、本実施の形態１に係る半導体装置１１において、半導体メモリチップ５を取り外したときの上面図である。図１は、図２におけるＥ−Ｅの断面に相当する。図２に示す領域Ｄは、半導体メモリチップ５が配置される領域に相当する。
半導体装置１１は、第１半導体チップの一例である半導体論理回路チップ６（以下、論理チップ６）と、第２半導体チップの一例である、論理チップ６上に配置された半導体メモリチップ５（以下、メモリチップ５）とを備える。図１、２に示すように、論理チップ６の周辺には拡張部１が形成される。本実施の形態１における拡張部１とは、上段のメモリチップ５の少なくとも一部を支持するように、下段の論理チップ６の側面部において論理チップ６を平面方向に拡張するように形成される部分のことであり、樹脂あるいはセラミックなどの絶縁性材料で構成されている（すなわち、絶縁部材である）。論理チップ６および拡張部１によりメモリチップ５全体が支持される。
メモリチップ５の下面には半導体メモリバンプ８ｄ（以下、メモリバンプ８ｄ）が形成される。論理チップ６の上面にはメモリ用接続端子８ｃ（以下、接続端子８ｃ）が形成される。メモリバンプ８ｄと接続端子８ｃが金属接合されることにより、メモリチップ５と論理チップ６が電気的に接続（ＣｏＣ接続）される。メモリチップ５と、論理チップ６および拡張部１との間にはアンダーフィルが注入され、接合部９ｄが形成される。接合部９ｄにより、メモリチップ５と論理チップ６が強固に接合される。
論理チップ６および拡張部１の下には、半導体パッケージ樹脂基板７が配置される。半導体パッケージ樹脂基板７と、論理チップ６および拡張部１との間にはダイスボンドにより接合部９ｃが形成されており、接合部９ｃによって強固な接合がされている。また、半導体パッケージ樹脂基板７の下面には、外部との電気的な接続を行うための半導体パッケージボール１２が形成される。メモリチップ５、論理チップ６および拡張部１を覆うように半導体パッケージ樹脂基板７の上面には樹脂封止部１０が形成される。樹脂でできた樹脂封止部１０がメモリチップ５、論理チップ６および拡張部１を覆うことにより、内部にチップ、配線および端子を有する半導体パッケージとして半導体装置１１が構成される。
このように構成された半導体装置１１において、樹脂封止部１０により内部に封止された配線および端子について、図２、３を用いて説明する。
図２に示すように、論理チップ６の上面中央やや左上部分には、メモリチップ５と接続するための接続端子８ｃが配置されている。さらに論理チップ６の上面外周部分には、複数の論理チップ電極端子３１ａ、３１ｂ（第１半導体チップ電極端子３１ａ、３１ｂ）が形成される。論理チップ電極端子３１ａ、３１ｂは、論理チップ６の周囲４辺において等間隔に密に配置されている。また、論理チップ６の周辺に形成された拡張部１の上面にも複数の拡張部端子２１が形成されている。拡張部端子２１は、拡張部１の周囲２辺において等間隔に密に配置されている。
ここで、前述したように論理チップ６上面の領域のうち領域Ｄはメモリチップ５により覆われる領域であるが、本実施の形態１では図２に示すように、論理チップ６がメモリチップ５に対して偏心した位置（上方視において右下の位置）に配置されている。したがって、論理チップ６上面の領域には、メモリチップ５で覆われた領域Ｂと覆われていない領域Ｃが存在することとなる。
図３は、論理チップ６および拡張部１の斜視図であり、前述した領域Ｂ、Ｃ、Ｄの関係を示している。また、図３に示すように、半導体装置１１を基準として左右方向をＸ方向、前後方向をＹ方向、上下方向をＺ方向としている。
図２に戻ると、論理チップ電極端子３１ａ、３１ｂは、メモリチップ５で覆われた（領域Ｂに配置された）第１遮蔽端子３１ａと、メモリチップ５で覆われていない（領域Ｃに配置された）第１開放端子３１ｂとを備える。第１遮蔽端子３１ａは、例えば銅によって形成された再配線２によって拡張部１の拡張部端子２１に接続されている。拡張部端子２１および第１開放端子３１ｂはワイヤ４ａおよび４ｂによって、半導体パッケージ樹脂基板７上面に形成された複数のパッド３ａおよび３ｂにそれぞれ接続（ワイヤボンディング接続）される。パッド３ａ、３ｂは、半導体パッケージ樹脂基板７の内部に配置された配線によって半導体パッケージボール１２に接続されている。半導体装置１１においてこのような配置・構成が採用されることにより、メモリチップ５および論理チップ６は半導体パッケージボール１２を介して外部との電気的な信号のやり取りを行うことができる。
なお、接続端子８ｃもメモリチップ５で覆われるため、遮蔽端子の一種である。
なお、図２に示すように本実施の形態１では、拡張部１が論理チップ６の周囲を全て覆う配置について説明しているが、このような場合に限らず、例えば拡張部１が論理チップ６の一部の辺のみ（側方）を覆うような場合であっても良い。本実施の形態１では、図２の右側および下側の論理チップ６の辺を覆う拡張部１の幅については、第１開放端子３１ｂとパッド３ｂとを予め定めた長さのワイヤ４ｂで接続できるように適切な幅に設定されている。
上述した半導体装置１１では、第１遮蔽端子３１ａを流れる信号は、再配線２を介して外部と通信するのに対して、第１開放端子３１ｂを流れる信号は、インピーダンスの不整合が生じる再配線２を介さずに外部と直接通信する。さらに本実施の形態１では、論理チップ６の設計段階で、高周波成分を含む信号の流れる端子を第１開放端子３１ｂに割り当てており、それ以外の信号の流れる端子を第１遮蔽端子３１ａ（および拡張部端子２１）に割り当てている。すなわち、高周波成分を含むような優先的な信号（優先信号）を再配線２を介さずに外部と直接通信させるとともに、優先信号以外の信号（通常信号）を再配線２を介して外部と通信させることにより、信号を安定的に流すことが可能となる。したがって、高いデータ転送レートを有する半導体装置１１を実現することができる。すなわち、論理チップ６に入出力される信号のうち、最も高いデータ転送レートの信号が何れかの第１開放端子３１ｂを流れることになる。これに対し、特許文献２には、再配分をするボンディングパットおよび再配分をしないボンディングパットの信号の割当てと、データ転送レートとの関係について、開示も示唆もされていない。
本実施の形態１では、第１開放端子３１ｂに割り当てる端子として、高周波成分を含む信号の流れる端子としているが、第１開放端子３１ｂに割り当てる端子はこれに限らない。例えば、電源端子を第１開放端子３１ｂに割り当てておくことにより、電源電位の安定化を図ることができる。また、グラウンド端子を第１開放端子３１ｂに割り当てておくことにより、グラウンド電位の安定化を図ることができる。また、端子の属性を読み取って第１開放端子３１ｂへの端子の割り当てを自動的に行うことができる設計支援装置を用いることで、第１開放端子３１ｂへの端子の割り当ての効率を高めることができる。
また、高周波成分を含む信号などの高速な信号が流れる領域は発熱量が大きくなるが、第１開放端子３１ｂは熱の逃げやすい開放領域Ｃに存在する。本実施の形態１のように、高速な信号が流れる端子を第１開放端子３１ｂに割り当てておくことにより、発熱性の高い部分を効率良く放熱することで高い放熱性能を実現することができる。
なお、図２では開放領域Ｃを論理チップ６の隣り合う２つの辺に設定しているが、開放領域Ｃに含める論理チップ６の辺の数は適宜設定可能である（例えば１つや３つ）。また、取り扱う信号や端子の数などに合わせて開放領域Ｃに含める論理チップ６の辺の数を設定し、第１開放端子３１ｂの数を適宜増減させることにより、設計の自由度を高めることができると共に、放熱性能の更なる向上を図ることができる。
また、本実施の形態１によれば、積層する複数の半導体チップの中心位置や角度を意図的にずらすことにより、下段の半導体チップ（論理チップ６）の一部を上段の半導体チップ（メモリチップ５）で覆わない開放領域としている。これにより、下段の半導体チップに設けられた端子（第１開放端子３１ｂ）からワイヤを通じて直接外部に信号を流すことができる。
さらに、本実施の形態１によれば、下段の半導体チップの一部を開放領域とすることにより、下段の半導体チップに設けられた端子から直接外部に信号を流すことでインピーダンス特性の不連続をなくことができ、高速な信号を流すことができる。
なお、本実施の形態１ではメモリチップ５を上段に配置して、論理チップ６を下段に配置する場合について説明したが、メモリチップ５を下段に配置して、論理チップ６を上段に配置するようにしても良い。
また、下段のメモリチップ５と上段の論理チップ６が略同じ大きさ・形状を有していてもよいが、チップの大きさや形状はこれに限らない。例えば、下段のチップが小さく上段のチップが大きい場合であっても良い。すなわち、上段のチップの上面に垂直な方向から見た場合に、上段のチップの外形が、下段のチップの外形よりも大きい場合であっても良い。ここでいうチップの外形とは例えば、チップの面積である。
また、本実施の形態１では拡張部端子２１および第１開放端子３１ｂをワイヤボンディングによりパッド３ａおよびパッド３ｂにそれぞれ接続する場合について説明したが、拡張部端子２１および第１開放端子３１ｂの接続方法はこれに限らない。例えば、拡張部端子２１および第１開放端子３１ｂをアンテナに接続したり、拡張部端子２１および第１開放端子３１ｂ自体をアンテナとして機能させるようにしても良い。あるいは、拡張部端子２１および第１開放端子３１ｂをフレキ基板に接続するようにしても良い。
また、本実施の形態１では、複数の拡張部端子２１と複数の第１遮蔽端子３１ｂとが、それぞれ再配線によって接続される場合について説明したが、このような場合に限らず、少なくとも１つの拡張部端子２１と少なくとも１つの第１遮蔽端子３１ｂとが、それぞれ再配線によって接続されれば良い。
次に、実施の形態２−７について図４−９を用いてそれぞれ説明する。
（実施の形態２）
図４は、実施の形態２に係る半導体装置４１においてメモリチップ５を取り外したときの一部（図２の右上部分）を拡大した上面図である。第１開放端子３１ｂのピッチが拡張部端子２１のピッチより著しく狭い場合、半導体パッケージ樹脂基板７の設計ルールの制約によって、第１開放端子３１ｂに接続する全てのパッド３ｂを配置することができない場合がある。このような場合、図４に示すように、拡張部端子２１とパッド３ａまでの距離よりも、第１開放端子３１ｂとパッド３ｂまでの距離を離して配置することにより全てのパッド３ｂを配置することができる。
（実施の形態３）
図５は、実施の形態３に係る半導体装置５１においてメモリチップ５を取り外したときの一部を拡大した上面図である。信号の伝送特性を向上させるためにはワイヤ４の長さを短くすることが有効であり、第１開放端子３１ｂに接続されるワイヤ４ｂの長さを短くすれば、優先的な信号についての伝送特性を特に向上させることができる。このように第１開放端子３１ｂに接続するワイヤ４ｂの長さを短くしたい場合、図５に示すように第１開放端子３１ｂを間引いて使用することによって第１開放端子３１ｂからパッド３ｂまでの距離が短くなり、ワイヤ４ｂの長さを短くすることができる。これにより、更なるデータ転送レートの向上を図ることができる。なお、本実施の形態３では第１開放端子３１ｂを間引いて使用したが、例えば第１開放端子３１ｂの数をあらかじめ間引いて配置しておく（第１開放端子３１ｂのピッチを広くする）ことにより、同様の効果を発揮することができる。
（実施の形態４）
図６は、実施の形態４に係る半導体装置６１の構成を示す断面図である。半導体装置６１は、図１に示すような半導体装置１１における半導体樹脂パッケージ基板７と論理チップ６ｄおよび拡張部１ｄとの間に、もう１組の論理チップ６ｃおよび拡張部１ｃを加えたものである。なお、下段の論理チップ６ｃは第３半導体チップの一例である。
図６に示すように、下段の論理チップ６ｃおよび拡張部１ｃと、中段の論理チップ６ｄおよび拡張部１ｄとの間には、ダイスボンドにより接合部９ｃが形成されており、下段の論理チップ６ｃおよび拡張部１ｃは中段の論理チップ６ｄおよび拡張部１ｄの全体を支持する。また、半導体樹脂パッケージ基板７と下段の論理チップ６ｃおよび拡張部１ｃとの間にもダイスボンドにより接合部９ｅが形成されており、半導体樹脂パッケージ基板７は下段の論理チップ６ｃおよび拡張部１ｃの全体を支持する。
このように構成された半導体６１における端子の接続について説明する。中段の拡張部１ｄの上面に形成された第１拡張部端子２１ｄは、再配線２ｄによって中段の論理チップ６ｄの第１遮蔽端子３１ａに接続されるとともに、ワイヤ４ａを介して半導体樹脂パッケージ基板７上面のパッド３ａに接続される。一方で、中段の論理チップ６ｄの第１開放端子３１ｂは、ワイヤ４ｂを介して半導体樹脂パッケージ基板７上面のパッド３ｂに接続される。本実施の形態４では、優先信号が流れる端子を第１開放端子３１ｂに割り当てており、通常信号が流れる端子を第１拡張部端子２１ｄおよび第１遮蔽端子３１ａに割り当てている。
また、下段の拡張部１ｃの上面に形成された第２拡張部端子２１ｃは、再配線２ｃによって下段の論理チップ６ｃの第２遮蔽端子３２ａに接続されるとともに、ワイヤ４ａを介して半導体樹脂パッケージ基板７上面のパッド３ａに接続される。一方で、下段の論理チップ６ｃの第２開放端子３２ｂは、ワイヤ４ｂを介して半導体樹脂パッケージ基板７上面のパッド３ｂに接続される。本実施の形態４では、優先信号が流れる端子を第２開放端子３２ｂに割り当てており、通常信号が流れる端子を第２拡張部端子２１ｃおよび第２遮蔽端子３２ａに割り当てている。
以上のような構成においても、図１に示した半導体装置１１と同様の効果を得ることができる。すなわち、論理チップ６ｄ、６ｃの設計段階で、高周波成分を含むような優先信号が流れる端子を第１開放端子３１ｂ、３２ｂに割り当てておくことにより優先信号を安定的に流すことが可能となる。したがって、高いデータ転送レートを有する半導体装置６１を実現することができる。また、本実施の形態４では、上段にメモリチップ５を配置し、中段および下段に論理チップ６ｄ、６ｃを配置する場合について説明したが、これらのチップの数や順番については適宜設定可能である。すなわち、本実施の形態４によれば、サイズが同等あるいは異なる複数の半導体チップを順番に制約を受けることなく複数積層した積層ＣｏＣ構造を実現することができる。
さらに、本実施の形態４では、中段の論理チップ６ｄをメモリチップ５に対して偏心した位置（上方視において右下の位置）に配置するだけでなく、下段の論理チップ６ｃも中段の論理チップ６ｄおよび拡張部１ｄに対して偏心した位置（上方視において左上の位置）に配置している。このような配置により、中段の論理チップ６ｄでは、上方視において右側の辺と下側の辺に第１開放端子３１ｂが形成されるのに対して、下段の論理チップ６ｃでは、左側の辺と上側の辺に第２開放端子３２ｂが形成される。図６においても、中段の論理チップ６ｄでは右側に第１開放端子３１ｂが形成されるのに対して、下段の論理チップ６ｃでは左側に第２開放端子３２ｂが形成されていることがわかる。このように、各段における開放端子３１ｂ、３２ｂの位置を異ならせることにより、発熱量が高くなりやすい開放端子３１ｂ、３２ｂを分散させて、放熱性能の更なる向上を図ることができる。
なお、本実施の形態４では、中段の第１拡張部端子２１ｄおよび第１開放端子３１ｂを、半導体パッケージ樹脂基板７のパッド３ａおよび３ｂにそれぞれ直接接続する場合について説明したが、接続先はこれに限らず適宜設定することができる。例えば、中段の第１拡張部端子２１ｄおよび第１開放端子３１ｂを下段の第２拡張部端子２１ｃや第２開放端子３２ｂに接続しても良い。これにより設計の自由度を高めることができる。
（実施の形態５）
図７は、実施の形態５に係る半導体装置７１の構成を示すメモリチップ５を取り外したときの上面図である。
図７に示すように半導体装置７１の上方視において、論理チップ６とメモリチップ５はともに略同じ大きさの略正方形状を有する。さらに、論理チップ６およびメモリチップ５の中心位置は略一致しているが、それぞれのチップの各辺が０度より大きく９０度より小さい角度で傾斜するように配置されている。すなわち、メモリチップ５の上面に垂直な方向から見た場合、論理チップ６の一辺とメモリチップ５の一辺は、非平行かつ非垂直となるように配置されている（平行でなくかつ垂直でない）。このように、論理チップ６とメモリチップ５が上方視において異なる角度で配置されることにより、論理チップ６の４つの隅部に開放領域Ｃが形成され、その間の部分に遮蔽領域Ｂが形成される。本実施の形態５では、開放領域Ｃに存在する第１開放端子３１ｂに優先信号の流れる端子を割り当てている。
以上のような構成においても、図１に示した構成と同様に、優先信号を安定的に流すことができるとともに、高いデータ転送レートを有する半導体装置７１を実現することができる。さらに本実施の形態５によれば、第１開放端子３１ｂを分散して配置することができるため、設計の自由度が高まると共に、発熱量の大きな端子を分散させることができ、放熱性能の更なる向上を図ることができる。
なお、開放領域Ｃに配置される論理チップ６の隅部の数は４つに限らず適宜設定可能であり、例えば１つから３つであってもよい。
（実施の形態６）
図８は、実施の形態６に係る半導体装置８１において再配線を拡大した断面図である。
図１では再配線２として銅配線を用いるのに対し、本実施の形態６では、再配線としてプリント基板を用いている。具体的には、図８に示すように、論理チップ６およびその周辺に形成された拡張部１の上に、配線層８２を有する配線基板８０が配置される。配線基板８０は、上下に配置された２つの基板によって配線層８２を挟む構成が採用されており、配線基板８０の上面側には、ワイヤ４ａに接続される拡張部端子２１が形成されている。配線層８２は、配線基板８０の内部において拡張部端子２１に接続されるとともに、論理チップ６上面に形成された第１遮蔽端子３１ａにも接続されている。このような構成によれば、拡張部端子２１と論理チップ６の第１遮蔽端子３１ａは、配線層８２を介して電気的に接続される。
以上のような構成においても、積層する半導体チップのサイズ関係の制限無しに積層ＣｏＣ構造を実現することができる。また、配線基板８０の使用により再配線層８２の数を多くして配線数を多く出来るため、多くの信号の接続が可能となる。
なお、配線基板８０は２層以上の配線層８２を有する多層基板であってもよい。これにより設計の自由度を高めることができる。
なお、配線基板８０は、配線層８２の隣接配線層にいわゆるベタパターンで形成されたシールド構造を有する多層基板であってもよい。これにより配線層８２の信号伝送特性が向上し、更なるデータ転送レートの向上を図ることができる。
（実施の形態７）
図９は、実施の形態７に係る半導体装置９１においてメモリチップ５を取り外したときの上面図である。図９に示す領域Ｄは、メモリチップ５が配置される領域に相当し、領域Ｆは、メモリチップ５のメモリバンプ８ｄが配置される領域に相当する。
本実施の形態７では、論理チップ６上面において全面に、できるだけ多くの接続端子８ｃ１、８ｃ２を配置している。そのため、領域Ｆに配置される接続端子８ｃ１は、論理チップ６の上段に積層されるメモリチップ５と電気的に接続される。一方で、論理チップ６の領域Ｆ以外の領域に配置される接続端子８ｃ２は、メモリチップ５と電気的に接続されない（ダミー端子８ｃ２となる）。このように本実施の形態７によれば、できるだけ多くの接続端子８ｃ１、８ｃ２を配置するとともに接続端子８ｃ２を選択的にメモリチップ５に接続させている。
以上のような構成によって、論理チップ６の接続端子にダミー端子８ｃ２を設けることにより、様々な接続ピン配置を有するメモリチップを積層することができる。
（実施の形態８）
図１０は、実施の形態８に係るデジタルテレビ１１０およびレコーダ１１２を示す概観図である。本実施の形態８のデジタルテレビ１１０は、映像データや制御データ等のデータに基づいて映像を表示する。本実施の形態８のレコーダ１１２は、映像データや制御データ等のデータを記録する。デジタルテレビ１１０とレコーダ１１２は、例えば、ＨＤＭＩケーブル等の信号線で接続され、映像データや制御データ等のデータの送受信を行う。
図１１は、図１０に示したデジタルテレビ１１０の概略構成を示すブロック図である。デジタルテレビ１１０は、外部とのインターフェースであるインターフェース部１２６と、インターフェース部１２６からの信号に基づいてデータを出力する半導体装置１２４と、半導体装置１２４が出力したデータに基づいて表示を行う表示部１２２と、を備えている。
外部とのインターフェースであるインターフェース部１２６からの信号に基づいて半導体装置１２４がデータを出力し、半導体装置１２４が出力したデータに基づいて表示部１２２が表示を行う。
インターフェース部１２６は、例えば、ＨＤＭＩ規格に対応するインターフェースである。また、インターフェース部１２６は、他のインターフェース規格に対応するものであってもよい。半導体装置１２４は、例えば、上述した実施の形態１〜７の何れかの半導体装置を備えている。表示部１２２は、例えば、液晶表示装置、有機ＥＬ表示装置等である。また、表示部１２２は、他の方式の表示装置であってもよい。
図１２は、図１０に示したレコーダ１１２の概略構成を示すブロック図である。デジタルテレビ１１２は、外部とのインターフェースであるインターフェース部１３２と、インターフェース部１３２からの信号に基づいてデータを出力する半導体装置１３０と、半導体装置１３０が出力したデータを記録する記録部１２８と、を備えている。
外部とのインターフェースであるインターフェース部１３２からの信号に基づいて半導体装置１３０がデータを出力し、半導体装置１３０が出力したデータを記録部１２８が記録する。
インターフェース部１３２は、例えば、ＨＤＭＩ規格に対応するインターフェースである。また、インターフェース部１３２は、他のインターフェース規格に対応するものであってもよい。半導体装置１３０は、例えば、上述した実施の形態１〜７の何れかの半導体装置を備えている。記録部１２８は、例えば、ＢＤレコーダ装置、ハードディスク記録装置、ＳＤカード記録装置等である。また、記録部１２８は、他の方式の記録装置であってもよい。
本実施の形態８に係るデジタルテレビ１１０によれば、高いデータ転送レートを有する半導体装置１２４を用いることで、信号を安定的に流すことができる。同様に、本実施の形態８に係るレコーダ１１２によれば、高いデータ転送レートを有する半導体装置１３０を用いることで、信号を安定的に流すことができる。
なお、本発明は上記実施の形態に限定されるものではなく、その他種々の態様で実施できる。
上記様々な実施の形態のうちの任意の実施の形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
上述の実施形態の半導体装置は、積層する複数の半導体チップサイズの大小関係に依存せず、積層下側に置かれる半導体チップに特別な工程で配線層を付加する工程が不要であり、半導体パッケージ組立の容易性と積層する複数の半導体チップの組合せ自由度を高めることができる。また、デジタルテレビやレコーダーなどのシステムの高機能化に不可欠なデータ転送レートと放熱性能の向上を実現することができる。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
２０１２年４月１１日に出願された日本国特許出願Ｎｏ．２０１２−０９０２０５号の明細書、図面、及び特許請求の範囲の開示内容は、全体として参照されて本明細書の中に取り入れられるものである。

Claims (15)

  1. 第１半導体チップと、
    前記第１半導体チップ上にチップ・オン・チップ接続された第２半導体チップとを備え、
    前記第２半導体チップの上面に垂直な方向から見た場合、前記第２半導体チップの外形は、前記第１半導体チップの外形よりも大きく、
    前記第１半導体チップの上面には複数の第１半導体チップ電極端子が設けられており、
    前記複数の第１半導体チップ電極端子は、前記第２半導体チップで覆われた１又は複数の第１遮蔽端子と、第２半導体チップで覆われていない１又は複数の第１開放端子とを含み、
    前記第１半導体チップの周辺又は側方に形成されるとともに前記第２半導体チップを支持する第１拡張部をさらに備え、
    前記第１拡張部の上面には１又は複数の拡張部端子が設けられており、少なくとも一つの前記拡張部端子と少なくとも一つの前記第１遮蔽端子とが再配線によって接続される、半導体装置。
  2. 前記１又は複数の拡張部端子および前記１又は複数の第１開放端子はワイヤボンディング用の端子として用いられる、請求項１に記載の半導体装置。
  3. 少なくとも一つの前記第１開放端子はアンテナとして機能する、若しくは少なくとも一つの前記第１開放端子にアンテナが接続される、請求項１に記載の半導体装置。
  4. 配線層を有する配線基板をさらに備え、
    前記再配線は、前記配線層によって構成される、請求項第１、３、４のいずれか１つに記載の半導体装置。
  5. 前記第１半導体チップ又は前記第１拡張部の下部に配置される第３半導体チップと、
    前記第３半導体チップの周辺又は側方に形成される第２拡張部とをさらに備え、
    前記第３半導体チップ及び前記第２拡張部は、前記第１半導体チップ及び前記第１拡張部を支持し、
    前記第３半導体チップの上面には複数の第３半導体チップ電極端子が設けられており、
    前記複数の第３半導体チップ電極端子は、前記第１半導体チップ又は前記第１拡張部で覆われた第２遮蔽端子と、前記第１半導体チップ又は前記第１拡張部で覆われていない第２開放端子とを備える、
    請求項１、３から５のいずれか１つに記載の半導体装置。
  6. 第１開放端子と第２開放端子とが異なる側の辺に配置される、請求項６に記載の半導体装置。
  7. 前記拡張部は絶縁部材である、請求項１、３から７のいずれか一つに記載の半導体装置。
  8. 前記複数の開放端子が前記第１半導体チップの隣り合う２辺に配置されている、請求項１、３から８のいずれか１つに記載の半導体装置。
  9. 前記第２半導体チップの上面に垂直な方向から見た場合、前記第１半導体チップの一辺と前記第２半導体チップの一辺が非平行かつ非垂直となるように配置されている、
    請求項１、３から９のいずれか１つに記載の半導体装置。
  10. 前記複数の第１遮蔽端子は複数の接続端子を備え、前記複数の接続端子は、前記第２半導体チップに接続する端子と、前記第２半導体チップに接続しない端子とを含む、請求項第１、３から１０のいずれか１つに記載の半導体装置。
  11. 前記第１半導体チップが論理回路チップであり、前記第２半導体チップがメモリチップである、請求項第１、３から１１のいずれか１つに記載の半導体装置。
  12. 前記１又は複数の開放端子を優先信号が流れ、前記１又は複数の遮蔽端子を通常信号が流れる、請求項第１、３から１２のいずれか１つに記載の半導体装置。
  13. 前記第１半導体チップに入出力される信号のうち、最も高いデータ転送レートの信号が前記開放端子を流れる、請求項第１、３から１３のいずれか１つに記載の半導体装置。
  14. 外部とのインターフェースであるインターフェース部と、
    前記インターフェース部からの信号に基づいてデータを出力する請求項１、３から１４のいずれか１つに記載の半導体装置と、
    前記半導体装置が出力した前記データに基づいて表示を行う表示部と、
    を備えたデジタルテレビ。
  15. 外部とのインターフェースであるインターフェース部と、
    前記インターフェース部からの信号に基づいてデータを出力する請求項１、３から１４のいずれか１つに記載の半導体装置と、
    前記半導体装置が出力した前記データを記録する記録部と、
    を備えたレコーダ。
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