KR20110083969A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20110083969A
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chip
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김병서
허순용
김기선
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지에 포함되는 베이스 기판은, 기판부 상에 적층되는 면적이 작은 지지부을 포함하고, 크기가 상대적으로 큰 제 1 반도체 칩을 지지부 상에 적층시키고, 상기 큰 제 1 반도체칩 하부와 상기 기판부 사이의 공간에 크기가 상대적으로 작은 제 2 반도체 칩을 실장한다. 이로써, 반도체 패키지의 수평적 크기의 증가를 막을 수 있으며, 와이어 스위핑의 문제를 해결할 수 있다. 또한, 상기 지지부가 상기 제 1 반도체 칩의 지지대 역할을 하므로, 반도체 패키지의 뒤틀림 문제를 줄일 수 있고, 배선 자유도(routability)가 증가될 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 단일 종류의 반도체칩들이 아닌 여러 종류의 반도체 칩들을 하나의 반도체 패키지 안에 실장시키는 것이 요구되고 있다. 그러나, 반도체 칩들의 종류가 서로 다르기에 그 크기 및 기능도 모두 달라 하나의 기판 상에 실장하기에는 수평적인 크기의 증가나, 와이어 스위핑(wire sweeping) 등의 문제들을 야기한다.
따라서 본 발명이 해결하고자 하는 과제는 상기 문제를 해결할 수 있으면서 2종 이상의 반도체 칩들을 동시에 실장할 수 있는 반도체 패키지를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는, 적어도 하나의 제 1 접속 단자가 배치되는 제 1 면과, 상기 제 1 면에 대향된 제 2 면을 포함하는 기판부, 및 상기 제 1 면 상에 배치되며, 상기 제 1 면의 면적보다 좁은 면적을 가지는 적어도 지지부를 포함하는 기판; 상기 지지부 상에 적층되는 적어도 하나의 제 1 반도체 칩; 및 상기 제 1 반도체 칩 하부의 상기 제 1 면 상에서 배치되는 적어도 하나의 제 2 반도체 칩을 포함한다.
상기 기판은, 상기 지지부의 상부면과 측벽 그리고 상기 제 1 면을 동시에 덮으되 상기 제 1 접속단자를 노출시키는 제 1 절연막; 상기 제 2 면에 배치되는 적어도 하나의 제 2 접속단자; 및 상기 제 2 면을 덮되, 상기 제 2 접속단자를 노출시키는 제 2 절연막을 더 포함할 수 있다.
상기 제 2 반도체 칩은 상기 제 1 면의 중심부에 실장될 수 있으며, 상기 지지부는 상기 제 2 반도체칩을 둘러싸는 폐곡선 형태를 가질 수 있다. 이때, 상기 지지부의 외측벽은 상기 기판부의 측벽과 이격될 수 있다.
상기 지지부는 경사진 측벽을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 제 1 반도체 칩은 내부를 관통하는 제 1 관통비아를 포함할 수 있으며, 상기 제 2 반도체 칩은 내부를 관통하는 제 2 관통비아를 포함할 수 있으며, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 기판에 플립칩 본딩 방식으로 실장될 수 있다. 이때, 상기 제 1 반도체칩은 상기 기판과 마주보는 면에 배치되는 재배선 패드를 더 포함할 수 있으며, 상기 제 2 관통비아와 상기 재배선 패드는, 둘 사이에 개재되는 범프에 의해 전기적으로 연결될 수 있다.
본 발명의 다른 예에 따르면, 상기 제 1 반도체 칩들은 상기 기판에 와이어본딩 방식으로 실장되되, 상기 제 1 반도체칩들의 단부들은 계단형태를 이룰 수 있다.
상기 지지부는 상기 기판부 상에 평면적으로 배치되는 서로 이격된 복수개의 섬 형태를 가질 수 있다.
상기 제 1 반도체 칩은 메모리칩일 수 있으며, 상기 제 2 반도체 칩은 로직칩일 수 있다.
상기 제 1 반도체 칩은 능동소자이고, 상기 제 2 반도체 칩은 수동소자일 수 있다.
상기 반도체 패키지는, 상기 제 1 접속 단자에 접하는 제 1 솔더볼과 상기 제 2 접속 단자에 접하는 제 2 솔더볼을 더 포함할 수 있으며, 상기 제 2 솔더볼은 상기 제 1 솔더볼과 다른 크기를 가질 수 있다.
상기 기판부와 상기 지지부는 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹 또는 유리계 세라믹을 포함할 수 있다.
상기 제 1 및 제 2 절연막들은 포토레지스트막일 수 있다.
상기 제 1 반도체 칩의 면적은 상기 제 2 반도체 칩의 면적보다 클 수 있다.
본 발명의 또 다른 예에 따른 반도체 패키지는, 돌출부와 함몰부를 포함하는 요철 구조의 제 1 면과, 상기 제 1 면과 대향되는 제 2면을 포함하는 기판; 상기 제 1 면에서 요철구조의 돌출부 상단에 적층되는 적어도 하나의 제 1 반도체 칩; 및 상기 제 1 면에서 상기 제 1 반도체 칩 하부에서 상기 요철구조의 함몰부에 실장되는 적어도 하나의 제 2 반도체 칩을 포함할 수 있다.
본 발명의 일 예에 따르면, 반도체 패키지의 수평적 크기의 증가를 막을 수 있으며, 와이어 스위핑의 문제를 해결할 수 있다. 또한, 지지부가 제 1 반도체 칩의 지지대 역할을 하므로, 반도체 패키지의 뒤틀림 문제를 줄일 수 있고, 배선 자유도(routability)가 증가될 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다.
도 2는 도 1을 I-I'선으로 자른 단면도를 나타낸다.
도 3은 도 2의 베이스 기판의 확대단면도이다.
도 4는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 실시예 3에 따른 반도체 패키지의 평면도이다.
도 6은 도 5를 II-II'선으로 자른 단면도이다.
도 7은 본 발명의 실시예 4에 따른 반도체 패키지의 평면도이다.
도 8은 본 발명의 실시예 5에 따른 반도체 패키지의 평면도이다.
도 9는 본 발명의 실시예 6에 따른 반도체 패키지의 평면도이다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다. 도 2는 도 1을 I-I'선으로 자른 단면도를 나타낸다. 도 3은 도 2의 베이스 기판의 확대단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예 1에 따른 반도체 패키지(100)는 반도체 칩들(31-38, 60)이 실장되는 기판(20)을 포함한다. 상기 기판(20)은 제 1 면(1a)과 상기 제 1 면(1a)에 대향된 제 2 면(1b)을 포함하는 기판부(1)과 상기 기판부(1)의 제 1면(1a) 상에 배치되는 지지부(9)을 포함한다. 상기 지지부(9)는 상기 기판부(1) 보다 좁은 면적을 가진다. 상기 지지부(9)는 도 1의 평면도에서 도시된 바와 같이 폐곡선의 일종인 사각형 형태를 가질 수 있다. 상기 지지부(9)는 상기 기판부(1)의 제 1 면(1a)으로부터 돌출된 돌출부로 간주될 수도 있다. 또한 상대적으로, 상기 지지부(9)의 상부면의 관점으로 볼 때, 상기 지지부(9)의 측면에 인접한 상기 기판부(1)의 제 1 면(1a)은 함몰부로 간주될 수도 있다. 상기 기판부(1)의 상기 제 1 면(1a)에는 가장자리 내부 단자(3a, 3b)와 제 2 칩용 내부 단자(5)가 위치한다. 상기 가장자리 내부단자는 서로 마주보는 가장자리의 제 1 가장자리 내부단자(3a)와 제 2 가장자리 내부 단자(3b)를 포함할 수 있다. 상기 기판부(1)의 상기 제 2 면(1b)에는 외부 단자들(7)이 배치된다. 상기 가장자리 및 제 2 칩용 내부 단자들(3a, 3b, 5)과 상기 외부 단자들(7)은 상기 기판부(1)의 상기 제 1 및 제 2 면(1a, 1b)에 배치되거나 또는 상기 기판부(1)의 내부에 배치되는 회로 패턴들(미도시)에 전기적으로 연결될 수 있다. 상기 회로패턴들(미도시)이 상기 제 1 면(1a)에 배치될 경우, 상기 기판부(1)과 상기 지지부(9) 사이에도 개재될 수 있다. 상기 기판부(1)과 상기 지지부(9)는 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹 또는 유리계 세라믹으로 형성될 수 있다. 상기 지지부(9)는 상기 기판부(1) 상에 융착될 수 있다. 상기 지지부(9)의 상부면과 측벽들 및 상기 기판부(1)의 제 1 면(1a)은 제 1 절연막(11)으로 동시에 덮일 수 있다. 도시하지는 않았지만, 상기 제 1 절연막(11)은 상기 제 1 면(1a)에 배치되는 회로패턴들도 덮을 수 있다. 상기 제 1 절연막(11)은 상기 가장자리 및 제 2 칩용 내부 단자들(3a, 3b, 5)의 상부면을 일부 노출시킬 수 있다. 상기 기판부(1)의 제 2 면(1b)은 제 2 절연막(13)으로 덮인다. 상기 제 2 절연막(13)은 상기 외부 단자들(7)의 상부면을 일부 노출시킬 수 있다. 상기 제 1 및 제 2 절연막들(11, 13)은 포토레지스트막의 일종일 수 있다. 이로써, 본 실시예에 따른 베이스 기판(20)은 돌출부가 일체형으로 형성된 구조를 가진다. 즉, 상기 베이스 기판(20)의 상부면은 단차진 구조를 가진다. 상기 베이스 기판(20)은 저온동시소성세라믹(Low-temperature co-firing ceramic) 공정 또는 고온동시소성세라믹(High-temperature co-firing ceramic) 공정을 이용하여 형성될 수 있다. 또는 상기 베이스 기판(20)은 수지계 인쇄회로기판의 형성 공정을 응용하여 형성될 수 있다.
계속해서, 도 1 내지 3을 참조하면, 상기 지지부(9)는 가운데 부분이 빈 사각형 틀의 형태를 가질 수 있다. 상기 지지부(9) 상에는 제 1 반도체칩들(31~38)이 적층된다. 각각의 상기 제 1 반도체칩들(31~38) 하부에는 제 1 접착막(40)이 배치된다. 상기 제 1 반도체 칩들(31~38)은 상기 베이스 기판(20)의 상기 가장자리 내부 단자(3a, 3b)에 와이어 본딩 방식으로 연결될 수 있다. 와이어 스위핑등을 방지하기 위하여, 가장 낮은 층으로부터 위로 4번째 층까지의 제 1 반도체 칩들(31~34)은 패드부들(31a~34a)이 제 1 가장자리 내부 단자(3a)쪽에 가깝게 노출되도록 왼쪽 방향으로 조금씩 튀어나오도록 적층될 수 있다. 상기 제 1 반도체 칩들(31~38)이 한쪽 방향으로만 계속 튀어나오도록 적층될 경우 쓰러지므로, 5번째 층 부터 8번째 층의 제 1 반도체 칩들(35~38)은 패드부들(35a~38a)이 제 2 가장자리 내부 단자(3b) 쪽에 가깝게 노출되도록 오른쪽 방향으로 조금씩 튀어나오도록 적층될 수 있다. 이로써 같이 상기 제 1 반도체 칩들(31~38)의 단부들은 계단 형태를 이룰 수 있다. 상기 가장 낮은 층부터 4번째 층까지의 제 1 반도체 칩들(31~34)의 패드부들(31a~34a)은 제 1 가장자리 내부 단자(3a)에 제 1 와이어(51)로 연결되고, 5번째 층으로부터 8번째 층까지의 제 1 반도체 칩들(35~38)의 패드부들(35a~38a)은 제 2 가장자리 내부 단자(3b)에 제 2 와이어(53)으로 연결될 수 있다. 상기 지지부(9)으로 둘러싸이는 상기 기판부(1)의 중심부에는 제 2 반도체 칩(60)이 실장될 수 있다. 상기 제 2 반도체 칩(60)은 와이어 본딩 방식으로 실장될 수 있다. 즉, 상기 제 2 반도체 칩(60)의 패드들(60a)은 상기 기판부(1)의 제 1 면에 있는 제 2 칩용 내부 단자(5)에 제 3 와이어(75)로 연결될 수 있다. 상기 제 2 반도체 칩(60)과 상기 기판부(1) 사이에는 접착막(70)이 개재된다. 상기 지지부(9)의 두께는 적어도 상기 제 2 반도체 칩(60)의 두께보다 두꺼워야한다. 상기 지지부(9)는 복수개 적층되어 원하는 최종 두께를 맞출 수 있다.
상기 제 1 반도체칩들(31~38)은 예를 들면 메모리칩일 수 있다. 또는 상기 제 1 반도체 칩들(31~38)은 능동소자일 수 있다. 상기 제 2 반도체 칩(60)은 로직 칩 또는 컨트롤러일 수 있다. 또는 상기 제 2 반도체 칩(60)은 수동소자일 수 있다.
상기 반도체 칩들(31-38, 60)이 실장된 상기 베이스 기판(20)은 몰딩막(90)으로 덮일 수 있다. 상기 몰딩막(90)은 에폭시 계열의 수지로 형성될 수 있다. 상기 기판부(1)의 제 1 면(1a)의 중심부에서 상기 제 2 반도체 칩(60)과 상기 지지부(9) 사이 그리고 상기 제 2 반도체 칩(60)과 상기 제 1 반도체 칩(31~38) 사이의 공간은 비어 있을 수도 있고 또는 상기 몰딩막(90)으로 채워질 수도 있다. 그리고 상기 외부 단자들(7)에는 솔더볼과 같은 범프들(80)이 부착될 수 있다.
본 실시예에서와 같이, 베이스 기판(2)이 지지부(9)을 포함하고, 상기 지지부(9)이 제 1 반도체 칩들(31~38)의 지지대 역할을 하는 동시에 제 2 반도체 칩(60)이 실장될 수 있는 공간을 제공한다. 이로써, 서로 다른 종류의 반도체 칩들을, 수평적 크기의 증가 없이, 효율적으로 하나의 베이스 기판 상에 실장할 수 있다. 또한 상기 지지부(9)이 상기 제 1 반도체 칩(31~38)의 지지대 역할을 하며 상기 베이스 기판(20)에 일체형으로 포함되므로, 반도체 패키지(100)의 뒤틀림 문제를 줄일 수 있고, 배선 자유도(routability)가 증가될 수 있다.
<실시예 2>
본 실시예에서는 도 1의 평면도와 유사한 평면도를 가지는 반도체 패키지에서 반도체 칩들이 플립 칩 본딩 방식으로 실장되는 경우를, 도 4를 참조하여 설명된다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지(101)에 포함되는 베이스 기판(20)에서 지지부(9)의 측벽들(9a, 9b)이 경사를 가질 수 있다. 그리고, 제 1 반도체 칩들(31~38)은 상기 베이스 기판(20)에 플립칩 본딩 방식으로 실장된다. 즉, 상기 제 1 반도체 칩들(31~38) 중에 최하위층의 제 1 반도체칩(31)은 상기 지지부(9)의 상부면과 접하는 동시에 상기 기판부(1)의 제 1 및 제 2 가장자리 내부 단자들(3a, 3b)에 제 1 내부 솔더볼(55)에 의해 연결된다. 각각의 상기 제 1 반도체 칩들(31~38)은 내부를 관통하는 관통 비아들(31b~38b)을 포함할 수 있다. 상기 제 1 반도체 칩들(31~38)의 가장자리들은 계단 형태를 이루지 않고 수직적으로 정렬될 수 있다. 상기 제 1 반도체 칩들(31~38)은 각각의 사이에 배치되는 제 2 내부 솔더볼들(57)에 의해 서로 본딩 및 연결될 수 있다. 상기 제 1 반도체 칩들(31~38)이 내부를 관통하는 관통비아(31b~38b)를 포함하며 플립칩 본딩 방식으로 서로 적층 및 실장되므로, 전기적 신호 전달을 위한 배선 길이가 짧아지고 전기 저항이 줄어들어 동작 속도를 향상시킬 수 있다. 제 2 반도체 칩(60)은 제 2 칩용 내부 단자(5)에 제 3 내부 솔더볼(74)에 의해 본딩 및 연결될 수 있다. 상기 제 2 반도체 칩(60)도 관통 비아(60b)를 포함할 수 있다. 그외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 5는 본 발명의 실시예 3에 따른 반도체 패키지의 평면도이다. 도 6은 도 5를 II-II'선으로 자른 단면도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 반도체 패키지(105)에서 제 2 칩용 내부 단자(5)들이 제 1 가장자리 내부 단자(3a)에 인접하도록 배치된다. 그리고 제 2 반도체 칩(60)도 상기 제 1 가장자리 내부 단자(3a)에 인접하도록 기판부(1) 상에 와이어 본딩 방식으로 실장된다. 지지부(9)는 제 2 칩용 내부 단자(5)와 제 2 가장자리 내부 단자(3b) 사이에 배치된다. 제 1 반도체 칩들(31~38)은 상기 지지부(9) 상에 계단 형태를 이루며 적층된다. 그외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 7은 본 발명의 실시예 4에 따른 반도체 패키지의 평면도이다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(106)에서는 지지부들(9)이 복수개의 바(bar) 형태로 나뉘어서 배치될 수 있다. 그리고 제 2 반도체 칩(60)은 상기 지지부들(9) 사이에 복수개로 배치될 수 있다. 그 외의 구성은 실시예 1 및 2와 동일/유사할 수 있다.
<실시예 5>
도 8는 본 발명의 실시예 8에 따른 반도체 패키지의 평면도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(107)에서는 지지부들(9)이 복수개의 바(bar)와 섬(island) 형태로 나뉘어서 배치되어 제 2 반도체 칩(60)을 둘러쌀 수 있다. 그 외의 구성은 실시예 1 및 2와 동일/유사할 수 있다.
<실시예 6>
도 9는 본 발명의 실시예 6에 따른 반도체 패키지의 평면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(108)에서는 지지부(9)이 평면적으로 제 2 반도체 칩(60)의 세 측면들을 둘러싸는 'C'자 형태를 가질 수 있다. 그 외의 구성은 실시예 1 및 2와 동일/유사할 수 있다.
돌출부를 구성하는 지지부(9)의 형태는 실시예 1 내지 6에서 설명된 형태에 한정되지 않고 다양할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 10을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 11을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 12를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 적어도 하나의 제 1 접속 단자가 배치되는 제 1 면과 상기 제 1 면에 대향된 제 2 면을 포함하는 기판부와, 상기 제 1 면 상에 배치되며 상기 제 1 면의 면적보다 좁은 면적을 가지는 적어도 지지부를 포함하는 기판;
    상기 지지부 상에 적층되는 적어도 하나의 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 하부의 상기 제 1 면 상에서 배치되는 적어도 하나의 제 2 반도체 칩을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판은,
    상기 지지부의 상부면과 측벽 그리고 상기 지지부에 인접한 상기 제 1 면을 동시에 덮으되 상기 제 1 접속단자를 노출시키는 제 1 절연막;
    상기 제 2 면에 배치되는 적어도 하나의 제 2 접속단자; 및
    상기 제 2 면을 덮되, 상기 제 2 접속단자를 노출시키는 제 2 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 면의 중심부에 실장되며, 상기 지지부는 상기 제 2 반도체칩을 둘러싸는 폐곡선 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 지지부의 외측벽은 상기 기판부의 측벽과 이격되는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 지지부는 경사진 측벽을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 내부를 관통하는 제 1 관통비아를 포함하고,
    상기 제 2 반도체 칩은 내부를 관통하는 제 2 관통비아를 포함하고,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 기판에 플립칩 본딩 방식으로 실장되는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 반도체칩은 상기 기판과 마주보는 면에 배치되는 재배선 패드를 더 포함하며,
    상기 제 2 관통비아와 상기 재배선 패드는, 둘 사이에 개재되는 범프에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩들은 상기 기판에 와이어본딩 방식으로 실장되되, 상기 제 1 반도체칩들의 단부들은 계단형태를 이루는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 지지부는 상기 기판부 상에 평면적으로 배치되는 서로 이격된 복수개의 섬 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 메모리칩이며, 상기 제 2 반도체 칩은 로직칩인 것을 특징으로 하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319702B2 (en) 2017-08-09 2019-06-11 Samsung Electronics Co., Ltd. Semiconductor packages

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
US8587088B2 (en) * 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
KR101774938B1 (ko) * 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
KR101800440B1 (ko) * 2011-08-31 2017-11-23 삼성전자주식회사 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
US9799627B2 (en) * 2012-01-19 2017-10-24 Semiconductor Components Industries, Llc Semiconductor package structure and method
JP5979565B2 (ja) * 2012-04-11 2016-08-24 パナソニックＩｐマネジメント株式会社 半導体装置
CN103531491B (zh) * 2012-07-05 2017-04-12 颀邦科技股份有限公司 半导体工艺、半导体结构及其封装构造
US10297571B2 (en) * 2013-09-06 2019-05-21 Toshiba Memory Corporation Semiconductor package
US9406660B2 (en) 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
KR102505206B1 (ko) 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
KR20180004413A (ko) * 2016-07-04 2018-01-12 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102605617B1 (ko) 2016-11-10 2023-11-23 삼성전자주식회사 적층 반도체 패키지
KR20190009016A (ko) * 2017-07-17 2019-01-28 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
JP6755842B2 (ja) * 2017-08-28 2020-09-16 株式会社東芝 半導体装置、半導体装置の製造方法及び半導体パッケージの製造方法
KR102540050B1 (ko) 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지
WO2020217401A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217397A1 (ja) 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム
KR20210077290A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20220022917A (ko) * 2020-08-19 2022-03-02 삼성전자주식회사 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
KR101131138B1 (ko) * 2006-01-04 2012-04-03 삼성전자주식회사 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR101424137B1 (ko) * 2007-09-07 2014-08-04 삼성전자주식회사 리세스부를 갖는 수지기판을 구비하는 반도체 패키지 및그의 제조방법
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319702B2 (en) 2017-08-09 2019-06-11 Samsung Electronics Co., Ltd. Semiconductor packages
US10741526B2 (en) 2017-08-09 2020-08-11 Samsung Electronics Co., Ltd. Semiconductor packages

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