KR20190014993A - 지시 패턴을 포함하는 반도체 패키지 - Google Patents

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KR20190014993A
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Abstract

반도체 칩이 부착된 패키지 기판과, 반도체 칩을 덮는 봉지층 및 지시 바 패턴(indicating bar pattern)들의 배열을 포함하는 반도체 패키지를 제시한다. 지시 바 패턴들은 반도체 칩과 반도체 패키지의 측면 사이에 배치되고, 반도체 칩에 제1단부들이 대면하고, 반도체 패키지의 측면에 제2단부들이 대면할 수 있다.

Description

지시 패턴을 포함하는 반도체 패키지{Semiconductor package including indicating pattern}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 패키지에 내장된 반도체 칩(chip)과 패키지의 측면(side surface) 사이의 이격 간격을 외부로 나타내는 지시 패턴(indicating pattern)을 포함하는 반도체 패키지에 관한 것이다.
전자 제품에 보다 작은 크기(size)의 반도체 패키지가 요구되고 있다. 반도체 패키지의 크기가 작아지며, 반도체 패키지의 측면(side surface)과 내장된 반도체 칩 사이의 이격 간격이 더욱 협소해 지고 있다. 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 안정적으로 확보하는 것이 패키지 기술 개발에서 중요 시 되고 있다. 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 안정적으로 확보하기 위해서, 우선적으로 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 측정하는 것이 요구될 수 있다.
일반적으로 반도체 패키지의 외부에서 반도체 패키지에 내장된 반도체 칩을 외부에서 시각적으로 관측하기는 어렵다. 이에 따라, 반도체 패키지를 절단하는 파괴 분석이나 엑스선(X-ray) 측정을 통해 반도체 칩이 반도체 패키지 내에 위치하는 정보를 얻는 방법이 사용되고 있다. 이와 같이 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 측정할 수 있으나, 파괴 분석이나 X 선 측정은 상당한 긴 공정 시간과 복잡한 측정 장비들이 요구되고 있다. 이에 따라, 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 쉽게 측정하는 방법이 요구되고 있다.
본 출원은 반도체 패키지에 내장된 반도체 칩(chip)과 반도체 패키지의 측면(side surface) 사이의 이격 간격을 외부에 나타내는 지시 패턴을 포함하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 칩이 부착된 패키지 기판; 상기 제1반도체 칩을 덮는 봉지층; 및 지시 바 패턴(indicating bar pattern)들의 배열을 포함하는 반도체 패키지일 수 있다. 이때, 상기 지시 바 패턴들은 상기 제1반도체 칩과 상기 반도체 패키지의 측면 사이에 배치되고, 상기 제1반도체 칩에 제1단부들이 대면하고, 상기 반도체 패키지의 측면에 제2단부들이 대면하도록 연장되고, 상호 간에 서로 다른 길이를 가질 수 있다.
본 출원의 일 관점은, 제1반도체 칩이 부착된 패키지 기판; 상기 제1반도체 칩을 덮는 봉지층; 및 지시 바 패턴(indicating bar pattern)들의 배열을 포함하는 반도체 패키지이고, 상기 지시 바 패턴들은 상기 제1반도체 칩과 상기 반도체 패키지의 측면 사이에 배치되고, 상기 반도체 패키지의 측면에 제1단부들이 접하고, 상기 제1반도체 칩에 제2단부들이 대면하도록 연장되고, 상호 간에 서로 다른 길이를 가지는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 패키지에 내장된 반도체 칩(chip)과 반도체 패키지의 측면(side surface) 사이의 이격 간격을 외부에 나타내는 지시 패턴을 포함하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
도 2는 도 1의 반도체 패키지들이 분리되기 이전의 반도체 패키지의 평면 형상을 보여주는 평면도이다.
도 3은 도 2의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 4는 일 예에 따른 반도체 패키지의 지시 패턴(indicating pattern)의 평면 형상을 보여주는 평면도이다.
도 5는 일 예에 따른 반도체 패키지의 지시 패턴의 평면 형상을 보여주는 평면도이다.
도 6 내지 도 8은 일 예에 따른 반도체 패키지의 지시 패턴에 의한 작용을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10S)의 구조를 보여주는 단면도이다. 도 2는 도 1의 반도체 패키지(10S)로 분리되기 이전의 반도체 패키지(10M)의 평면 형상을 보여주는 평면도이다. 도 3은 도 2의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(10S)는 패키지 기판(100) 상에 배치된 반도체 칩(230) 및 봉지층(encapsulant: 300)를 포함할 수 있다. 패키지 기판(100) 상에 제1반도체 칩(210) 및 제2반도체 칩(230)을 포함하는 반도체 칩 스택(stack: 200)이 배치될 수 있다. 다수의 반도체 패키지(10S)들이 연결된 형태로 도 2의 반도체 패키지(10M)가 형성될 수 있다. 도 2의 반도체 패키지(10M)에 싱귤레이션(singulation) 과정을 수행하여 도 1의 개별 단위로 분리된 반도체 패키지(10S)를 얻을 수 있다.
도 2 및 도 3의 반도체 패키지(10M)는 반도체 패키지(10S)들이 절단 영역(10C)에 의해서 상호 연결된 형태로 형성될 수 있다. 이해를 돕기 위해, 도 2에서 봉지층(300)은 생략되고 있다. 절단 영역(10C)에 의해 둘러싸인 패키지 영역(10P)들이 실질적으로 개별 반도체 패키지(10S)로 분리될 수 있다. 절단 영역(10C)은 스크라이브 레인 영역(scribe lane region) 또는 소잉 영역(sawing region)일 수 있다. 절단 영역(10C)은 격자(lattice) 형상으로 설정되고, 패키지 영역(10P)들을 격자 창(window) 부분으로 설정할 수 있다. 절단 영역(10C)을 절단하여 제거함으로써 개별 반도체 패키지(10S)들이 얻어질 수 있으므로, 절단 영역(10C)은 결국 제거될 영역으로 설정될 수 있다. 절단 영역(10C)을 제거하는 과정은 소잉 블레이드(sawing blade)와 같은 절단 수단을 이용한 소잉(sawing) 과정으로 수행될 수 있다.
도 3을 참조하면, 소잉 장비와 같은 절단 장비가 가지는 공정 허용 오차(tolerance)에 의해서, 예컨대 소잉 블레이드(sawing blade: 600)가 설정된 절단 영역(10C)에 정확하게 정렬(align)되지 못할 수 있다. 이에 따라, 실제 절단된 부분이 절단 영역(10C)에 정확하게 일치하지 못하고, 절단 영역(10C)에 인접하는 패키지 영역(10P)을 침범할 수 있다. 소잉 공정에 수반될 수 있는 공차(process tolerance)에 의해서, 실제 절단 위치가 변동될 수 있다. 이에 따라, 패키지 영역(10P)의 일부 부분이 원하지 않게 제거될 수 있다. 즉, 설정된 절단 위치(601)로부터 일정 간격 벗어나 이동된 절단 위치(601S)로 소잉 블레이드(600S)가 이동될 수 있다. 소잉 블레이드(600)는 절단 수단의 일례로 도입될 수 있다.
절단 위치가 이동된 절단 위치(601S)로 변동됨에 따라, 절단된 반도체 패키지(10S)는, 설정된 위치에 위치할 초기 설정된 절단 측면(15S) 보다, 반도체 칩 스택(200) 쪽으로 더 이동된 위치(601S)에 위치하는 이동된 절단 측면(15S-1)을 가지게 될 수 있다. 초기 설정된 절단 측면(15S)은 정상적으로 절단 공정이 수행될 때 절단에 의해서 드러날 측면을 의미할 수 있다. 이동된 절단 측면(15S-1)이 설정된 위치 보다 반도체 패키지(10S) 내측으로 이동되므로, 이동된 절단 측면(15S-1)과 반도체 칩 스택(200) 사이의 실제 이격 간격(300D-1)은, 설정된 이격 간격(300D) 보다 짧아질 수 있다.
이와 같이 반도체 칩 스택(200) 쪽으로 실제 절단 위치(601S)가 이동되어 패키지 영역(10P)의 일부 부분이 제거되면, 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)이 설계된 값에 비해 짧아질 수 있다. 반도체 패키지(10S)의 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)인 패키지 측면 마진(package side margin)이 부족해질 수 있다. 이 경우, 이러한 측면 부분(side portion)에서 봉지층(300) 부분이 충분한 폭으로 잔류하지 못해, 내장된 반도체 칩 스택(200)이 충분히 보호되지 못할 수 있다. 패키지 측면 마진이 부족하면, 패키지 기판(100)과 봉지층(300) 사이로 수분이 침투하여 반도체 칩(210, 230) 등에 불량이 야기될 수 있다. 또한, 침투된 수분에 의해 제1반도체 칩(210)이 패키지 기판(100)으로부터 박리되는 현상이 유발될 수 있다. 패키지 측면 마진이 부족하면, 봉지층(300)과 패키지 기판(100)의 접착력이 부족하여 박리 현상(delamination)이 일어날 수 있다.
제조된 반도체 패키지(10S)의 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)의 마진을 확인하여, 기준치 이하의 제품은 배제하고, 또한, 소잉 블레이드(600)의 위치를 다시 정렬하는 것이 요구될 수 있다. 그런데, 반도체 패키지(10S)를 외부에서 바라볼 때, 내장된 반도체 칩 스택(200)을 시각적으로 확인하고 패키지 측면 마진을 측정하기는 어렵다. 봉지층(300)은 예컨대, 에폭시 몰딩재(EMC: Epoxy Molding Compound)와 같이 불투명한 유전 물질로 이루어져 있어, 외부에서 내장된 반도체 칩 스택(200)을 시각적으로 관측할 수 없다. 또한, 패키지 기판(100) 역시 불투명한 유전 물질로 이루어져 있어, 패키지 기판(100)의 절단된 측면(105)이나 패키지 기판(100)의 바닥 표면(103)을 통해 내장된 반도체 칩 스택(200)을 시각적으로 관측할 수도 없다.
도 1에서 설명의 편의를 위해서, 내장된 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 이격 간격(300D-1)을 과장하여 도시하고 있다. 반도체 패키지(10S)의 폭(10W) 대비 반도체 칩 스택(200)이 차지하는 폭(200W)이 큰 경우, 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 이격 간격(300D-1)의 허용 범위는 매우 협소하게 된다. 따라서, 이동된 절단 위치(601S)에서 절단이 이루어지면, 이격 간격(300D-1)이 허용 범위를 넘어 더 협소한 크기를 가질 수 있다. 이에 따라, 봉지층(300) 부분의 측 방향으로의 폭이 부족해지는 패키지 측면 마진 부족 현상이 유발될 수 있다. 이러한 측면 마진 부족은 외부에서 확인되기 어려워 측면 마진 부족 유무조차 파악하기 힘들 수 있다.
도 1 및 도 2를 참조하면, 반도체 패키지(10S)은 지시 패턴(indicating pattern: 400)을 구비한다. 지시 패턴(indicating pattern: 400)은 내장된 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 실제 이격 간격(300D-1)을 외부에서 확인 가능하도록 반도체 패키지(10S)에 구비된다. 지시 패턴(400)은 패키지 기판(100)에 위치하고, 절단된 측면(405R) 형상이 반도체 패키지(10S)의 절단된 측면(15S-1)에 노출(revealed)되도록 반도체 패키지(10S)에 구비될 수 있다. 지시 패턴(400)의 작용 및 형상에 대해서는 이후에 도 4를 참조하여 보다 상세하게 설명한다.
패키지 기판(100) 상에 반도체 칩 스택(200)이 배치된 예를 도 1이 묘사하고 있지만, 반도체 칩이 패키지 기판(100) 내에 내장되도록 위치할 수도 있다. 반도체 칩 스택(200)은 제1반도체 칩(210)에 오프셋(off set) 적층된 제2반도체 칩(230)을 포함하는 구조로 구비될 수 있다. 제2반도체 칩(230)은 제1반도체 칩(210)의 어느 하나의 에지 영역(edge region: 210E)을 노출하도록, 제1반도체 칩(210)의 위치에서 일정 간격 이동하여 오프셋된 위치에 배치될 수 있다. 경우에 따라 제1반도체 칩 상에 제2반도체 칩이 실질적으로 수직하게 적층된 구조로 반도체 칩 스택(200)이 구성될 수도 있다.
제1반도체 칩(210) 아래에 또 다른 제3반도체 칩(250)이 더 배치될 수 있다. 제1반도체 칩(210)과 제2반도체 칩(230)은 동일한 기능을 수행하는 반도체 칩일 수 있다. 제3반도체 칩(250)은 이들과 다른 기능을 수행하는 다른 반도체 칩일 수 있다. 예컨대, 제1반도체 칩(210)과 제2반도체 칩(230)이 낸드 메모리 칩(NAND memory chip)일 경우에, 제3반도체 칩(250)은 이들의 동작을 제어하는 제어 칩(controller chip)일 수 있다.
제3반도체 칩(250)이 배치될 공간을 확보하기 위해서 지지부(supporting part: 251)가 구비될 수 있다. 패키지 기판(100)의 바닥 표면(103)에 반대되는 상측 표면(101)과 제1반도체 칩(210) 사이에, 반도체 패키지(10S)는 제1반도체 칩(210)을 올려주고 지지하는 지지부(251)를 더 구비할 수 있다. 지지부(251)는 가운데 중앙 부분에 제3반도체 칩(250)이 삽입될 공간을 제공할 수 있다. 지지부(251)는 제1반도체 칩(210)의 가장자리 에지 부분들을 지지하도록 구비될 수 있다. 지지부(251)는 접착제의 층으로 구비될 수 있다.
패키지 기판(100)은 반도체 칩 스택(200)을 외부 기기와 전기적으로 연결시키는 배선 구조체(interconnection structure)의 층을 구비할 수 있다. 배선 구조체의 층은 도전성 회로 배선 패턴(140)들을 포함할 수 있다. 패키지 기판(100)은 기판 몸체층(body layer: 110) 상에 도전층의 패턴들로 제1배선 패턴(142)들을 구비할 수 있다. 제1배선 패턴(142)들을 덮어 보호하는 제1유전층(120)이 제1표면인 상측 표면(101)을 제공하도록 패키지 기판(100)에 구비될 수 있다. 기판 몸체층(110)에 도전층의 패턴들로 제2배선 패턴(144)들을 구비할 수 있다. 제2배선 패턴(144)들을 덮어 보호하는 제2유전층(130)을 제2표면인 바닥 표면(103)을 제공하도록 패키지 기판(100)에 구비할 수 있다.
제1배선 패턴(142)과 제2배선 패턴(144)를 전기적으로 연결하도록 기판 몸체층(110)을 실질적으로 관통하는 내부 배선 패턴(143)이 구비될 수 있다. 내부 배선 패턴(143)은 기판 몸체층(110)을 실질적으로 관통하는 도전성 비아(via)를 포함할 수 있다. 제2배선 패턴(144)들의 일부 부분을 노출하도록 제2유전층(130)이 형성될 수 있다. 노출된 제2배선 패턴(144)들에 솔더 볼과 같은 외부 접속재(500)가 접속될 수 있다. 제1 및 제2유전층(120, 130)들은 솔더 레지스트(solder resist)와 같은 유전 물질을 포함할 수 있다.
지시 패턴(400)은 패키지 기판(100)에 구비되는 여러 도전층들 중 어느 하나의 도전층과 동일한 층위(level)에 위치할 수 있다. 지시 패턴(400)은 회로 배선 패턴(140)의 일부 패턴 부분과 동일한 층위(level)에 위치하도록 배치될 수 있다. 지시 패턴(400)은 회로 배선 패턴(140)들 중에서 최상위 층위에 위치하는 패턴인 제1배선 패턴(142)과 동일한 층위에 위치할 수 있다. 제1배선 패턴(142)은 패키지 기판(100)의 상측 표면(101)에 가장 가까운 층위에 위치하는 최상층(top layer)의 도전층과 동일한 층위에 위치할 수 있다. 패키지 기판(100)의 상측 표면(101)에는 반도체 칩들(210, 230, 250)이 배치되므로, 상측 표면(101)에 가장 가까운 층위에 위치하는 도전층은 패키지 기판(100)에 구비되는 도전층들 중 최상층의 도전층일 수 있다. 최상층의 도전층은 외부 접속재(500)가 배치된 패키지 기판(100)의 바닥 표면(103)으로부터 가장 먼 위치에 위치하는 도전층일 수 있다. 제1배선 패턴(142)은 최상층의 도전층을 패터닝하여 형성되므로, 지시 패턴(400)은 제1배선 패턴(142)과 함께 형성되고 패터닝될 수 있다.
지시 패턴(400)은 봉지층(300)이나 기판 몸체층(110) 및 제1 및 제2유전층들(120, 130)과 구분이 되는 층으로 구비될 있다. 지시 패턴(400)은 봉지층(300)이나 기판 몸체층(110) 및 제1 및 제2유전층들(120, 130)과 구분이 되는 형상을 가지는 패턴으로 구비될 있다. 지시 패턴(400)은 봉지층(300)이나 기판 몸체층(110) 및 제1 및 제2유전층들(120, 130)과 구분이 되는 색상을 가지는 패턴으로 구비될 있다. 지시 패턴(400)은 배선 패턴(140)을 이루는 도전층, 예컨대, 구리층으로 형성될 수 있다.
도 4는 일 예에 따른 반도체 패키지(10M)의 지시 패턴(400)의 평면 형상을 보여주는 평면도이다. 도 5는 다른 일 예에 따른 반도체 패키지(10M-1)의 지시 패턴(400-1)의 평면 형상을 보여주는 평면도이다. 도 4 및 도 5는 도 2의 "B" 영역에 해당하는 부분을 확대 도시한 평면도이다.
도 4를 참조하면, 반도체 패키지(10M)의 지시 패턴(400)은 평면에서 볼 때 복수의 바 패턴(bar pattern: 400B)들의 배열을 포함할 수 있다. 바 패턴(400B)들은 반도체 칩 스택(200)의 측면(231)과 절단 영역(10C)의 에지 라인(10E) 사이에 위치하는 패키지 영역(10P) 부분에 배치될 수 있다. 반도체 칩 스택(200)의 측면(231)은 절단 영역(10C)이 연장되는 측면의 에지 라인(edge line: 10E)을 바라보는 제2반도체 칩(230)의 측면일 수 있다.
바 패턴(400B)들은 반도체 칩 스택(200)의 측면(231) 쪽에서 절단 영역(10C)을 향해 연장되는 바 형상(bar shape)들로 형성될 수 있다. 바 패턴(400B)들은 반도체 칩 스택(200)의 측면(231) 쪽에서 절단 측면(15S)를 향해 연장되는 바 형상(bar shape)들로 형성될 수 있다. 절단 측면(15S)은 절단 영역(10C)의 에지 라인(10E)을 실질적으로 정확히 따라 절단된 측면을 나타낸다. 바 패턴(400B)들은 절단 영역(10C) 또는 절단 측면(15S)에 실질적으로 수직한 방향으로 연장될 수 있다. 바 패턴(400B)들은 제2반도체 칩(230)의 측면에 실질적으로 수직한 방향으로 연장될 수 있다.
바 패턴(400B)들은 연장되는 방향으로 서로 다른 길이를 가지는 패턴들로 설정될 수 있다. 바 패턴(400B)들은 가상의 기준선(RL)에 각각의 제1단부들(400E)이 정렬되고, 기준선(RL)으로부터 어느 한 방향으로 연장되는 패턴들일 수 있다. 가상의 기준선(RL)은 바 패턴(400B)들의 설정된 위치를 알려주는 기준일 수 있다.
도 4에 묘사된 것과 같이, 가상의 기준선(RL)은 반도체 칩 스택(200)의 측면(231)과 나란히 평행한 가상의 선으로 설정될 수 있다. 가상의 기준선(RL)은 반도체 칩 스택(200)의 측면(231)과 일정 간격(S) 이격된 위치에 위치할 수 있다. 다른 실시예에서, 가상의 기준선(RL)은 반도체 칩 스택(200)의 측면(231)과 중첩되는 가상의 선으로 설정될 수도 있다. 바 패턴(400B)들의 제1단부(400E)들은 반도체 칩 스택(200) 또는 제2반도체 칩(230)의 측면(231)에 대해 실질적으로 동일한 이격 간격(S)으로 이격될 수 있다. 또는 바 패턴(400B)들의 제1단부(400E)들은 반도체 칩 스택(200)의 측면에 접해 정렬되도록 설정될 수 있다. 바 패턴(400B)들의 제1단부(400E)들은 반도체 칩 스택(200)의 제2반도체 칩(230)에 중첩되도록 설정될 수 있다.
도 5에 묘사된 것과 같이, 또 다른 실시예에서, 가상의 기준선(RL-1)은 절단 영역(10C-1)의 에지 라인(10E-1)에 접하도록 정렬될 수도 있다. 이러한 경우, 바 패턴들(400B-1)은 에지 라인(10E-1)에 제1단부(400E-1)들이 정렬될 수 있다. 바 패턴들(400B-1)은 서로 다른 길이를 가지며 반도체 칩 스택(200-1)의 측면(231-1)을 향하도록 연장되는 패턴들로 설정될 수 있다.
지시 바 패턴들(400B-1)은 제2단부들(400F-1)이 순차적으로 제2반도체 칩(230-1)의 측면(231-1)과 각각 다른 이격 간격을 가지도록 설정될 수 있다. 지시 바 패턴들(400B-1)은 제2단부들(400F-1)이 순차적으로 제2반도체 칩(230-1)의 측면(231-1)과 등간격으로 증가하는 이격 간격을 가지도록 설정될 수 있다. 지시 바 패턴들(400B-1)은 제2반도체 칩(230-1)의 측면(231-1)을 향해 돌출되는 길이가 순차적으로 감소하도록 설정될 수 있다. 지시 바 패턴들(400B-1)은 제2반도체 칩(230-1)의 측면(231-1) 또는 절단 영역(10C-1)의 에지 라인(10E-1)에 실질적으로 수직한 방향으로 연장될 수 있다. 지시 바 패턴들(400B-1)은 상호 간에 일정 간격 이격되어 나란히 연장될 수 있다.
가상의 기준선(RL-1)은 절단 영역(10C-1) 내측에 위치하도록 설정될 수도 있다. 도 5의 바 패턴(400B-1)은 도 4에 묘사된 바 패턴(400B)과 미러 이미지(mirror image)를 가지는 패턴으로 형성될 수도 있다.
도 4에 묘사된 것과 같이, 바 패턴(400B)들은 절단 영역(10C)의 에지 라인(10E)에 제2단부(400F)들이 대면(facing)하도록 연장될 수 있다. 제2단부(400F)들이 절단 영역(10C)의 에지 라인(10E)을 바라보도록, 바 패턴(400B)들은 가상의 기준선(RL)으로부터 서로 다른 길이로 돌출되는 패턴들일 수 있다. 바 패턴(400B)들은 절단 영역(10C)이 연장되는 방향을 따라 상호 간에 일정 간격 이격되도록 배치될 수 있다.
도 4를 참조하면, 바 패턴(400B)들은 절단 영역(10C)이 연장되는 방향을 따라 길이가 점차 순차적으로 감소되도록 설정될 수 있다. 예컨대, 제1바 패턴(410)은 백 노즈(back nose)일 수 있는 제1단부(410E)가 기준선(RL)에 접하고, 제1단부(410E)에 반대되는 프런트 노즈(front nose)인 제2단부(410F)가 절단 영역(10C)에 접하도록 설정될 수 있다.
제1바 패턴(410)이 연장되는 길이 방향에 수직한 측 방향, 즉, 반도체 칩 스택(200)의 측면(231)을 따르는 방향으로, 제1바 패턴(410)과 이격되어 제2바 패턴(420)이 배치될 수 있다. 제2바 패턴(420)은 제1바 패턴(410) 보다 짧은 길이를 가지도록 형성될 수 있다. 제2바 패턴(420)은 제1단부(420E)가 기준선(RL)에 접하고, 제2단부(420F)가 절단 영역(10C)의 에지 라인(10E)와 제1이격 간격(D1)만큼 이격되도록 설정될 수 있다.
제3바 패턴(430)은 제1단부(430E)가 기준선(RL)에 접하고, 절단 영역(10C)으로부터 반도체 칩 스택(200)을 향하는 방향으로 연장될 수 있다. 제2바 패턴(420)의 제2단부(420F)로부터 제2이격 간격(D2)만큼 이격된 위치에 제3바 패턴(430)의 제2단부(430F)가 위치하도록 설정될 수 있다.
제4바 패턴(440)은 제1단부(440E)가 기준선(RL)에 접하고, 제3바 패턴(430)의 제2단부(430F)로부터 제3이격 간격(D3)만큼 이격된 위치에 제2단부(440F)가 위치하도록 설정될 수 있다. 제5바 패턴(450)은 제1단부(450E)가 기준선(RL)에 접하고, 제4바 패턴(440)의 제2단부(440F)로부터 제4이격 간격(D4)만큼 이격된 위치에 제2단부(450F)가 위치하도록 설정될 수 있다. 이때, 제1 내지 제4이격 간격들(D1, D2, D3, D4)는 서로 동일한 간격으로 설정될 수 있다.
제1 내지 제5바 패턴들(410, 420, 430, 440, 450)은 제2단부들(400F)이 초기 설정된 절단 측면(15S) 또는 가상 기준선(RL)과 각각 다른 이격 간격들을 가지도록 배치될 수 있다. 지시 바 패턴들(410, 420, 430, 440, 450)은 제2단부들(400F)의 이격 간격들이 실질적으로 동일한 거리만큼씩 순차적으로 더 증가되도록 배치될 수 있다. 이때, 거리 증가분들은 도 4에서 제시된 제1 내지 제4이격 간격들(D1, D2, D3, D4)들에 각각 해당될 수 있다. 이러한 거리 증가분들은 동일한 값으로 설정될 수 있다.
지시 바 패턴들(410, 420, 430, 440, 450)은 초기 설정된 절단 측면(15S)을 향해 돌출되는 길이가 다르도록 설정될 수 있다. 지시 바 패턴들(410, 420, 430, 440, 450)은 절단 측면(15S)을 향해 돌출되는 길이가 순차적으로 감소하도록 설정될 수 있다. 지시 바 패턴들(410, 420, 430, 440, 450)은 실질적으로 동일한 길이 감소분만큼씩 순차적으로 감소하도록 설정될 수 있다. 길이 감소분들은 도 4에서 제시된 제1 내지 제4이격 간격들(D1, D2, D3, D4)들에 각각 해당될 수 있다. 이러한 길이 감소분들은 동일한 값으로 설정될 수 있다.
제1 내지 제5바 패턴들(410, 420, 430, 440, 450)들은 일정 간격만큼 순차적으로 짧아진 길이를 가지도록 설정될 수 있다. 이에 따라, 제2단부들(400F)이 절단 영역(10C)의 에지 라인(10E)로부터 순차적으로 더 멀리 이격된 위치에 위치할 수 있다. 즉, 제2단부들(400F)이 절단 영역(10C) 또는 절단 측면(도 1의 15S-1)으로부터 순차적으로 더 큰 이격 간격을 가지도록 바 패턴(400B)들이 배치될 수 있다. 즉, 바 패턴(400)들의 제1 내지 제5바 패턴들(410, 420, 430, 440, 450)들은 절단 측면(15S-1) 또는 에지 라인(10E)과 등간격으로 순차적으로 증가하는 이격 간격을 가지도록 배치될 수 있다.
도 5를 참조하면, 지시 바 패턴들(400B-1)은 제2단부들(400F-1)이 제2반도체 칩(230-1)의 측면(231-1) 또는 가상 기준선(RL-1)과 각각 다른 이격 간격들을 가지도록 배치될 수 있다. 지시 바 패턴들(400B-1)은 제2단부들(400F-1)의 이격 간격들이 실질적으로 동일한 거리만큼씩 순차적으로 더 증가되도록 배치될 수 있다. 이때, 거리 증가분들은 동일한 값으로 설정될 수 있다.
지시 바 패턴들(400B-1)은 제2반도체 칩(230-1)의 측면(231-1)을 향해 돌출되는 길이가 다르도록 설정될 수 있다. 지시 바 패턴들(400B-1)은 제2반도체 칩(230-1)의 측면(231-1)을 향해 돌출되는 길이가 순차적으로 감소하도록 설정될 수 있다. 지시 바 패턴들(400B-1)은 실질적으로 동일한 길이 감소분만큼씩 순차적으로 감소하도록 설정될 수 있다. 이러한 길이 감소분들은 동일한 값으로 설정될 수 있다.
도 4를 다시 참조하면, 바 패턴(400B)들의 제2단부들(400F)이 절단 영역(10C)의 에지 라인(10E)으로부터 순차적으로 더 멀리 이격된 위치에 위치하므로, 절단 위치가 달라지면 절단 선상에 걸쳐지는 바 패턴들(400B)의 개수가 달라질 수 있다. 이에 따라, 반도체 패키지(도 1의 10S)의 실제 절단된 측면(도 1의 15S-1)에 측면이 노출되는 바 패턴들(400B)의 개수가 달라질 수 있다. 실제 절단된 측면(15S-1)에 측면이 노출되는 바 패턴들(400B)의 개수를 확인함으로써, 실제 절단된 측면(15S-1)의 위치를 확인하거나 또는/ 및 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)을 확인할 수 있다.
도 6 내지 도 8은 일 예에 따른 반도체 패키지(10M)의 지시 패턴(400)에 의한 작용을 보여주는 도면들이다.
도 6을 참조하면, 절단 공정에 의해서 반도체 패키지(10M)의 설정된 절단 영역(10C)이 정확하게 제거될 경우, 반도체 패키지(도 1의 10S)의 절단 측면(15S-1)은 절단 영역(10C)의 에지 라인(10E)에 정렬되도록 형성될 수 있다. 반면에, 절단 위치가 공차 등에 의해서 이동되어 패키지 영역(10P)을 침범할 경우에, 실제 절단된 측면은 반도체 칩 스택(200) 쪽으로 이동할 것이다. 제1절단 위치(600S1)에서 실제 절단이 이루어질 경우를 고려할 수 있다. 또한, 제1절단 위치(600S1) 보다 더 반도체 칩 스택(200) 쪽으로 더 가까운 제2절단 위치(600S2)에서 실제 절단 공정이 진행된 경우를 고려할 수 있다.
제1절단 위치(600S1)에서 절단 공정이 진행된 경우, 도 7에서와 같이 절단된 측면(15S-2)이 외부로 드러날 수 있다. 제2절단 위치(600S2)에서 절단 공정이 진행된 경우, 도 8에서와 같이 절단된 측면(15S-3)이 외부로 드러날 수 있다. 도 7 및 도 8에 제시된 것과 같이, 절단 위치들(600S1, 600S2)에 따라 절단 측면들(15S-2, 15S-3)에 노출되는 바 패턴(400B)들의 개수가 달라질 수 있다.
도 6에 제시된 것과 같이, 제1절단 위치(600S1)를 따르는 제1절단선 선상에는 제1바 패턴(410)만이 걸쳐질 수 있다. 이에 따라, 도 7에 묘사된 것과 같이, 제1절단 위치(600S1)에서 절단된 결과로 얻어지는 반도체 패키지(10S)의 절단 측면(15S-2)에는, 제1바 패턴(410)의 절단 측면(410S1)이 드러나게 된다. 절단 측면(15S-2)에는 봉지층(300)의 절단 측면(305-1)과 패키지 기판(100)의 절단 측면(105-1)도 노출될 수 있다.
봉지층(300) 및 패키지 기판(100)은 실질적으로 불투명한 재질이므로, 절단된 반도체 패키지(10S-1) 내에 내장된 반도체 칩 스택(도 1의 200)은 외부에서 시각적으로 관측되지 못할 수 있다. 반면에, 제1바 패턴(410)의 절단된 측면(410S1)은 절단된 반도체 패키지(10S-1)의 절단 측면(15S-2)에 드러나 노출된다. 이에 따라, 제1바 패턴(410)의 절단된 측면(410S1)은 외부에서 시각적으로 관측하고 확인하는 것이 가능하다. 즉, 반도체 패키지(10S-1)의 절단 측면(15S-2)에 노출되는 바 패턴(400)의 개수를 외부에서 확인하는 것이 가능하다. 이를 이용하여, 반도체 패키지(10S-1)의 절단 측면(15S-2)이 위치하는 위치 정보를 얻을 수 있다. 또한, 절단 측면(15S-2)과 반도체 칩 스택(200) 간의 실제 이격 간격(도 6의 300D-2)을 얻는 것이 가능하다.
도 6에 묘사된 것과 같이, 제1바 패턴(410)은 제2단부(410F)가 절단 영역(10C)에 접하도록 설정되어 있다. 이때, 제1바 패턴(410)에 나란히 이웃하여 배치된 제2바 패턴(420)은 제2단부(420F)가 절단 영역(10C)으로부터 제1이격 간격(D1)만큼 이격되도록 설정되어 있다. 절단 측면(15S-2)에 제1바 패턴(410)의 절단 측면(410S1)만이 노출되고, 제2바 패턴(420)은 드러나지 않은 것으로 확인될 수 있다. 따라서, 절단 측면(15S-2)은 제1바 패턴(410)의 제2단부(410F)와 제2바 패턴(420)의 제2단부(420F) 사이에 위치하는 것으로 판단할 수 있다.
다시 말해서, 제1절단 위치(600S1)는 제1바 패턴(410)의 제2단부(410F)와 제2바 패턴(420)의 제2단부(420F) 사이에 위치하는 것으로 판단할 수 있다. 제1절단 위치(600S1)는 제1이격 간격(D1)의 범위 내에 위치하는 것으로 판단할 수 있다. 제1절단 위치(600S1)와 반도체 칩 스택(200) 간의 이격 간격(300D-2)은, 이격 간격(300D)에서 제1이격 간격(D1)만큼 감해진 간격(300D-D1)과 설정된 이격 간격(300D) 사이의 값으로 추론될 수 있다. 이격 간격(300D)은 절단 영역(10C)와 반도체 칩 스택(200) 간의 설정된 간격일 수 있다.
실제 절단 위치가 제1절단 위치(600S1)로 이동한 것은, 절단 장비의 공차 등에 의해서 원하지 않게 변동된 것이다. 따라서, 제1절단 위치(600S1)의 실제 위치는 설정된 것이 아니므로 관측에 의하지 않고는 알 수 없는 상태이다. 반도체 패키지(10S-1)의 절단 측면(15S-2)에 노출된 제1바 패턴(410)를 외부에서 확인함으로써, 제1절단 위치(600S1)의 실제 위치를 확인할 수 있다. 제1절단 위치(600S1), 즉, 절단 측면(15S-2)의 실제 위치를 확인할 수 있어, 절단 측면(15S-2)과 반도체 칩 스택(200) 간의 실제 이격 간격(300D-2)를 알 수 있다. 제2바 패턴(420)과 절단 영역(10C) 사이의 제1이격 간격(D1)의 크기를 보다 더 작게 할수록 추론된 실제 이격 간격(300D-2)은 보다 더 정확해질 수 있다.
도 6 및 도 8을 다시 참조하면, 제2절단 위치(600S2)를 제시하는 제2절단선 선상에, 제1 내지 제3바 패턴들(410, 420, 430)이 걸쳐질 수 있다. 반면에, 제2절단선 선상에 제4 및 제5바 패턴들(440, 450)은 걸쳐지지 않을 수 있다. 도 8에 묘사된 것과 같이, 제2절단 위치(600S2)에서의 절단에 의해서 반도체 패키지(10S-2)의 절단 측면(15S-3)이 외부에 드러나게 된다. 절단 측면(15S-3)에는 봉지층(300)의 절단 측면(305-2)과 패키지 기판(100)의 절단 측면(105-2)이 노출될 수 있다. 절단 측면(15S-3)에는 제1바 패턴(410)의 절단 측면(410S2), 제2바 패턴(420)의 절단 측면(420S2), 및 제3바 패턴(430)의 절단 측면(430S2)이 함께 드러나게 된다.
반도체 패키지(10S-2)의 절단 측면(15S-3)에 노출된 바 패턴(400B)들의 개수를 확인함으로써, 노출된 바 패턴(400B)들 개개를 특정할 수 있다. 도 6에서와 같이 5개의 바 패턴(400B)들이 지시 패턴(400)을 구성할 경우를 고려할 수 있다. 이때, 도 8에서와 같이, 절단 측면(15S-3)에 노출되는 바 패턴(400B)들의 개수가 3개이다. 바 패턴(400B)들의 길이 순서대로 제1 내지 제3바 패턴들(410, 420, 430)이 절단 측면(15S-3)에 노출된 것으로 추론할 수 있다. 상대적으로 짧은 길이를 가지는 제4 및 제5바 패턴들(440, 450)은 절단되지 않아 절단 측면(15S-3)에 노출되지 않은 것으로 추론할 수 있다.
다시 말해서, 절단 측면(15S-3)에 제1 내지 제3바 패턴들(410, 420, 430)의 절단 측면들(410S2, 420S2, 430S3)들이 노출되고, 제4 및 제5바 패턴(440, 450)은 드러나지 않은 것으로 확인될 수 있다. 따라서, 절단 측면(15S-3)은 제3바 패턴(430)의 제2단부(430F)와 제4바 패턴(440)의 제2단부(440F) 사이에 위치하는 것으로 판단할 수 있다. 제2절단 위치(600S2)는 제3바 패턴(430)의 제2단부(430F)와 제4바 패턴(440)의 제2단부(440F) 사이에 위치하는 것으로 판단할 수 있다. 즉, 제2절단 위치(600S2)는 제3이격 간격(D3)의 범위 내에 위치하는 것으로 판단할 수 있다. 제2절단 위치(600S2)와 반도체 칩 스택(200) 간의 이격 간격(300D-3)은, 절 설정된 이격 간격(300D)에서 제1 내지 제3이격 간격만큼 감해진 간격(300D-D1-D2-D3)과, 설정된 이격 간격(300D)에서 제1 내지 제2이격 간격만큼 감해진 간격(300D-D1-D2) 사이의 값으로 추론될 수 있다.
반도체 패키지(10S-2)의 절단 측면(15S-3)에 드러난 제1 내지 제3바 패턴들(410, 420, 430)를 외부에서 확인함으로써, 제2절단 위치(600S2)의 실제 위치를 확인할 수 있다. 이로부터 절단 측면(15S-3)과 반도체 칩 스택(200) 간의 실제 이격 간격(300D-3)를 추출할 수 있다. 제1 내지 제3이격 간격(D1, D2, D3)의 크기를 작게 할수록 추론된 실제 이격 간격(300D-3)은 보다 더 정확해질 수 있다. 제1 내지 제3이격 간격(D1, D2, D3)의 크기를 실질적으로 동일하게 설정할 경우, 실제 이격 간격(300D-3)을 추출하는 것이 보다 용이할 수 있다.
반도체 패키지(10S-2)의 절단 측면(15S-3)은 봉지층(300)의 절단 측면(305-2)과 패키지 기판(100)의 절단 측면(105-2)을 포함하고, 절단 측면(15S-3)이 위치하는 위치에 따라 반도체 패키지(10S-2)의 측면(15S-3)에 측면이 노출되는 지시 바 패턴(400B)들의 수가 달라진다.
도 7 및 도 8에 묘사된 것과 같이, 실제 절단된 측면(15S2, 15S3)에 드러나 외부에서 시각적으로 관측될 수 있는 바 패턴(400B)들의 배열로 지시 패턴(400)을 반도체 패키지(10S)가 구비할 수 있다. 이에 따라, 반도체 패키지(10S-1, 10S-2)가 절단 가공될 때, 절단된 측면(15S2, 15S3)과 내장된 반도체 칩 스택(200) 또는 반도체 칩(230) 사이의 실제 이격 간격(300D-2, 300D-3)를 실시간으로 외부에서 확인하는 것이 가능하다. 절단된 측면(15S2, 15S3)과 내장된 반도체 칩 스택(200) 사이의 실제 이격 간격(300D-2, 300D-3)의 마진(margin)이 부족한 불량을 신뢰성있게 선별하여 배제시키는 것이 가능하다. 절단된 측면(15S2, 15S3)과 내장된 반도체 칩 스택(200) 사이의 실제 이격 간격(300D-2, 300D-3)의 마진이 부족할 경우, 절단 위치를 다시 조정하는 것이 가능하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
200: 반도체 칩 스택,
300: 봉지층,
400B; 지시 바 패턴.

Claims (28)

  1. 제1반도체 칩이 부착된 패키지 기판;
    상기 제1반도체 칩을 덮는 봉지층; 및
    지시 바 패턴(indicating bar pattern)들의 배열을 포함하는 반도체 패키지이고,
    상기 지시 바 패턴들은
    상기 제1반도체 칩과 상기 반도체 패키지의 측면 사이에 배치되고,
    상기 제1반도체 칩에 제1단부들이 대면하고, 상기 반도체 패키지의 측면에 제2단부들이 대면하도록 연장되고,
    상호 간에 서로 다른 길이를 가지는 반도체 패키지.
  2. 제1항에 있어서,
    상기 지시 바 패턴들은
    상기 반도체 패키지의 측면에 실질적으로 수직한 방향으로 연장되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 지시 바 패턴들은
    상호 간에 일정 간격 이격되어 나란히 연장되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 지시 바 패턴들은
    상기 제1단부들이 상기 제1반도체 칩에 대해 실질적으로 동일한 이격 간격으로 이격되도록 배치된 반도체 패키지.
  5. 제1항에 있어서,
    상기 지시 바 패턴들은 상기 제1단부들이 상기 제1반도체 칩에 중첩되도록 배치된 반도체 패키지.
  6. 제1항에 있어서,
    상기 지시 바 패턴들은
    상기 제2단부들이 상기 반도체 패키지의 초기 설정된 측면과 각각 다른 이격 간격들을 가지도록 배치된 반도체 패키지.
  7. 제6항에 있어서,
    상기 지시 바 패턴들은
    상기 제2단부들의 상기 이격 간격들이 실질적으로 동일한 거리만큼씩 순차적으로 더 증가되도록 설정된 반도체 패키지.
  8. 제1항에 있어서,
    상기 지시 바 패턴들은
    상기 반도체 패키지의 측면을 향해 돌출되는 길이가 다른 반도체 패키지.
  9. 제1항에 있어서,
    상기 지시 바 패턴들은
    상기 반도체 패키지의 측면을 향해 돌출되는 길이가 순차적으로 감소하도록 설정된 반도체 패키지.
  10. 제9항에 있어서,
    상기 지시 바 패턴들은
    실질적으로 동일한 길이 감소분만큼씩 순차적으로 감소하도록 설정된 반도체 패키지.
  11. 제1항에 있어서,
    상기 패키지 기판은
    회로 배선 패턴들을 포함하고,
    상기 지시 바 패턴은 상기 회로 배선 패턴들 중 어느 하나와 동일한 층위(level)에 위치하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 지시 바 패턴은
    상기 회로 배선 패턴들 중 상기 제1반도체 칩과 가장 가까이 위치하는 최상층(top layer)과 동일한 층위(level)에 위치하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 반도체 패키지의 측면은
    상기 봉지층의 측면;
    상기 패키지 기판의 측면; 및
    상기 지시 바 패턴들의 일부 측면들을 포함하고,
    상기 반도체 패키지의 측면이 위치하는 위치에 따라 상기 반도체 패키지의 측면에 측면이 노출되는 상기 지시 바 패턴들의 수가 달라지는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1반도체 칩에 중첩하여
    또 다른 제2반도체 칩이 오프셋(offset) 적층된 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1반도체 칩과 상기 패키지 기판 사이에 배치된 또 다른 제3반도체 칩; 및
    상기 제1반도체 칩을 올려 지지하고 상기 또 다른 제3반도체 칩이 배치될 공간을 제공하는 지지부를 더 포함하는 반도체 패키지.
  16. 제1반도체 칩이 부착된 패키지 기판;
    상기 제1반도체 칩을 덮는 봉지층; 및
    지시 바 패턴(indicating bar pattern)들의 배열을 포함하는 반도체 패키지이고,
    상기 지시 바 패턴들은
    상기 제1반도체 칩과 상기 반도체 패키지의 측면 사이에 배치되고,
    상기 반도체 패키지의 측면에 제1단부들이 접하고, 상기 제1반도체 칩에 제2단부들이 대면하도록 연장되고,
    상호 간에 서로 다른 길이를 가지는 반도체 패키지.
  17. 제16항에 있어서,
    상기 지시 바 패턴들은
    상기 제1반도체 칩의 측면에 실질적으로 수직한 방향으로 연장되는 반도체 패키지.
  18. 제17항에 있어서,
    상기 지시 바 패턴들은
    상호 간에 일정 간격 이격되어 나란히 연장되는 반도체 패키지.
  19. 제16항에 있어서,
    상기 지시 바 패턴들은
    상기 제2단부들이 상기 제1반도체 칩의 측면과 서로 다른 이격 간격들을 가지도록 설정된 반도체 패키지.
  20. 제19항에 있어서,
    상기 지시 바 패턴들은
    상기 제2단부들의 상기 이격 간격들이 실질적으로 동일한 거리만큼 순차적으로 더 증가되도록 배치된 반도체 패키지.
  21. 제16항에 있어서,
    상기 지시 바 패턴들은
    상기 제1반도체 칩의 측면을 향해 돌출되는 길이가 다른 반도체 패키지.
  22. 제21항에 있어서,
    상기 지시 바 패턴들은
    상기 제1반도체 칩의 측면을 향해 돌출되는 길이가 순차적으로 감소하도록 설정된 반도체 패키지.
  23. 제22항에 있어서,
    상기 지시 바 패턴들은
    실질적으로 동일한 길이 감소분만큼씩 순차적으로 감소하도록 설정된 반도체 패키지.
  24. 제16항에 있어서,
    상기 패키지 기판은
    회로 배선 패턴들을 포함하고,
    상기 지시 바 패턴은 상기 회로 배선 패턴들 중 어느 하나와 동일한 층위(level)에 위치하는 반도체 패키지.
  25. 제24항에 있어서,
    상기 지시 바 패턴은
    상기 회로 배선 패턴들 중 상기 제1반도체 칩과 가장 가까이 위치하는 최상층(top layer)과 동일한 층위(level)에 위치하는 반도체 패키지.
  26. 제16항에 있어서,
    상기 반도체 패키지의 측면은
    상기 봉지층의 측면;
    상기 패키지 기판의 측면; 및
    상기 지시 바 패턴들의 일부 측면들을 포함하고,
    상기 반도체 패키지의 측면이 위치하는 위치에 따라 상기 반도체 패키지의 측면에 측면이 노출되는 상기 지시 바 패턴들의 수가 달라지는 반도체 패키지.
  27. 제16항에 있어서,
    상기 제1반도체 칩에 중첩하여
    또 다른 제2반도체 칩이 오프셋(offset) 적층된 반도체 패키지.
  28. 제16항에 있어서,
    상기 제1반도체 칩과 상기 패키지 기판 사이에 배치된 또 다른 제3반도체 칩; 및
    상기 제1반도체 칩을 올려 지지하고 상기 또 다른 제3반도체 칩이 배치될 공간을 제공하는 지지부를 더 포함하는 반도체 패키지.
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