JP5280024B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体チップに発生するクラック等を検出可能な半導体装置に関する。
従来の半導体装置においては、図６に示すように、切断時、マウント時、加熱時における応力等によって半導体チップ１１０にクラック１２０が発生することがあった。
このような問題を解決するものとして、例えば特許文献１〜３に記載されたものがある。これらの文献に記載された半導体装置を、パッケージ基板１２４上に搭載した例により説明する。
図７に示すように、パッケージ基板１２４は外周縁に沿って複数の電極パッド１２６を備え、半導体チップ１１０は外周縁に沿って複数の電極パッド１１２を備える。電極パッド１２６と電極パッド１１２とはボンディングワイヤ１３０により接続されている。
半導体チップ１１０は、電極パッド１１２と半導体チップ１１０の外周縁との間に設けられた配線１１８を備え、隣接した電極パッド１１２ａ，１１２ｂを接続している。半導体チップ１１０の電極パッド１１２ａと、パッケージ基板１２４の電極パッド１２６ａとは、ボンディングワイヤ１３０により接続されている。同様に、電極パッド１１２ｂと、電極パッド１２６ｂとは、ボンディングワイヤ１３０により接続されている。
半導体チップ１１０にクラック１２０が発生すると、配線１１８が断線する。この場合、電極パッド１２６ａと電極パッド１２６ｂとの間の抵抗値が変動するため、クラック１２０を検知することができると記載されている。
また、特許文献１には、導電体パターンの両端間が相互に入り組んでいると記載されており、導電体パターンの両端部において接続された２つの測定用電極パットが一つの辺に形成されている態様が記載されている。
また特許文献１、２には、多層構造の半導体チップの最上層以外の層に、半導体チップ１１０の外周縁に沿って複数の配線が設けられ、これらが電極パッド１２６ａ，１２６ｂの直下においてプラグにより接続している態様が記載されている。
特開平６−２４４２５４号公報 特開２００５−２７７３３８号公報 特開２００５−３５３８１５号公報
しかしながら、上記文献記載の従来技術は、検出用パッドとして隣接した電極パッド１１２ａ，１１２ｂを用いる必要があり、所望の電極パッド１１２を用いることができないので、設計の自由度が制限されていた。
すなわち、多層構造の半導体チップの最上層以外の層に形成された複数の配線は、いずれも同一の形状の配線を多層とし、これらを電極パッドの直下で接続したものである。このような構成では、配線を所望の位置に引き回すことが困難であり、配線のレイアウトの自由度やＬＳＩのレイアウト効率およびパッケージ基板のレイアウト効率が制限されていた。
本発明によれば、多層配線構造を有する半導体チップと、前記半導体チップ上面において、該半導体チップの外周縁に沿って形成された複数の電極パッドと、複数の前記電極パッドから選択された２つの電極パッドに接続するとともに、平面視において、前記半導体チップの全外周縁に沿って設けられた配線とを備え、前記配線は、異なる層に形成された第１配線部と第２配線部とを含み、前記第１配線部と前記第２配線部とは接続プラグを介して直列に接続されている半導体装置が提供される。
また、本発明の半導体装置において、配線は異なる層に形成された第１配線部と第２配線部とを含み、この第１配線部と第２配線部とは接続プラグを介して直列に接続されている。
このような構成によれば、任意の位置に配線を設けることが可能となるので、複数の電極パッドから任意に選択された所望の２つの電極パッドを用いることができる。そのため、半導体装置における設計の自由度が向上する。
さらに、この構成によれば、任意の位置に配線を設けることが可能であり、配線のレイアウトの自由度や、ＬＳＩのレイアウト効率およびパッケージ基板のレイアウト効率が向上する。
特許文献に記載のように、半導体チップに設けられた配線が単層もしくは最上位層のみの場合、温度サイクルによる応力が原因で断線しているのか、またはクラックで断線しているのかを判定することが難しい。本発明においては、配線レイアウトの自由度が増しているので、コーナー領域に上層配線を設けずに下層配線を用いることが可能となる。そのため、金属配線スライドの発生を抑制し、断線や短絡の発生を抑制することができるので、半導体装置の不良原因を特定する精度を高めることができる。
本発明によれば、設計の自由度が向上するとともに配線のレイアウトの自由度やＬＳＩのレイアウト効率およびパッケージ基板のレイアウト効率が向上した、半導体チップに生じるクラックを検知可能な半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
以下、第１〜第３実施形態について順に説明する。
（第１実施形態）
本実施形態の半導体装置を、図１の概略上面図、図２の透視斜視図により説明する。なお、図２においては、複数の電極パッド１２、接続プラグ１５および配線１８のみを図示する。
本実施形態の半導体装置は、図１に示すように、パッケージ基板２４上に搭載されている。パッケージ基板２４は、その上面に外周縁に沿って形成された複数の電極パッド２６を有している。
半導体装置は、多層配線構造を有する半導体チップ１０と、半導体チップ１０の外周縁に沿ってその上面に形成された複数の電極パッド１２と、配線１８とを備える。
半導体チップ１０はロジックＩＣ、メモリＩＣのいずれであってもよく、混載されていてもよい。
電極パッド１２は、半導体チップ１０の内部回路に接続した電極パッドであり、電気的にフローティング状態のパッドを含む。複数の電極パッド１２から選択された第１電極パッド１２ａおよび第２電極パッド１２ｂは、配線１８と接続する。第１電極パッド１２ａ，第２電極パッド１２ｂは、検査用に特別に設けられた検査用パッドではなく、上述の複数の電極パッド１２から任意に選択される。
配線１８と接続する２つの第１電極パッド１２ａおよび第２電極パッド１２ｂは、矩形状の半導体チップ１０の異なる辺に位置している。
配線１８は、平面視において半導体チップ１０の全外周縁に沿って設けられており、平面視において半導体チップ１０の外周縁端部と電極パッド１２との間に位置している。
そのため、半導体チップ１０にクラック２０が生じると、第１電極パッド１２ａおよび第２電極パッド１２ｂ間の配線１８が断線することになる。したがって、第１電極パッド１２ａと第２電極パッド１２ｂとの間の抵抗値を測定することにより、クラック２０の発生を検知することができる。
配線１８は、第１配線部１４および第２配線部１６を含む。第１配線部１４と第２配線部１６とは、図２に示すように異なる層に設けられている。
本実施形態において、第１配線部１４は最上層に設けられている。一方、第２配線部１６は第１配線部１４の直下の層に設けられていてもよく、下方向に１層以上介して設けられていてもよい。
図２に示すように、第１配線部１４の端部と第２配線部１６の端部とは接続プラグ１５を介して直列に接続されている。第１配線部１４のもう一方の端部は第１電極パッド１２ａに接続し、第２配線部１６のもう一方の端部は接続プラグ１５を介して第２電極パッド１２ｂに接続している。そのため、第１電極パッド１２ａと第２電極パッド１２ｂとは電気的に接続される。
第１配線部１４および第２配線部１６は、Ａｌ金属を含む。なお、第２配線部１６が半導体チップ１０の最下層に位置する場合、第２配線部１６としてポリシリコン抵抗を用いることもできる。第１配線部１４および第２配線部１６の配線幅は、内部信号配線幅以上の配線幅とすることができる。
図１に示すように、パッケージ基板２４の第１電極パッド２６ａ，第２電極パッド２６ｂは、第１電極パッド１２ａ，第２電極パッド１２ｂとボンディングワイヤ３０を介して各々接続されている。この構成により、第１電極パッド２６ａと第２電極パッド２６ｂとは電気的に接続される。
以下に、本実施形態の効果を説明する。
本実施形態の半導体装置において、第１電極パッド１２ａ，第２電極パッド１２ｂに接続している配線１８が、平面視において半導体チップ１０の全外周縁に沿って設けられている。
そのため、半導体チップ１０にクラックが生じると、第１電極パッド１２ａと第２電極パッド１２ｂとの間の配線が確実に断線することになる。したがって、第１電極パッド１２ａと第２電極パッド１２ｂとの間の抵抗値を測定することにより、クラック２０の発生を効率よく検知することができる。
また、配線１８は異なる層に形成された第１配線部１４と第２配線部１６とを含み、この第１配線部１４と第２配線部１６とは接続プラグ１５を介して直列に接続されている。
このような構成によれば、配線１８を所望の位置に設けることが可能となるので、複数の電極パッド１２から任意に選択された所望の２つの電極パッドを用いることができる。そのため、半導体装置における設計の自由度が向上する。さらに、この構成によれば、配線を任意の位置に設けることが可能となり、配線のレイアウトの自由度やＬＳＩのレイアウト効率およびパッケージ基板のレイアウト効率が向上する。
特許文献１〜３に記載の従来の半導体装置においては、半導体チップの同一辺における隣り合う電極パッドを検査専用の電極パッドとして用いている。つまり、隣り合う電極パッドを検査用の電極パッドとし、これらの検査用の電極パッドを単層または同一層において配線で接続した場合、配線が途切れる領域すなわち断線（クラック）を検出できない領域を最小にするためである。
一方、半導体チップの異なる辺に存在する電極パッド等のように隣接していない２つの電極パッドを用いて検査用の配線を設けることができれば、半導体装置の設計の自由度が向上するため好ましい。しかしながら、従来の半導体装置においては、隣接していない２つの電極パッドを用いた場合、半導体チップの外周縁全体に沿って配線を設けることができず、配線が途切れる領域すなわち断線（クラック）を検出できない領域が増大する。そのため、クラックの検出率が低くなることがある。
これに対し、本実施形態の半導体装置において、配線１８は、異なる層に形成された第１配線部１４と第２配線部１６とが接続プラグ１５を介して直列に接続されている。この構成により、上層だけでなく下層に自由に配線を引き回すことが可能となるので、配線のレイアウトの自由度等が向上する。そのため、隣接していない第１電極パッド１２ａ，第２電極パッド１２ｂであっても、検査用パッドとして用いることができる。
本実施形態において、第１配線部１４は最上層に形成されている。
この構成により、第２配線部１６は最上層に位置しなくなるので、アルミ等のマイグレートやヒロックによる断線を抑制することができる。そのため、半導体装置の製品信頼性が向上する。
また、第１電極パッド１２ａ，第２電極パッド１２ｂのいずれか一方が、該配線１８にのみ接続していてもよい。
即ち、配線１８の電極パッドが接続されない側の一端を、ＶＤＤ、ＧＮＤなどあらかじめその役割を定められた端子（プルアップ／プルダウンを含む）に接続することもできる。
配線１８の両端を電気的にフローティング状態にある電極パッドと接続する場合、配線１８の断線を確認するには電極パッド間に電圧をかける必要がある。しかしながら、上記構成とすることにより、配線１８にのみ接続する電極パッド１２の出力を検出することができ、容易に配線１８の断線を確認することができる。
本実施形態において、配線１８と電気的に接続する第１電極パッド１２ａ，第２電極パッド１２ｂは、矩形状の半導体チップ１０の異なる辺に位置している。
従来の半導体装置においては、特許文献１〜３に記載のように、特定の検査用電極パッドを用いている。検査用電極パッドは、クラック検査用に別途設けられたものであるため、検査の容易さから検査用電極パッドは半導体チップの同一の辺に沿って設けられる。しかしながら、本実施形態の半導体装置においては、第１配線部１４と第２配線部１６とが接続プラグ１５を介して直列に接続されており、上層だけでなく下層に自由に配線を引き回すことができるので、配線１８のレイアウトの自由度および効率がより向上している。そのため、半導体チップ１０の異なる辺に第１電極パッド１２ａ，第２電極パッド１２ｂを各々設けることができる。
本実施形態においては、平面視において、第１配線部１４と第２配線部１６との少なくとも一部が重なっている。
そのため、平面視において、配線が占有する面積を減少させることができ、チップ面積の使用効率が向上する。さらに、第１配線部１４と第２配線部１６とが積層する箇所が存在するので、クラック２０等の検知能力がより向上する。
（第２実施形態）
本実施形態においては、図３に示すように、第１配線部１４よりも下層に形成された第２配線部１６は、矩形状の半導体チップ１０のコーナー領域に存在する。かかるコーナー領域には、最上層に設けられた第１配線部１４は存在しない。配線１８は、Ａｌ、ＡｌＣｕ，Ｃｕ、ＡｌＳｉＣｕ等の少なくとも１つを含む。
本実施形態の半導体装置により第１実施形態と同様の効果が得られ、さらに以下の効果を有する。
本実施形態によれば、半導体チップ１０のコーナー領域において、第２配線部１６が最上層以外の層に存在する。そのため、配線１８の金属配線スライドの発生を抑制することができる。
半導体装置の使用時における断続的な熱ストレスにより、パッケージ基板と樹脂の膨張率の違いから、パッケージ全体に反りが発生する。この反りは、コーナー部において顕著であるので、モールド層に近い最上位層の配線ほど影響が大きく、応力が集中し、金属配線スライドが発生する場合がある。
しかしながら、特許文献に記載のような従来の半導体装置においては、単層もしくは、同一層において配線を引き回しており、温度ストレスで発生する応力による金属配線スライドでの断線とペレットクラックとを区別することができなかった。
これに対し本実施形態においては、第１配線部１４と第２配線部１６とが接続プラグ１５を介して直列に接続されており、上層だけでなく下層に自由に配線を引き回すことができる。そのため、第２配線部１６を最上層以外の層に位置させることができ、配線１８の金属配線スライドの発生を抑制し、断線や短絡の発生を抑制することができるので、半導体装置の不良原因を特定する精度を高めることができる。
本実施形態において、第２配線部１６は、矩形状の半導体チップ１０の少なくとも１つのコーナー領域に存在するとともに、第１配線部１４よりも下層に形成されている。さらに、配線１８と接続する第１電極パッド１２ａ，第２電極パッド１２ｂが、矩形状の半導体チップ１０の異なる辺に沿ってそれぞれ形成されている。
本実施形態においては、第１配線部１４と第２配線部１６とが接続プラグ１５を介して直列に接続されており、上層だけでなく下層に自由に配線を引き回すことができるので、配線１８のレイアウトの自由度が高い。そのため、電極パッド１２から任意の第１電極パッド１２ａ，第２電極パッド１２ｂを選択しても、金属配線スライドの発生を確実に抑制することができ、断線や短絡の発生を抑制することができるので、半導体装置の不良原因を特定する精度を高めることができる。
（第３実施形態）
本実施形態の半導体装置において、図４に示すように、半導体チップ１０の一辺に沿って設けられた電極パッド１２の直下に、第２配線部１６が位置する。
本実施形態の半導体装置により第１および第２実施形態の効果が得られ、さらに以下の効果を有する。
本実施形態によれば、第２配線部１６の一部が電極パッド１２の直下に位置しているので、第２配線部１６を発熱させ、半導体チップ１０の自己発熱における製品信頼性の検査を行うことができる。そのため、自己発熱検査用の測定装置を用意する必要がない。
第２配線部１６は、電極パッド１２の直下において、５０μｍ程度の幅の第２配線部１６を４層巻き回し、４層縦積みとすることができる。配線幅としては５０μｍ×４＝２００μｍとなり、電流を１Ａ程度流すことができる。４層縦積みとすることにより、内部電圧を考慮する場合においても、自己発熱のテストを行うことができる。
配線１８とのみ接続する電極パッドが１つの電極パッドである場合は、半導体チップ１０の内部素子の絶対最大定格電圧に依存するため、抵抗を低くする必要がある。そのため、複数層に亘って上下方向に平行な配線で接続すれば、自己発熱のテストを効率よく行うことができる。
一方、第１電極パッド１２ａ，第２電極パッド１２ｂがいずれも配線１８とのみ接続する場合には、電極パッド１２の直下における第２配線部１６として、半導体チップ１０の半導体基板上に形成されたポリシリコン抵抗層を用いることができる。
つまり、半導体チップ１０内部に接続していないので、内部電源の定格電圧を考慮する必要がなく、配線の物理形状を維持できる範囲で高電圧を印加することができる。そのため、配線抵抗は大きい方が好ましく、例えば、金属配線より抵抗率の高いポリシリコン抵抗層を用いることができる。ポリシリコン抵抗層を用いることにより、高電圧を印加した自己発熱を発生させてテストをすることができる。
（第４実施形態）
本実施形態においては、図５に示すように、第１半導体チップ１１の配線１８と第２半導体チップ３４の配線４２とが、第１電極パッド１２ａ，第１電極パッド３６ａを介して直列に接続されている。第１半導体チップ１１および第２半導体チップ３４は、パッケージ基板２４上に積層されている。
第１半導体チップ１１と第２半導体チップ３４は、何れも第１〜第３実施形態における半導体チップ１０を用いることができる。
第１半導体チップ１１は、その外周縁に沿って形成された複数の電極パッド１２と、配線１８とを備える。配線１８は、複数の電極パッド１２から任意に選択された第１電極パッド１２ａ，第２電極パッド１２ｂに接続するとともに、平面視において第１半導体チップ１１の全外周縁に沿って設けられている。配線１８は、第１配線部１４と第２配線部１６とを含む。第１配線部１４と第２配線部１６とは、接続プラグを介して直列に接続されている。
第２半導体チップ３４は、その外周縁に沿って形成された複数の電極パッド３６と、配線４２とを備える。配線４２は、複数の電極パッド３６から選択された２つの第１電極パッド３６ａ，第２電極パッド３６ｂに接続するとともに、平面視において第２半導体チップ３４の全外周縁に沿って設けられている。配線４２は、第１配線部３８と第２配線部４０とを含む。第１配線部３８と第２配線部４０とは、接続プラグを介して直列に接続されている。
パッケージ基板２４上の第１電極パッド２６ａは、ボンディングワイヤ３０を介して第２半導体チップ３４の第２電極パッド３６ｂと接続している。第１電極パッド３６ａは、ボンディングワイヤ３０を介して第１半導体チップ１１の第１電極パッド１２ａと接続している。第１半導体チップ１１の第２電極パッド１２ｂは、ボンディングワイヤ３０を介してパッケージ基板２４の第２電極パッド２６ｂと接続している。
本実施形態においては、第１電極パッド２６ａと第２電極パッド２６ｂとの間の抵抗値を測定する。この抵抗値測定により、第１半導体チップ１１または第２半導体チップ３４にクラック２０が発生し、配線１８または配線４２が断線すると、抵抗値が変動するため、クラック２０を検知することができる。
本実施形態の半導体装置により第１〜第３実施形態と同様の効果が得られ、さらに以下の効果を有する。
従来の半導体装置において、半導体チップのクラックの発生を検知するには、半導体チップ毎に別々測定する必要があった。そのため、半導体チップを積層した場合においては、クラックの発生を検知することは困難であった。
これに対して、本実施形態の半導体装置によれば、第１配線部１４と第２配線部１６とが接続プラグ１５を介して直列に接続されており、上層だけでなく下層に自由に配線を引き回すことができるので、配線１８のレイアウトの自由度が高い。さらに、複数の半導体チップの配線が直列に接続されているので、２つの電極パッド間の抵抗を測定することにより複数の半導体チップにおけるクラックの発生を一度に検出することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、いずれの実施形態においても、第１配線部１４および第２配線部１６は、Ａｌ、Ｃｕ等の金属を含むことができる。
また、いずれの実施形態においても、第１配線部１４は第２配線部１６の上層に位置していればよく最上層に位置していなくてもよい。
いずれの実施形態においても、半導体チップ１０の配線１８は３層以上にわたって形成されていてもよい。
いずれの実施形態においても、第１電極パッド１２ａ，第２電極パッド１２ｂは、矩形状の半導体チップ１０の同一の辺に沿って形成されていてもよく、また隣接していてもよい。
いずれの実施形態においても、第１配線部１４を最上層以外の層に設けることができる。この第１配線部１４の配置により、アルミ等のマイグレートやヒロックによる断線や金属配線スライドをより効果的に抑制することができ、断線や短絡の発生を抑制することができるので、半導体装置の不良原因を特定する精度を高めることができる。
第１、第２、第４実施形態において、第２配線部１６は、平面視において、半導体チップ１０の電極パッド１２の内側領域に形成されていてもよい。
第２実施形態においては、半導体チップ１０の全てのコーナー領域において、第２配線部１６のみが設けられているが、少なくとも１つのコーナー領域において、第２配線部１６のみが設けられていてもよい。
第３実施形態において、第２配線部１６は、半導体チップ１０の２辺以上に沿って設けられた電極パッド１２の直下に設けられていてもよい。第２配線部１６の配置により、半導体チップ１０の自己発熱における製品信頼性の試験を効率的に行うことができる。
また、第４実施形態において、複数の半導体チップはパッケージ基板上に並列に搭載されていてもよい。
また、第４実施形態において、半導体チップは３層以上積層されていてもよい。
第１実施形態に係る半導体装置の概略上面図である。 第１実施形態に係る半導体装置の透視斜視図である。 第２実施形態に係る半導体装置の透視斜視図である。 第３実施形態に係る半導体装置の概略上面図である。 第４実施形態に係る半導体装置の概略上面図である。 従来の半導体装置の概略上面図である。 従来の半導体装置の概略上面図である。
符号の説明
１０ 半導体チップ
１１ 第１半導体チップ
１２ 電極パッド
１２ａ 第１電極パッド
１２ｂ 第２電極パッド
１４ 第１配線部
１５ 接続プラグ
１６ 第２配線部
１８ 配線
２０ クラック
２４ パッケージ基板
２６ 電極パッド
２６ａ 第１電極パッド
２６ｂ 第２電極パッド
３０ ボンディングワイヤ
３４ 第２半導体チップ
３６ 電極パッド
３８ 第１配線部
４０ 第２配線部
４２ 配線

Claims (8)

  1. 多層配線構造を有する矩形の半導体チップと、
    前記半導体チップ上面において、該半導体チップの外周縁に沿って形成された複数の電極パッドと、
    複数の前記電極パッドから選択された２つの電極パッドに接続するとともに、平面視において、前記半導体チップの全ての辺を閉じた配線と、を備え、
    前記配線は、第１配線と、前記第１配線よりも下層に位置する第２配線とを含み、
    前記２つの電極パッドは、直接、前記第１配線で互いに接続されておらず、
    前記第１配線と前記第２配線とは接続プラグを介して直列に接続されており、
    前記半導体チップの全てのコーナーには、前記接続プラグを介して前記第１配線と前記第２配線の繋ぎ換えを行うことにより、前記第２配線のみが配置されており、かつ前記第１配線はいずれの前記コーナーにも配置されていない半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線は最上層に形成されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記配線に接続する前記電極パッドの少なくとも一方が、該配線のみに接続している半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記配線と接続する２つの前記電極パッドが、前記半導体チップの異なる辺に沿ってそれぞれ形成されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    平面視において、前記第１配線と前記第２配線の少なくとも一部が重なっている半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２配線の少なくとも一部が、前記電極パッドの直下に形成されている半導体装置。
  7. 請求項６に記載の半導体装置が基板上に複数搭載されており、
    複数の前記半導体装置の前記配線が前記電極パッドを介して直列に接続されている半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記配線は、前記半導体チップを一周以上している半導体装置。
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