KR100750192B1

KR100750192B1 - 크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙검사 방법

Info

Publication number: KR100750192B1
Application number: KR1020060040382A
Authority: KR
Inventors: 박주성
Original assignee: 삼성전자주식회사
Priority date: 2006-05-04
Filing date: 2006-05-04
Publication date: 2007-08-17
Also published as: US7948249B2; US7863917B2; US20110074453A1; US20070257353A1

Abstract

크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙 검사 방법으로, 상기 반도체 칩은 크랙을 검사하기 위하여 반도체 칩 영역 내의 가장자리를 따라 배치되는 배선 구조물과, 상기 배선 구조물의 일단에 배치되는 제1 패드와, 상기 배선 구조물의 타단에 배치되는 제2 패드와, 상기 배선 구조물과 접지부 사이에 연결되어 상기 배선 구조물을 통과하는 신호를 지연시키기 위한 커패시터와, 상기 제1 패드와 상기 배선 구조물 사이에 연결되고, 상기 제1 패드에 인가되는 테스트 신호와 모드 세트 신호의 조합에 응답하여 정상 동작 모드에서는 상기 제1패드에 인가되는 신호를 차단시키고 크랙 테스트 모드에서는 상기 제1 패드에 인가되는 신호를 상기 배선 구조물의 일단에 통과시키는 조합 회로 및 상기 제2 패드와 상기 배선 구조물 사이에 연결되고, 상기 모드세트신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되어 상기 배선 구조물을 통과한 신호를 상기 제2 패드로 인가시키는 구동 회로를 포함한다. 상기한 반도체 칩을 사용하는 경우 미세한 크랙도 용이하게 검출할 수 있다.

Description

크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙 검사 방법{Semiconductor chip having crack test circuit and method for testing of crack using the same}

도 1은 본 발명의 실시예 1에 따른 반도체 칩을 나타내는 개략적인 평면도이다.

도 2는 본 발명의 실시예 1에 따른 반도체 칩을 나타내는 블록도이다.

도 3은 본 발명의 실시예 2에 따른 반도체 칩을 나타내는 개략적인 평면도이다.

도 4는 본 발명의 실시예 2에 따른 반도체 칩을 나타내는 블록도이다.

본 발명은 반도체 칩 및 이를 검사하는 방법에 관한 것이다. 보다 상세하게, 본 발명은 웨이퍼 소잉 후에 발생하는 크랙을 전기적으로 검사할 수 있는 반도체 칩 및 상기 반도체 칩의 크랙을 검사하는 방법에 관한 것이다.

일반적으로, 실리콘 웨이퍼 상에 막 형성, 식각, 확산, 금속 배선 등의 단위 공정을 반복적으로 수행함으로서 반도체 칩이 형성된다.

구체적으로, 상기 실리콘 웨이퍼 상에는 다수개의 반도체 칩들이 반복적으로 형성되며, 이웃하는 반도체 칩들 사이에는 일정한 간격만큼 이격되어 있다. 통상적으로, 상기 반도체 칩들이 형성되는 부위는 반도체 칩 영역이라 하고, 상기 반도체칩들 사이는 스크라이브 레인(scribe rain)이라 한다.

상기 반도체 칩 영역에는 반도체 단위 셀들 및 각 단위 셀들을 구동하기 위한 주변 회로들이 형성되어 있다. 또한, 상기 반도체 칩 영역의 가장자리 부위에는 외부로부터 상기 반도체 칩 내로 전기적 신호를 인가하기 위한 패드들이 배열되어 있다.

상기 단위 공정들의 수행으로 상기 실리콘 웨이퍼 상에 반도체 칩들이 완성되면, 각 반도체 칩들을 패캐징하여야 한다. 이를 위하여, 우선 상기 실리콘 웨이퍼에서 상기 스크라이브 레인의 중심선들을 절단하여 각각의 반도체 칩들을 분리시키는 소잉 공정을 수행하여야 한다. 상기 소잉 공정은 고속으로 회전하는 얇은 원반 상의 절단 블레이드를 상기 스크라이브 레인의 중심선을 따라 이동시킴으로서 수행된다.

상기와 같이, 실리콘 웨이퍼를 물리적으로 분리시키면, 그 절단면이 평탄면을 갖기가 어려우며 매우 미세한 요철이 발생하게 된다. 때문에, 상기 소잉 공정을 수행하면, 때때로 상기 스크라이브 레인의 절단면을 따라 크랙이 발생하게 되고 상기 크랙이 반도체 칩 영역까지 확산될 수 있다. 상기 소잉에 의해 반도체 칩 영역에까지 크랙이 발생되는 불량을 통상적으로 칩핑이라 한다.

상기 크랙이 발생되는 경우 크랙 부위에 습기가 용이하게 침투하게 되고, 이 로 인해 반도체 장치의 동작 불량 및 신뢰성 불량이 발생된다.

상기 크랙은 절단면을 광학 장치를 통해 촬상하여 데이터를 수득하고, 상기 데이터를 처리하고 해석함으로서 검사할 수 있다. 그러나, 상기와 같이 크랙을 검사하는 경우, 검사 시간이 지나치게 많이 소요될 뿐 아니라 미세한 크랙은 검사하기가 어려운 문제가 있다.

또한, 전기적으로 상기 크랙을 검사할 수 있다. 상기 전기적으로 크랙을 검사하는 방법의 일 예는 일본 공개 특허 2005-277338호에 개시되어 있다. 상기 일본 공개 특허의 반도체 장치에는 반도체 칩 영역의 외주에 검사용 배선이 구비되고, 상기 검사용 배선의 양단에 여분의 패드가 접속된다. 또한, 상기 검사용 배선이 접속되어 있는 여분의 패드에 전기적 신호를 인가하고, 출력되는 전류 또는 저항을 통해 크랙 발생을 검사한다. 상기 검사용 배선은 상기 반도체 칩 영역 외주를 둘러싸는 형상을 가진다. 그러므로, 상기 크랙 발생 시에 검사용 배선 일부분이 개방되거나 또는 검사용 배선의 저항이 증가된다. 따라서, 상기 패드 양단에서 출력되는 전류 또는 저항이 설정된 범위를 벗어났는지 여부를 확인함으로서 크랙을 용이하게 검사할 수 있다.

그러나, 상기 방법을 수행하기 위해서는 상기 검사용 배선의 양단과 연결되는 적어도 2개의 여분의 패드(extra pad)가 구비되어야 한다. 때문에, 반도체 장치의 집적도를 향상시키는데 매우 불리하다. 또한, 상기 방법을 통해서도 미세한 크랙은 검사하기가 어려운 문제가 있다.

따라서, 본 발명의 제1 목적은 전기적으로 크랙을 검사할 수 있는 반도체 칩을 제공하는데 있다.

본 발명의 제2 목적은 상기한 반도체 칩을 검사하는 방법을 제공하는데 있다.

상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 칩은, 크랙을 검사하기 위하여 반도체 칩 영역 내의 가장자리를 따라 배치되는 배선 구조물과, 상기 배선 구조물의 일단에 배치되는 제1 패드와, 상기 배선 구조물의 타단에 배치되는 제2 패드와, 상기 제1 패드와 상기 배선 구조물 사이에 연결되고, 모드 세트 신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되는 제1 스위칭 회로 및 상기 제2 패드와 상기 배선 구조물 사이에 연결되고, 상기 모드 세트 신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되는 제2스위칭 회로를 포함한다.

상기 제1 및 제2 스위칭 회로는 상기 모드 세트 신호에 의해 제어되는 트랜지스터 또는 다이오드로 구성한다.

상기 제1 및 제2 패드는 반도체 칩의 동작을 위한 신호가 입력되는 정상 패드(normal pad)이다.

상기한 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 칩은, 크랙을 검사하기 위하여 반도체 칩 영역 내의 가장자리를 따라 배치되는 배선 구조물과, 상기 배선 구조물의 일단에 배치되는 제1 패드와, 상기 배선 구조물의 타단에 배치되는 제2 패드와, 상기 배선 구조물과 접지부 사이에 연결되어 상기 배선 구조물을 통과하는 신호를 지연시키기 위한 커패시터와, 상기 제1 패드와 상기 배선 구조물 사이에 연결되고, 상기 제1 패드에 인가되는 테스트 신호와 모드 세트 신호의 조합에 응답하여 정상 동작 모드에서는 상기 제1패드에 인가되는 신호를 차단시키고 크랙 테스트 모드에서는 상기 제1 패드에 인가되는 신호를 상기 배선 구조물의 일단에 통과시키는 조합 회로 및 상기 제2 패드와 상기 배선 구조물 사이에 연결되고, 상기 모드세트신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되어 상기 배선 구조물을 통과한 신호를 상기 제2 패드로 인가시키는 구동 회로를 포함한다.

상기 조합 회로는, 상기 모드 세트 신호를 인가받고 상기 모드 세트 신호를 변조시키는 제1 신호 변조부와, 상기 제1 패드에 인가되는 신호가 입력되는 제1 입력부 및 상기 제1 신호 변조부를 통해 출력되는 신호가 입력되는 제2 입력부를 갖고, 상기 제1 및 제2 입력부를 통해 인가되는 신호에 따라 신호 레벨이 결정되는 제2 신호 변조부를 포함한다.

상기 제2 신호 변조부는 난드 게이트 논리 회로 또는 엔드 게이트 논리 회로를 포함한다.

상기 구동 회로는 상기 제1 패드에 인가되는 신호와 다른 논리의 신호를 출력시키기 위한 인버터를 포함한다.

상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩의 크랙 검사 방법으로, 우선 상기 반도체 칩을 크랙 테스트 모드로 세팅시킨다. 상기 테스트 모드 세팅 동작에 응답하여, 상기 반도체 칩의 가장자리를 따라 배치된 배선 구조물의 일단과 제1 패드 사이에 연결된 제1 스위칭 회로와 상기 배선 구조물의 타단과 제2 패드 사이에 연결된 제2 스위칭 회로를 각각 턴 온시킨다. 상기 제1 패드와 제2 패드 양단에 테스트 신호를 인가한다. 상기 제1 패드와 제2 패드 사이에 상기 배선 구조물에 의해 흐르는 전류를 측정한다. 다음에, 상기 측정된 전류가 정상치보다 작을 경우에 크랙이 발생으로 검출한다.

상기 테스트 신호는 동작 전압 레벨과는 다른 전압 레벨을 갖는 것이 바람직하다.

상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 칩의 크랙 검사 방법으로, 우선 상기 반도체 칩을 크랙 테스트 모드로 세팅시킨다. 상기 테스트 모드 세팅 동작 및 제1 패드를 통해 인가되는 테스트 신호의 조합에 응답하여, 상기 테스트 신호를 상기 배선 구조물의 일단에 선택적으로 인가시킨다. 상기 배선 구조물에 연결되어 있는 커패시터를 통해 상기 테스트 신호를 지연시킨다. 상기 테스트 모드 세팅 동작에 응답하여, 상기 지연된 신호를 제2 패드에 선택적으로 인가시킨다. 상기 제1 패드에 테스트 신호를 인가시킨 시점으로부터 상기 제2 패드에 나타난 지연된 신호의 지연시간을 측정한다. 다음에, 상기 측정된 지연시간이 설정된 범위를 벗어나면 크랙발생으로 검출한다.

상기 테스트 신호는 동작 전압 레벨과는 다른 전압 레벨을 갖는 것이 바람직 하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 반도체 칩을 나타내는 개략적인 평면도이다. 도 2는 본 발명의 실시예 1에 따른 반도체 칩을 나타내는 블록도이다.

도 1을 참조하면, 반도체 칩 영역(10) 및 스크라이브 레인(12)으로 구분되는 실리콘 웨이퍼가 구비된다.

반도체 칩 영역(10)에는 단위 셀들 및 상기 단위 셀들을 구동시키기 위한 주변 회로들이 형성되어 있다.

또한, 상기 반도체 칩 영역(10)의 가장자리 부위에는 외부로부터 상기 각 회로들에 전기적 신호를 인가하기 위한 패드들(14)이 형성되어 있다. 상기 패드들(14)은 상기 단위 셀들의 어드레스를 지정하기 위한 어드레스 패드, 상기 단위 셀들로부터 데이터를 입출력하는 데이터 패드, 상기 단위 셀들의 동작을 인에이블 상태로 만들기 위한 커맨드 패드로 구분된다.

상기 반도체 칩 영역(10)의 가장자리에는 크랙을 감지하고 칩을 보호하기 위한 배선 구조물(16)이 형성된다. 상기 배선 구조물(16)은 상기 반도체 칩 영역(10)의 가장자리의 대부분 둘러싸는 라인 형상을 가질 수 있다. 또는, 도시된 것과 같이, 상기 배선 구조물(16)은 상기 반도체 칩 영역(10)의 가장자리를 완전히 둘러싸는 사각의 링 형상을 가질 수 있다.

본 발명의 다른 실시예로, 상기 배선 구조물(16)은 콘택 및 배선들이 다층으로 적층된 형상을 가질 수 있다. 이 때, 상기 수직방향으로 적층된 각 배선들은 상기 반도체 칩 영역의 가장자리 대부분을 둘러싸는 라인 형상을 가질 수 있다. 또한, 상기 콘택들은 상기 수직 방향으로 형성된 각 배선들을 연결하도록 등간격으로 형성될 수 있다.

본 발명의 다른 실시예로, 상기 배선 구조물(16)은 적어도 2개의 도전성 라인이 서로 평행한 형태로 배치되어 2중의 링 형상을 가질 수 있다.

상기 반도체 칩에 전기적 신호를 인가하기 위한 패드(14)들 중 2개의 패드는 상기 배선 구조물의 단부에 배치되어 있다. 즉, 상기 배선 구조물(16)의 일단에는 제1 패드(14a)가 배치되고, 상기 배선 구조물(16)의 타단에는 제2 패드(14b)가 배치된다. 본 실시예에서, 상기 제1 및 제2 패드(14a, 14b)는 정상 동작 모드에서 상기 셀을 동작시키기 위한 신호 전달을 수행하고, 크랙 테스트 모드에서는 반도체 칩의 크랙을 검사하는데 사용된다.

상기 제1 및 제2 패드와 상기 배선 구조물이 전기적으로 단락 또는 개방되도록 하는 스위칭 회로들(18)이 구비된다.

이하에서는, 도 2를 참조하여 스위칭 회로들을 설명한다.

도 2를 참조하면, 상기 제1 패드(14a)와 상기 배선 구조물(16) 사이에는 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되는 제1 스위칭 회로(20)가 구비된다. 상기 제1 스위칭 회로(20)는 모드 레지스트 세트(MRS)로부터 특정 신호가 인가되며, 크랙 테스트 모드 신호가 인가되는 경우에 한하여 상기 제1 패드(14a)와 상기 배선 구조물(16)이 단락된다.

상기 제1 스위칭 회로(20)는 상기 크랙 테스트 모드 신호에 의해 제어되는 트랜지스터 또는 다이오드로 구성할 수 있다.

또한, 상기 제2 패드(14b)와 상기 배선 구조물(16) 사이에는 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되는 제2 스위칭 회로(22)가 구비된다. 상기 제2 스위칭 회로(22)는 모드 레지스트 세트(MRS)로부터 신호가 인가되며, 크랙 테스트 모드 신호가 인가되는 경우에 한하여 상기 제2 패드(14b)와 상기 배선 구조물(16)이 단락된다.

상기 제2 스위칭 회로(22)는 상기 크랙 테스트 모드 신호에 의해 제어되는 트랜지스터 또는 다이오드로 구성할 수 있다.

상기 제1 및 제2 스위칭 회로(20, 22)를 제어하기 위한 제어 회로(24)를 더 구비할 수 있다. 상기 제어 회로(24)는 상기 MRS를 통해 크랙 테스트 모드 신호가 입력되면, 상기 인가된 신호들이 인버터를 거치면서 상기 제1 및 제2 스위칭 회로(20, 22)를 각각 턴온시키는 신호들로 변조하는 역할을 한다.

상기 제1 및 제2 스위칭 회로(20, 22) 및 상기 제어 회로(24)는 특정 신호가 인가되었을 때에만 상기 제1 및 제2 패드(14a, 14b)와 상기 배선 구조물(16)이 전기적으로 연결되도록 하는 스위칭 회로면 가능하다.

본 실시예에서, 상기 제1 및 제2 스위칭 회로(20, 22)는 트랜지스터로 이루어진다. 상기 제어 회로(24)는 상기 MRS로부터 입력된 신호를 변조하기 위한 적어도 1개의 인버터로 구성되고, 상기 트랜지스터의 게이트 전극과 연결되어 있다. 따 라서, 상기 제어 회로(24)는 상기 MRS로부터 입력된 신호가 트랙 테스트 모드 신호인 경우 상기 트랜지스터의 게이트를 선택적으로 턴온 시키는 구조를 갖는다.

여기서, 상기 MRS는 주소 버스(address bus)로부터 전송된 주소 신호(address signal)를 이용하여, 테스트 커맨드를 발생시킨다. 이로써, 정상 동작 모드 또는 크랙 테스트 모드를 선택할 수 있다.

상기 제1 및 제2 스위칭 회로(20, 22)는 통상적인 쓰기 및 읽기 동작에서는 턴 오프 상태를 유지한다. 때문에, 상기 쓰기 및 읽기 동작에서는 상기 제1 및 제2 패드(14a, 14b)와 상기 배선 구조물(16)이 서로 개방되어 있어 상기 제1 및 제2 패드(14a, 14b)를 통해 반도체 칩 내에 동작 신호를 입력할 수 있다.

이하에서는, 상기 본 발명의 실시예 1에 따른 반도체 칩에서 크랙을 검사하기 위한 방법을 설명한다. 여기서, 상기 반도체 칩은 기판의 소잉 공정을 통해 각각 분리되어 있다.

우선, 상기 반도체 칩을 MRS를 사용하여 크랙 테스트 모드로 세팅한다. 상기 MRS는 주소 버스를 통해 전송된 주소 신호를 조합하여 테스트 커맨드를 발생시키는데, 이 때 크랙을 테스트 할 수 있는 모드로 레지스트를 셋팅한다. 예를 들어, A_7 이 크랙 테스트 모드에 관한 커맨드를 발생시키는 경우, A_7의 논리값에 따라 크랙 테스트 모드 또는 정상 동작 모드로 셋팅된다.

상기 크랙 테스트 모드로부터 인가되는 신호에 응답하여, 상기 반도체 칩(10)의 가장자리를 따라 배치된 배선 구조물(16)의 일단과 제1 패드(14a) 사이에 연결된 제1 스위칭 회로(20)와 상기 배선 구조물(16)의 타단과 제2 패드(14b) 사이에 연결된 제2 스위칭 회로(22)를 각각 턴 온시킨다.

상기 실시예 1의 반도체 칩인 경우, 상기 크랙 테스트 모드로부터 논리 "1"의 신호가 입력되면 제어 회로(24)의 각 인버터를 거쳐 상기 제1 및 제2 스위칭 회로(20, 22)를 턴온하게 된다.

다음에, 상기 제1 패드(14a) 및 제2 패드(14b) 양단에 크랙 테스트를 위한 신호를 인가한다. 상기 테스트 신호는 상기 반도체 칩(10)에 읽고 쓰는 동작을 수행하기 위한 동작 전압과 다른 전압 레벨을 갖는다. 바람직하게는, 상기 테스트 신호는 반도체 칩의 동작 전압에 비해 낮다.

상기와 같이 제1 및 제2 패드(14a, 14b) 양단에 전압이 인가되면, 배선 구조물(16)을 통해 전류가 흐르게 된다. 이 후, 상기 제1 및 제2 패드(14a, 14b) 간에 흐르는 전류를 측정한다.

다음에, 상기 측정된 전류가 설정된 범위를 벗어나는지 확인함으로서 반도체 칩의 크랙을 검사한다.

만일, 실리콘 웨이퍼가 정상적으로 소잉되어 상기 반도체 칩의 가장자리에 위치하는 배선 구조물(16)에 크랙이 발생되지 않은 경우에는 설정된 범위의 전류가 흐르게 된다.

반면에, 실리콘 웨이퍼를 소잉할 시에 상기 반도체 칩의 가장자리에 위치하는 배선 구조물(16)에 크랙이 발생된 경우에는 상기 배선 구조물(16)의 일부가 개방되거나 또는 상기 배선 구조물(16)의 저항이 증가하게 되어 상기 설정된 범위보 다 작은 전류가 흐르게 된다.

상기 설명한 것과 같이, 본 실시예에 따른 반도체 칩의 경우 스위칭 회로를 구동시키고 제1 및 제2 패드의 양단에 흐르는 전류를 측정함으로서 반도체 칩에 발생된 크랙을 용이하게 검사할 수 있다. 또한, 상기 제1 및 제2 패드를 여분의 패드를 사용하는 것이 아니라 반도체 칩 구동에 사용되는 패드를 사용한다. 때문에, 상기 제1 및 제2 패드를 형성하기 위한 별도의 영역이 요구되지 않는다.

실시예 2

도 3은 본 발명의 실시예 2에 따른 반도체 칩을 나타내는 개략적인 평면도이다. 도 4는 본 발명의 실시예 2에 따른 반도체 칩을 나타내는 블록도이다.

도 3 및 도 4를 참조하면, 반도체 칩 영역(50) 및 스크라이브 레인(52)으로 구분되는 실리콘 웨이퍼가 구비된다.

본 실시예에 따른 반도체 칩은 실리콘 웨이퍼의 반도체 칩 영역(50)에 형성되며, 상기 반도체 칩 영역(50)에는 단위 셀들, 상기 단위 셀들을 구동시키기 위한 주변 회로들이 형성되어 있다.

또한, 상기 반도체 칩 영역(50)의 가장자리 부위에는 외부로부터 상기 각 회로들에 전기적 신호를 인가하기 위한 패드(54)들이 형성되어 있다. 상기 패드(54)들은 상기 단위 셀들의 어드레스를 지정하기 위한 어드레스 패드, 상기 단위 셀들로부터 데이터를 입출력하는 데이터 패드, 상기 단위 셀들의 동작을 인에이블 상태로 만들기 위한 커맨드 패드로 구분된다.

상기 반도체 칩 영역(50)의 가장자리에는 배선 구조물(56)이 형성된다. 상기 배선 구조물(56)은 상기 반도체 칩 영역(50)의 가장자리의 대부분 둘러싸는 라인 형상을 가질 수 있다. 또는, 상기 배선 구조물(56)은 상기 반도체 칩 영역의 가장자리를 완전히 둘러싸는 라인 형상을 가질 수 있다.

상기 반도체 칩에 전기적 신호를 인가하기 위한 패드(54)들 중 2개의 패드는 상기 배선 구조물(56)의 단부에 배치되어 있다. 즉, 상기 배선 구조물(56)의 일단에는 제1 패드(54a)가 구비되고, 상기 배선 구조물(56)의 타단에는 제2 패드(54b)가 구비된다. 상기 제1 및 제2 패드(54a, 54b)는 정상 동작 모드에서 상기 셀을 동작시키기 위한 신호 전달을 수행하고, 크랙 테스트 모드에서는 트랙을 검사하는데 사용된다.

상기 배선 구조물(56)과 접지 사이에 연결되어 상기 배선 구조물(56)을 통해 전달되는 신호를 지연시키는 커패시터(60)가 구비되어 있다. 상기 커패시터(60)는 MOS 커패시터, 평판형 커패시터 등을 포함한다. 상기 배선 구조물(56)에 커패시터(60)가 복수개 연결될 수 있다.

상기 제1 패드(54a)와 상기 배선 구조물(56) 사이에 연결되고, 상기 제1 패드(54a)에 인가되는 테스트 신호와 모드 세트 신호의 조합에 응답하여 정상 동작 모드에서는 상기 제1 패드(54a)에 인가되는 신호를 차단시키고 크랙 테스트 모드에서는 상기 제1 패드(54a)에 인가되는 신호를 상기 배선 구조물의 일단에 통과시키는 조합 회로(58a)가 구비된다.

상기 조합 회로(58a)는 상기 모드 세트 신호를 인가받고 상기 모드 세트 신 호를 변조시키는 제1 신호 변조부와, 상기 제1 패드에 인가되는 신호가 입력되는 제1 입력부 및 상기 제1 신호 변조부를 통해 출력되는 신호가 입력되는 제2 입력부를 갖고, 상기 제1 및 제2 입력부를 통해 인가되는 신호에 따라 신호 레벨이 결정되는 제2 신호 변조부를 포함한다. 상기 제1 신호 변조부는 직렬 연결된 인버터들을 포함한다. 그리고, 상기 제2 신호 변조부는 난드 논리 회로 또는 앤드 논리 회로를 포함한다.

상기 제2 패드(54b) 및 배선 구조물(56) 사이에 연결되고, 모드 세트 신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되어 상기 배선 구조물을 통과한 신호를 상기 제2 패드(54b)로 인가시키는 구동 회로(58b)를 포함한다. 상기 구동 회로(58b)를 통해 상기 제2 패드(54b)로 인가되는 신호는 상기 제1 패드(54a)에 입력된 신호와 다른 논리를 갖는다.

그러므로, 상기 제1 패드(54a)로부터 전달되는 신호가 상기 제2 패드(54b)에 도달할 때의 신호 지연에 대해 명확하게 알 수 있다. 즉, 상기 제2 패드(54b)에서 신호의 논리가 바뀌는데 걸리는 시간을 측정함으로서, 제1 패드(54a)로부터 신호를 입력한 후 상기 제2 패드(54b)로 도달할 때까지 걸리는 시간을 알 수 있다.

본 실시예에서는, 여분의 패드를 사용하지 않고, 상기 반도체 칩의 동작에 사용되는 패드들을 사용하여 반도체 칩에서 발생된 크랙을 검사할 수 있다. 또한, 제1 패드에서 제2 패드로 도달하는 데 걸리는 시간을 검사함으로서 전류의 변화를 거의 발생시키지 않는 미세한 크랙까지도 용이하게 검사할 수 있다.

이하에서는, 상기 본 발명의 실시예 2에 따른 반도체 칩에서 크랙을 검사하기 위한 방법을 설명한다. 여기서, 상기 반도체 칩은 소잉 공정을 통해 각각 분리되어 있다.

우선, 상기 반도체 칩을 MRS를 사용하여 크랙 테스트 모드로 세팅시킨다.

다음에, 상기 제1 패드(54a)를 통해 테스트 신호를 인가한다. 상기 테스트 신호는 동작 전압 레벨과 다른 전압 레벨을 갖는 것이 바람직하다.

상기 크랙 테스트 모드 신호 및 테스트 신호의 조합에 응답하여, 상기 테스트 신호를 상기 배선 구조물(56)로 인가한다. 상기 테스트 신호는 상기 반도체 칩(50)의 동작 전압보다 낮은 전압을 갖는다. 상기와 같이, 상기 크랙 테스트 모드 신호 및 테스트 신호가 입력되면 상기 배선 구조물(56)에 전류가 흐르게 된다.

이 때, 상기 배선 구조물(56) 및 접지부 사이에 연결되어 있는 커패시터(60)에 의해 상기 배선 구조물을 통해 전달되는 신호가 지연된다. 이 후, 상기 배선 구조물(56)을 통해 전류가 상기 제2 패드(54b) 쪽으로 흐르게 된다.

이 후, 상기 제2 패드(54b)와 상기 배선 구조물(56) 사이에 형성되어 있는 구동 회로(58b)를 통해 상기 제1 패드(54a)로 입력되는 테스트 신호와 다른 논리를 갖는 신호가 출력된다.

상기 구동 회로(58b)를 통과한 신호는 상기 제2 패드(54b)로 인가된다.

상기 제1 패드(54a)에 테스트 신호를 인가시킨 시점으로부터 상기 제2 패드(54b)에 나타난 지연된 신호의 지연 시간을 측정한다.

만일, 실리콘 웨이퍼를 소잉할 시에 상기 반도체 칩의 가장자리에 위치하는 배선 구조물(56)에 크랙이 발생된 경우에는 상기 배선 구조물(56)의 일부가 개방되거나 또는 상기 배선 구조물(56)의 저항이 증가하게 된다. 이 경우에는, 상기 응답 시간이 증가되거나 또는 응답 신호가 발생하지 않게 된다.

반면에, 실리콘 웨이퍼가 정상적으로 소잉되어 상기 반도체 칩의 가장자리에 위치하는 배선 구조물(56)에 크랙이 발생되지 않은 경우에는 정상 범위의 시간 안에 응답 신호가 발생된다.

위와 같이, 상기 응답 시간이 정상 범위 내인지 여부를 확인함으로서, 반도체 칩의 크랙 여부를 검사한다.

상술한 바와 같이 본 발명에 따른 반도체 칩은, 여분의 패드를 포함하지 않더라도 전기적으로 반도체 칩의 크랙을 검사할 수 있다. 또한, 저항의 차이를 크게 발생시키지 않는 미세한 크랙도 신호 지연을 통해 용이하게 검사할 수 있다. 이로인해, 본 발명에 따른 반도체 칩은 높은 집적도 및 신뢰도를 가질 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

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반도체 칩의 가장자리를 따라 크랙 발생 여부를 검사하는 방법에 있어서,

상기 반도체 칩을 크랙 테스트 모드로 세팅시키는 단계;

상기 테스트 모드 세팅 동작에 응답하여, 상기 반도체 칩의 가장자리를 따라 배치된 배선 구조물의 일단과 제1 패드 사이에 연결된 제1 스위칭 회로와 상기 배선 구조물의 타단과 제2 패드 사이에 연결된 제2 스위칭 회로를 각각 턴 온시키는 단계;

상기 제1 패드와 제2 패드 양단에 테스트 신호를 인가하는 단계

상기 제1 패드와 제2 패드 사이의 전류를 측정하는 단계; 및

상기 측정된 전류가 정상치보다 작을 경우에 크랙 발생으로 검출하는 단계를 구비하는 것을 특징으로 하는 반도체 칩의 크랙 검사 방법.
제4항에 있어서, 상기 테스트 신호는 동작 전압 레벨과는 다른 전압 레벨을 갖는 것을 특징으로 하는 반도체 칩의 크랙 검사 방법.
크랙을 검사하기 위하여 반도체 칩 영역 내의 가장자리를 따라 배치되는 배선 구조물;

상기 배선 구조물의 일단에 배치되는 제1 패드;

상기 배선 구조물의 타단에 배치되는 제2 패드;

상기 배선 구조물과 접지부 사이에 연결되어 상기 배선 구조물을 통과하는 신호를 지연시키기 위한 커패시터;

상기 제1 패드와 상기 배선 구조물 사이에 연결되고, 상기 제1 패드에 인가 되는 테스트 신호와 모드 세트 신호의 조합에 응답하여 정상 동작 모드에서는 상기 제1패드에 인가되는 신호를 차단시키고 크랙 테스트 모드에서는 상기 제1 패드에 인가되는 신호를 상기 배선 구조물의 일단에 통과시키는 조합 회로; 및

상기 제2 패드와 상기 배선 구조물 사이에 연결되고, 상기 모드세트신호에 응답하여 정상 동작 모드에서는 턴 오프되고 크랙 테스트 모드에서는 턴 온되어 상기 배선 구조물을 통과한 신호를 상기 제2 패드로 인가시키는 구동 회로를 포함하는 것을 특징으로 하는 크랙 검사회로를 가진 반도체 칩.
제6항에 있어서, 상기 조합 회로는,

상기 모드 세트 신호를 인가받고 상기 모드 세트 신호를 변조시키는 제1 신호 변조부;

상기 제1 패드에 인가되는 신호가 입력되는 제1 입력부 및 상기 제1 신호 변조부를 통해 출력되는 신호가 입력되는 제2 입력부를 갖고, 상기 제1 및 제2 입력부를 통해 인가되는 신호에 따라 신호 레벨이 결정되는 제2 신호 변조부를 포함하 것을 특징으로 하는 반도체 칩.
제7항에 있어서, 상기 제2 신호 변조부는 난드 게이트 논리 회로 또는 엔드 게이트 논리 회로를 포함하는 것을 특징으로 하는 반도체 칩.
제6항에 있어서, 상기 구동 회로는 상기 제1 패드에 인가되는 신호와 다른 논리의 신호를 출력시키기 위한 인버터를 포함하는 것을 특징으로 하는 반도체 칩.
제6항에 있어서, 상기 제1 및 제2 패드는 반도체 칩의 동작을 위한 신호가 입력되는 정상 패드(normal pad)인 것을 특징으로 하는 반도체 칩.
반도체 칩의 가장자리를 따라 크랙 여부를 검사하는 방법에 있어서,

상기 반도체 칩을 크랙 테스트 모드로 세팅시키는 단계;

상기 테스트 모드 세팅 동작 및 제1 패드를 통해 인가되는 테스트 신호의 조합에 응답하여, 상기 테스트 신호를 상기 배선 구조물의 일단에 선택적으로 인가시키는 단계;

상기 배선 구조물에 연결되어 있는 커패시터를 통해 상기 테스트 신호를 지연시키는 단계;

상기 테스트 모드 세팅 동작에 응답하여, 상기 지연된 신호를 제2 패드에 선택적으로 인가시키는 단계; 및

상기 제1 패드에 테스트 신호를 인가시킨 시점으로부터 상기 제2 패드에 나타난 지연된 신호의 지연시간을 측정하는 단계; 및

상기 측정된 지연시간이 설정된 범위를 벗어나면 크랙발생으로 검출하는 단계를 구비하는 것을 특징으로 하는 반도체 칩의 크랙 검사 방법.
제11항에 있어서, 상기 테스트 신호는 동작 전압 레벨과는 다른 전압 레벨을 갖는 것을 특징으로 하는 반도체 칩의 크랙 검사 방법.