JP2005277338A - 半導体装置及びその検査方法 - Google Patents

Abstract

【課題】ダイシング直後のみならず、チップ分割後や製品搭載後においても、ダイシングによって発生又はその後の処理で進行する欠けやクラックを検出して不良チップを選別することができる半導体装置及びその検査方法の提供。
【解決手段】スクライブ領域３で囲まれるチップ領域２外周の少なくとも一部に（好ましくは略全周に）、半導体チップ１の任意の配線層、導電材又は拡散層を用いて検査用配線４を形成し、検査用配線４の両端を配線層やコンタクトプラグを介して半導体チップ１のパッド２ａに直接又は所定の切り替え手段を介して接続する。これにより、各々の半導体チップ１に対してダイシングに起因して発生、又はその後の実装、組み立て工程、製品搭載後の応力や衝撃、熱サイクルなどによって進行する半導体チップの欠けやクラックなどのチッピングを検出し、不良チップを確実に選別することができる。
【選択図】図１

Description

本発明は、半導体装置及びその検査方法に関し、特に、ウェハ切断時のチッピングに起因する不良チップを選別するための半導体装置の構造及び該構造を用いた半導体装置の検査方法に関する。

一般に半導体ウェハは、縦横に等間隔に設けられるスクライブ領域と、スクライブ領域で囲まれたチップ領域とにより構成され、図１２（ａ）に示すように、チップ領域２外周には内部に形成された回路と外部とを繋ぐためのパッド２ａが配列される。そして、チップ領域２に所望の回路を形成した後、ダイシング装置などを用いてスクライブ中心線３ａに沿って半導体ウェハを切断することにより、半導体チップ１が形成される。

ここで、ダイシング装置は、高速で回転する薄い円盤状の切断刃（ブレード）をスクライブ中心線３ａに沿って移動させることによって半導体ウェハを物理的に切断するものであるため、その切断面は平坦ではなく、図１２（ｂ）のように微細な凹凸（チッピング）が生じる。そのため、このチッピングがスクライブ領域３内部に収まるように切溝（カーフ）の幅が設定されるが、ダイシング条件がずれたりブレードが劣化するとチッピングが大きくなってチップ領域２に達してしまい、その結果、半導体チップ１に欠損（欠け８）が生じたり、クラック９が発生し、これにより外観不良となったり、配線が断線したり、パッド２ａや回路が破損する等の問題が生じる。

そこで、従来はダイシング装置に設置されたＣＣＤカメラで切断面を撮像し、画像処理を行ってカーフの状態を随時観察し、グレードを冷却する切削水の水量や水温等を調整したり、破損又は摩耗したブレードの交換等を行っていたが、この方法では一回の測定で得られる画像の範囲が狭く、測定データが不連続であり、また、撮像して得られるデータに無駄なデータが多くデータ処理や解析に時間がかかるという問題がある。この問題を解決するために、下記特許文献１には、カーフを含む加工面の所定領域に対し、少なくともチッピングが発生していない標準カーフの幅よりも広い幅にわたりスリット状光を照射する工程と、加工面からの反射光を受光する工程と、受光量に応じてカーフのチッピング状態を測定する工程とを含むチッピング測定方法が開示されている。

また、光学的手法を用いるのではなく、カーフの幅に相関して変化する物理量（抵抗）を測定する方法もある。例えば、下記特許文献２には、図１３に示すように、スクライブ領域３のうち一方向に伸びるスクライブ領域３内に、スクライブ領域３に沿って互いに平行に形成された一対の金属配線層１０と金属配線層１０の両端に形成された電極パッド１０ａとを備えた半導体ウェハが開示されており、また、下記特許文献３には、上記金属配線層１０に代えて、一種類の導電型の不純物を含み構成された一対の抵抗層を設ける構造が開示されている。このような金属配線層１０や抵抗層を用いることにより、ブレードが劣化してカーフの幅が広くなると、金属配線層１０や不純物を含む抵抗層の抵抗が大きく又は断線することから、抵抗を測定することによってブレードの劣化を推測し、チッピングに起因する不良の発生を防止している。

特開２００２−３３３３０９号公報（第３−９頁、第４図） 特開平３−２２２４４６号公報（第２−３頁、第３図） 特開平３−２２２４４７号公報（第２−３頁、第３図）

上記特許文献２又は３に記載の方法を用いることにより、カーフの形状を観察する方法に比べて簡単にブレードの劣化を予測することができるが、上記方法では金属配線層１０や不純物を含む抵抗層をスクライブ領域３内部に形成しているため、ダイシングの結果、金属配線層１０や抵抗層が切削されたとしてもブレードが劣化してカーフの幅が広くなったことが分かるだけであり、ダイシングにより発生した欠け８やクラック９がスクライブ領域３内部に留まっているか、チップ領域２にまで達しているかを判断することはできない。

また、ブレードの劣化を予測するためには全てのスクライブ領域３に上記金属配線層１０や抵抗層を形成する必要はなく、上記特許文献２、３でも半導体ウェハの端部の一方向のスクライブ領域３にのみ金属配線層１０や抵抗層を設けているため、他のスクライブ領域で欠け８やクラック９が発生し、その欠け８やクラック９が該スクライブ領域３に隣接するチップ領域２に達したとしても、不良チップを選別することができない。

また、上記特許文献２、３では、金属配線層１０や抵抗層を半導体ウェハの一端から他端まで複数の半導体チップ１を跨いで形成しているため、欠け８やクラック９により金属配線層１０や抵抗層の抵抗が上昇したとしても、金属配線層１０や抵抗層のどの部分が切削又は切断されたかを特定することはできず、抵抗測定の結果を個片の半導体チップ１の良／不良の判定に利用することができない。

更に、ダイシングに起因する不具合として、ダイシング時に発生する欠け８やクラック９だけでなく、ダイシング直後では許容範囲内の大きさの欠け８やクラック９であっても、半導体チップ１の実装時の応力や衝撃、熱サイクル、製品に組み込んだ後の応力や衝撃、熱サイクルなどによって欠け８が大きくなったりクラック９が進行して、時間の経過と共に半導体チップ１の内部に達する場合もある。しかしながら、上記特許文献２、３ではダイシング直後に抵抗を測定することを前提とし、金属配線層１０や抵抗層及びその端部の電極パッド１０ａもスクライブ領域３内に形成しているため、チップ実装後の所望の時期に抵抗を測定することはできず、上述したような時間の経過と共に進行する欠け８やクラック９に対して有効な情報を提供することはできないという問題もあった。

本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ダイシング直後のみならず、チップ分割後や製品搭載後においても、スクライブ領域の切削によって発生又はその後の処理で進行する欠けやクラックを検出して不良チップを選別することができる半導体装置及びその検査方法を提供することにある。

上記目的を達成するため、本発明の半導体ウェハは、略直交する方向に延在する複数のスクライブ領域と、前記スクライブ領域で囲まれるチップ領域とで構成される半導体ウェハにおいて、各々の前記チップ領域外周の前記スクライブ領域近傍の少なくとも一部に検査用配線が形成され、前記検査用配線の両端が前記チップ領域に設けられるパッドに接続されているものである。

本発明においては、前記検査用配線は、前記チップ領域外周の略全周を取り囲むように形成されていることが好ましい。

また、本発明においては、前記検査用配線は前記パッドの配線層を用いて形成され、前記スクライブ領域と前記パッドとの間に前記検査用配線が形成されている構成、又は、前記検査用配線は前記パッドの配線層よりも下層の配線層又は導電層を用いて形成され、前記検査用配線と前記配線層又は前記導電材とがコンタクトプラグを介して接続されている構成、又は、前記検査用配線は半導体基板に不純物を注入した拡散層を用いて形成され、前記検査用配線と前記拡散層とがコンタクトプラグを介して接続されている構成とすることができる。

また、本発明においては、前記検査用配線は前記チップ領域に形成される配線層、導電層又は半導体基板に不純物を注入した拡散層の中から選択される２以上の層を用いて形成され、各々の層の前記検査用配線が並列又は直列に接続されている構成とすることもできる。

また、本発明においては、前記検査用配線と前記パッドとの間に切り替え手段が配設され、前記切り替え手段により、前記検査用配線と前記パッド、又は、前記チップ領域に設けられる配線と前記パッドのいずれかが選択されて接続される構成とすることもできる。

また、本発明の半導体チップは、略直交する方向に延在する複数のスクライブ領域を切断することにより形成される半導体チップにおいて、前記半導体チップ外周の少なくとも一部に検査用配線が形成され、前記検査用配線の両端が前記半導体チップのパッドに接続されているものである。

また、本発明の半導体チップの検査方法は、略直交する方向に延在する複数のスクライブ領域を切断することにより形成される半導体チップの検査方法であって、前記半導体チップ外周の少なくとも一部に形成され、その両端が前記半導体チップのパッドに接続される検査用配線の抵抗値を測定し、前記抵抗値が所定の値以上又は前記抵抗値が特定できない場合に、該半導体チップを、前記スクライブ領域の切断によって発生するチッピングに起因する不良チップとして選別するものである。

本発明においては、前記検査用配線を前記パッドの配線層を用いて形成し、前記半導体チップ表層部に発生する前記チッピングを検出する構成、又は、前記検査用配線を前記パッドの配線層よりも下層の配線層、導電層又は半導体基板に不純物を注入した拡散層を用いて形成し、前記半導体チップ下層部に発生する前記チッピングを検出する構成とすることができる。

また、本発明においては、前記検査用配線と前記パッドとの間に、前記検査用配線と前記パッド、又は、前記半導体チップに設けられる配線と前記パッドのいずれかを選択して接続する切り替え手段を設け、前記検査用配線の抵抗測定時に、前記切り替え手段を用いて前記検査用配線と前記パッドとを接続する構成とすることもできる。

また、本発明においては、前記抵抗値の測定を複数回行い、前記抵抗値の変化量に基づいて、前記チッピングの進行状態を推定することもできる。

このように、本発明では、スクライブ領域で囲まれたチップ領域外周のスクライブ領域近傍の少なくとも一部に、半導体チップの配線層、導電層又は拡散層で形成された検査用配線を設け、検査用配線の両端を直接又は切り替え手段を介して半導体チップのパッドに接続しているため、ダイシング直後又はチップ分割後の任意の時期に検査用配線が接続されたパッド間の抵抗を測定することにより、ダイシング時に発生又はその後の処理で進行する欠けやクラックを検出し、不良チップを選別することができる。また、該検査用配線を最上層の配線層のみならず、その下層の配線層や導電層、拡散層などを用いて形成することにより、表面からの観察では検出することができない半導体チップ下層部の欠けやクラックも検出することができ、より確実に不良チップを選別することができる。

本発明の半導体装置及びその検査方法によれば、下記記載の効果を奏する。

本発明の第１の効果は、スクライブ領域を超えてチップ領域に達する欠けやクラックを検出することができるということである。

その理由は、チップ領域外周のスクライブ領域近傍の少なくとも一部に検査用配線を設け、検査用配線の両端を直接又は切り替え手段を介して半導体チップのパッドに接続しているため、パッド間の抵抗値の変化から、欠けやクラックがスクライブ領域を超えてチップ領域に達したことを検出することができるからである。

また、本発明の第２の効果は、ダイシング時に発生又はその後の処理で進行する欠けやクラックを検出し、不良チップを選別することができるということである。

その理由は、チップ領域外周部分に検査用配線を残した状態で半導体チップを構成しているため、ダイシング直後のみならず半導体チップ実装後の任意の時期に検査用配線の抵抗を測定することができるからである。

また、本発明の第３の効果は、半導体チップの表面のみならず、表面からは確認することができない下層部の欠けやクラックも検出することができるということである。

その理由は、上記検査用配線を半導体チップの任意の配線層や導電材、拡散層を用いて形成することができるため、最上層の配線層に代えて、又は最上層の配線層と共に、下層の配線層や導電材、拡散層を用いて検査用配線を形成することにより、下層部のみに発生した欠けやクラックも抵抗測定により検出することができるからである。

本発明に係る半導体装置は、その好ましい一実施の形態において、半導体ウェハ形成時に、スクライブ領域で囲まれるチップ領域外周のスクライブ領域近傍の少なくとも一部に（好ましくは略全周に）、半導体チップの任意の配線層、導電材又は拡散層を用いて検査用配線を形成し、かつ、検査用配線の両端を配線層やコンタクトプラグを介して半導体チップのパッドに直接又は所定の切り替え手段を介して接続するものである。これにより、各々の半導体チップに対してダイシングに起因して発生、又はその後の実装、組み立て工程、製品搭載後の応力や衝撃、熱サイクルなどによって進行する半導体チップの欠けやクラックなどのチッピングを簡単かつ確実に検出することができる。また、検査用配線を複数の配線層や導電材、拡散層などを用いて形成することにより、表層部の欠けやクラックのみならず、下層部に発生する欠けやクラックをも検出することができ、これにより、不良チップを確実に選別することができる。特に、車載品などの過酷な環境で使用される製品やスクライブ領域の幅が狭くチッピングの影響を受けやすい製品に対して顕著な効果を得ることができる。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係る半導体装置及びその検査方法について、図１乃至図７を参照して説明する。図１は、本発明の第１の実施例に係る半導体チップ周辺の構造を模式的に示す平面図であり、図２乃至図６は、そのバリエーションを示す図である。また、図７は、半導体チップの検査方法の一部を示すフローチャート図である。

図１に示すように、本実施例の半導体ウェハは、異なる２つの方向（例えば、縦方向及び横方向）に等間隔に延在する複数のスクライブ領域３と、スクライブ領域３に囲まれるチップ領域２とで構成され、このチップ領域２には、内部の回路や配線に接続されるパッド２ａが配列されており、更にパッド２ａの外側のスクライブ領域３近傍には、チップ領域２のほぼ全周にわたってパッド２ａと同層の配線層を用いて形成される検査用配線４が設けられている。

なお、本明細書において、スクライブ領域３とは、ダイシング装置を用いてブレードで切削したり、レーザ加工装置を用いてレーザ光で焼き切ったり、レジストパターンをマスクとしてエッチングすることにより除去される領域又は除去される予定の領域を意味し、チップ領域２とは、スクライブ領域３で囲まれた領域であって、配線や回路、パッド２ａ及び上記検査用配線４などが形成される領域を意味し、これらの領域は外観上識別できるように区分されていてもいなくてもよい。また、図１では、検査用配線４を分かりやすく示すために、スクライブ領域３と検査用配線４との間、及び、検査用配線４とパッド２ａとの間に隙間を設けているが、スクライブ領域３の内側に検査用配線４が形成されている限りにおいて間隔は任意に設定することができ、例えば、検査用配線４をスクライブ領域３の内側に接するように形成してもよい。また、検査用配線４の太さや形状なども任意であり、半導体チップ１の面積を極力小さくするためには設計ルールで定められる最小幅で形成すればよいし、面積の制限が厳しくない場合は太くしてもよいし、半導体チップ１の配線や回路、パッド２ａの配置などを考慮して、これらを避けるように太さを変化させたり蛇行させてもよい。また、検査用配線４は半導体チップ１内部の回路や配線と分離して形成してもよいし、内部の回路や配線に影響がなければ電源配線やＧＮＤ配線などに接続してもよい。

また、図１では、検査用配線４の両端部をパッド２ａに直接接続しているため、半導体チップ１には２つの検査用配線専用のパッド２ａを設ける必要があるが、半導体チップ１の微細化により検査用配線専用のパッド２ａを設ける余裕がない場合もある。そのような場合には、図２に示すように、検査用配線４とパッド２ａとの間に切り替え手段５を設け、パッド２ａを検査用配線４に接続するか、半導体チップ１の内部配線に接続するかを切り替えられるようにすることもできる。この切り替え手段５は、半導体チップ１をテストする際に用いるテストモード信号や外部からの信号によってパッド２ａを検査用配線４又は内部配線のいずれかに接続するかを選択できるように形成されていればよく、その形状、回路構成、構造、配置は任意であり、例えば、パッド２ａの下層に切り替え手段５を形成し、検査用配線４と切り替え手段５とをコンタクトプラグなどを用いて接続する構成とすることもできる。このような多層構造にすることによって半導体チップ１の面積の増加を抑えることができる。

また、図１では検査用配線４を各々の半導体チップ１の略全周にわたって繋げて形成したが、例えば、図３に示すように、検査用配線４を半導体チップ１の隣接する２辺間で繋げて形成したり、図４に示すように、半導体チップ１の各々の辺に対して独立して形成することもできる。この構成の場合、検査用配線４の両端に接続するパッド２ａの数が増えるが、上述したように、検査用配線４とパッド２ａとの間に切り替え手段５を設ければ検査用配線専用のパッド２ａを設ける必要はなく、半導体チップの面積増加を抑えることができる。また、検査用配線４を分割して形成することにより、欠けやクラックの発生箇所をより詳細に特定することができる。

なお、図３及び図４における検査用配線４の分断箇所は任意であり、図のように各々の辺の端部で分断してもよいし、各々の辺の中央部で分断してもよいし、角部で分断してもよいが、ダイシングではスクライブ領域３が交差する部分で欠けやクラックが発生しやすいことから、少なくとも角部の内側には検査用配線４が配置されるようにすることが好ましい。

また、図１乃至図４では、検査用配線４を一重で形成したが、スクライブ領域３とパッド２ａとの間にスペースを確保することができる場合には、検査用配線４を多重にすることもできる。例えば、図５に示すように、検査用配線４を２重にし、各々の検査用配線４の両端部をパッド２ａに接続することもできる。この構成の場合、ダイシング時のカーフの幅が太くなると外側の検査用配線４のみが断線するため、抵抗値の変化の度合いからカーフの幅、すなわちブレードの摩耗の程度を検出することもでき、また、抵抗値の経時変化を測定することによって、進行性のクラックの進行具合を判断することもできる。

また、図１乃至図５では、検査用配線４を所定の太さの配線としたが、本発明の検査用配線４はダイシング前の状態では使用しなくてもよいため、隣接する半導体チップ１間の領域のほぼ全面に配線金属を堆積し、ダイシングした状態で検査用配線４が形成されるようにすることもできる。例えば、図６に示すように、スクライブ領域３とその両側の所定の幅の領域（検査用配線形成領域４ａ）を含む部分に配線金属を堆積し、検査用配線４の両端部となる部分及びスクライブ領域３のＴＥＧ（Test Element Grope）周囲のみ配線金属が堆積されないようにしたり該部分のみ配線金属を除去する。そして、スクライブ中心線３ａに沿ってダイシングすると、図６（ｂ）に示すように、配線金属が半導体チップ１毎に分断されて、所定の幅の検査用配線４となり、配線金属を形成しない又は除去した部分によって検査用配線４が分断される。このような構造では、ダイシング時のカーフ幅によって検査用配線４の幅が決定されるため、欠けやクラックを検出するのみならず、抵抗値から検査用配線４の太さ、すなわち、カーフの幅を推測することができ、ブレードの摩耗の程度を判別することもできる。また、検査用配線４をＧＮＤ配線に接続した場合には、チップ領域２周囲をＧＮＤで取り囲むことができるため、半導体チップ１の状態を安定化させ、検査の精度を高めることもできる。

次に、上記構成の検査用配線４を用いた不良チップの選別方法について、図７のフローチャート図を参照して説明する。

まず、ステップＳ１０１で、公知のフォトリソグラフィー技術、エッチング技術、不純物注入技術、成膜技術などを用いて、シリコンウェハ、ＧａＡｓウェハ、ガラスウェハなどの半導体ウェハの、スクライブ領域３で区画されるチップ領域２に、拡散領域や能動素子、絶縁層、配線層、パッド２ａなどを形成する。その際、パッド２ａの外側にもパッド２ａと同様の条件で検査用配線４を形成すると共に、検査用配線４の両端を所定のパッド２ａに直接又は予め形成した切り替え手段５を介して接続する。

そして、半導体チップ１を形成した後、ステップＳ１０２で、スクライブ領域３に予め形成されたＴＥＧに光学顕微鏡を用いて探針（プローブ）を接触させて、チェックトランジスタの特性の測定と、半導体チップ１の機能／特性検査を行う。その際、検査用配線４の両端部が接続されたパッド２ａにもプローブを接触させて検査用配線４の抵抗値を測定し、測定した結果を検査装置に記憶したり、半導体チップ１内部に電気的に書き込みが可能な不揮発性メモリなどの記憶手段を備えている場合は該記憶手段に記憶する。このようにチップ分割前に検査用配線４の抵抗値を測定し、記憶しておくことにより、検査用配線４が設計通りの寸法で形成されているかを確認できると共に、組み立て後の測定結果と１対１に比較することができる。

次に、ステップＳ１０３で、スクライブ領域３をスクライブ中心線３ａに沿って切断して半導体チップ１を個片に分割する。例えば、ダイシング装置を用いて切断する場合は、高速で回転する薄い円盤状の切断刃（ブレード）をスクライブ中心線３ａに沿って移動させて半導体チップ１を個片に分割する。また、レーザ加工装置を用いる場合はスクライブ中心線３ａに沿ってレーザ光を照射して切断し、異方性エッチング法を用いる場合はスクライブ領域にスリット状の開口が形成されたレジストパターンを形成し、該レジストパターンをマスクとして異方性エッチングを行って切断する。

次に、ステップＳ１０４で、分割した各々の半導体チップ１をパッケージなどに実装し、ワイヤーボンディング、ＢＧＡ（ball grid array）などの方法を用いて、半導体チップ１上のパッド２ａとパッケージの端子とを接続する。

そして、パッケージに組み立てた後の選別時に、ステップＳ１０５で、ダイシングによって生じる欠けやクラックに起因した不具合が発生しているかも合わせて検査する。具体的には、図２の構成の場合は切り替え手段５により検査用配線４とパッド２ａとを接続した後、検査用配線４の両端部が接続された２つのパッド２ａに抵抗測定器などの検査装置を接続し、検査用配線４の抵抗値を測定する。その結果、ステップＳ１０６で、検査用配線４の抵抗がほぼ０又は規定値以下、又は、ステップＳ１０２でウェハ段階の測定を行っている場合はその値とほぼ同等又は所定の範囲内の場合は良品チップと判断することができ、抵抗値が規定値以上、又はウェハ段階の測定値との差が所定の範囲外、又は抵抗値に再現性がない場合は、ステップＳ１０９でダイシング時に発生した欠けやクラックに起因する不良チップと判断する。

ここで、従来技術で示した特許文献２、３の方法でも、スクライブ領域に発生する欠けやクラックに起因する抵抗の変化を測定することは可能であるが、この方法では一部のスクライブ領域の欠けやクラックしか判断することができず、また、欠けやクラックによって不良となる半導体チップ１を特定することができない。また、金属配線層や抵抗層はチップ分割後に使用することを前提としていないため、個片の半導体チップ１に対して抵抗を測定することができない。

これに対して本発明の構造では、検査用配線４が各々の半導体チップ１に形成されており、かつ、検査用配線１の両端部が半導体チップ１のパッド２ａに接続されているため、半導体チップ１実装後の任意の時期（例えば、出荷検査時、信頼性評価時、出荷後など）に抵抗を測定することができる。そこで、ステップＳ１０７で、ステップＳ１０５の選別が製品出荷時の最終選別であるかを判断し、最終選別ではない場合にはステップＳ１０５で、所定の時間経過後に再度、抵抗測定を行い（例えば、出荷検査、信頼性評価での繰り返し確認（ストレス印加試験判定）、出荷後のクレーム調査など）、その結果、ステップＳ１０６で、検査用配線４の抵抗がほぼ０又は規定値以下、又は、ステップＳ１０５の初回の測定値とほぼ同等又は所定の範囲内の場合は良品チップと判断することができ、抵抗値が規定値以上、又は初回の測定値との差が所定の範囲外、又は抵抗値に再現性がない場合は、組立後の判定後にダイシング時に発生した欠けやクラックが進行していると推測し不良チップと判断することができる。また、最終選別である場合には、ステップＳ１０８で製品出荷の工程を行う。

そして、この抵抗測定を定期的に繰り返し、抵抗値の変化を考慮することにより、ダイシング直後の不良チップを選別できるだけでなく、実装後に不良となった、又は、不良となる可能性のあるチップをも選別することができる。また、チップ実装後に熱サイクルや衝撃を加えながら抵抗値を測定し、抵抗値が徐々に変化していればその後、不良となる可能性が高いと判断することができ、製品搭載前に不良となる可能性のある半導体チップ１を未然に取り除くこともできる。

このように本実施例では、チップ領域２外周のスクライブ領域３近傍の少なくとも一部に検査用配線４を設け、この検査用配線４の両端部をパッド２ａに直接又は所定の切り替え手段５を介して接続することにより、スクライブ直後の欠けやクラックに起因して不良となった半導体チップ１を選別できるのみならず、チップ分割後の任意の時期に不良となった又は不良となる可能性のある半導体チップを選別することができ、これにより、不良チップを簡単かつ確実に選別することができ、半導体装置の信頼性を向上させることができる。

次に、本発明の第２の実施例に係る半導体装置及びその検査方法について、図８乃至図１１を参照して説明する。図８乃至図１１は、第２の実施例に係る半導体チップ周辺の構造を模式的に示す平面図及び断面図である。

前記した第１の実施例では、最上層の配線層を用いてパッド２ａと同層に検査用配線４を形成したが、検査用配線４は半導体チップ１の表面に形成されている必要はなく、下層の配線層や導電材、拡散層などを用いて形成することも可能である。例えば、図８に示すように、最上層以外の配線層を用いて、半導体チップ１の内部に検査用配線４ｂを形成し、コンタクトプラグ７などを用いて検査用配線４ｂの両端部とパッド２ａとを接続したり、第１の実施例と同様に所定の切り替え手段５を介して接続することもできる。この構成の場合は、検査用配線４ｂを形成するスペースをパッド２ａの外側に設ける必要がないため、半導体チップ１の外形寸法の増加を防止することができると共に、外観上は検出することができない下層部に生じる欠けやクラックを検出することができるという特徴がある。

また、検査用配線４ｂをＡｌなどの配線材料を用いて形成するのではなく、図９に示すように、半導体基板６に拡散層を形成する際に、チップ領域２の外周に対応する部分にも不純物を注入して拡散層からなる検査用配線４ｃを形成し、コンタクトプラグ７などを用いて検査用配線４ｃの両端部とパッド２ａとを接続することによっても同様の効果を得ることができる。この場合には、拡散層からなる検査用配線４ｃの内側に素子分離構造を形成し、検査用配線４ｃとチップ領域２内部に形成される拡散層とを電気的に分離することが好ましい。また、半導体基板６に不純物を拡散するのではなく、ゲート電極などを構成するポリシリコンやアモルファスシリコンをチップ領域２の外周に相当する部分に形成し、ゲート電極の低抵抗化のための不純物注入を外周部分のポリシリコンやアモルファスシリコンにも行って検査用配線を形成し、コンタクトプラグ７などを用いて検査用配線の両端部とパッド２ａとを接続することによっても同様の効果を得ることができる。

なお、ここでは説明を容易にするために半導体チップ１の構造を簡略化して示しているが、半導体チップ１内部の構造、積層数などは任意である。また、検査用配線４ｂ、４ｃの位置や太さ、形状も図の構成に限定されず、内部にスペースが確保できる場合は太くしたり、太さを変えたり、蛇行させてもよい。また、図８及び図９では検査用配線４ｂ、４ｃを半導体チップ１の略全周にわたって繋げて形成したが、図３と同様に、検査用配線４ｂ、４ｃを半導体チップ１の隣接する２辺間で繋げて形成したり、図４と同様に、半導体チップ１の各々の辺に対して独立して形成してもよいし、図５と同様に、検査用配線４ａ、４ｃを多重にしてもよい。

このような構成とすることによっても、検査用配線４ｂ、４ｃを形成するスペースをパッド２ａの外側領域に設ける必要がないため、半導体チップ１の外形寸法の増加を防止することができると共に、外観上は検出することができない下層部に生じる欠けやクラックを検出することができる。特に、金属配線は柔軟性があり、多少の変形や圧縮応力、引っ張り応力、衝撃が加わっても簡単に破断することはないが、シリコン基板やシリコン堆積層は脆いために微小なクラックが徐々に成長して大きな破断に至る可能性があることから、拡散層を用いて検査用配線４ｃを形成することにより確実に不良チップを選別することができる。

また、前記した第１の実施例及び図８、図９では、最上層の配線層や下層の配線層、導電材、拡散層のいずれか一つを用いて検査用配線４、４ｂ、４ｃを形成したが、配線層や導電材、拡散層を複数用いて多層構造の検査用配線を形成することも可能である。例えば、図１０に示すように、図８に示す下層の配線層と、図９に示す拡散層の２つの層で検査用配線４ｂ、４ｃを形成し、各々の層の検査用配線４ｂ、４ｃをコンタクトプラグ７などで接続して、その両端部を直接又は切り替え手段５を介してパッド２ａに接続する構成とすることもできる。この構成の場合、下層部に発生する欠けやクラック、半導体基板６に生じる欠けやクラックのいずれも抵抗値の変化として検出することができるため、より確実に不良チップを選別することができる。

なお、図１０では、２つの層の検査用配線４ｂ、４ｃをパッド２ａに並列に接続しているが、図１１に示すように、複数層（ここでは２層）の検査用配線４ｂ、４ｃを直列で接続して、その両端をパッド２ａに接続する（図では一方のパッド２ａから検査用配線４ｂを通り、検査用配線４ｂを周回してその他端から検査用配線４ｃを通り、検査用配線４ｃを周回して他方のパッド２ａに接続する）こともでき、このように検査用配線の経路を長くすることにより、抵抗値の変化を測定しやすくすることができる。

更に、図８乃至図１１では、本発明の特徴部分である検査用配線のみを記載したが、半導体チップ１の内部には、トランジスタを駆動するための電源電圧（Ｖｄｄ）を供給する配線や接地される配線など、様々な電位の配線が入り乱れており、電位の異なる配線が近接することによりその電位が変動することが懸念される。そのような場合には、本実施例の検査用配線を接地したり一定の電位に設定し、電位の異なる配線層の間に挿入することによって電位の変動を抑制することが可能になる。また、検査用配線形成領域に所定の深さのトレンチ（溝）を設け、トレンチ内部を配線材料や導電材料で埋設して立体的な構造の検査用配線で半導体チップ１を包囲することもでき、このような構造にすれば外部の電磁場による影響を遮断することもできる。

このように、検査用配線を最上層以外の配線層や導電材、拡散層を用いて形成したり、任意の配線層、導電材又は拡散層を複数用いて多層の検査用配線を形成することによって、外観上検出することができない下層部や半導体基板６にのみ発生する欠けやクラックも検査用配線の抵抗を測定することによって検出することができ、また、継続して抵抗値を測定することによって進行性のクラックも検出することができる。更に、上記検査用配線を単独で機能させるのみならず、電圧の異なる配線の間に挿入することによって、配線間の干渉をも抑制することができ、半導体チップ１自体の特性の向上も図ることができる。

なお、上記各実施例では、検査用配線の両端部を各々パッド２ａに接続する構成としたが、検査用配線の一端をパッド２ａに接続し、他端を半導体チップ１内のＧＮＤ配線に接続し、検査用配線が直接接続されたパッド２ａと、検査用配線の他端から内部の配線を経由して接続されるパッド２ａとの間の抵抗を測定するなど、検査用配線と既存の配線とを含めた経路の抵抗を測定する構成としてもよい。

本発明の第１の実施例に係る半導体チップ周辺の構造を模式的に示す平面図である。 本発明の第１の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図である。 本発明の第１の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図である。 本発明の第１の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図である。 本発明の第１の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図である。 本発明の第１の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図である。 本発明の第１の実施例に係る不良チップの選別手順を示すフローチャート図である。 本発明の第２の実施例に係る半導体チップ周辺の構造を模式的に示す平面図及び断面図である。 本発明の第２の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図及び断面図である。 本発明の第２の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図及び断面図である。 本発明の第２の実施例に係る半導体チップ周辺の他の構造を模式的に示す平面図及び断面図である。 従来の半導体チップ周辺の構造を模式的に示す平面図である。 特許文献２に係る半導体ウェハの構造を模式的に示す平面図である。

符号の説明

１ 半導体チップ
２ チップ領域
２ａ パッド
３ スクライブ領域
３ａ スクライブ中心線
４ 検査用配線
４ａ 検査用配線形成領域
４ｂ 検査用配線（内部配線）
４ｃ 検査用配線（拡散層）
５ 切り替え手段
６ 半導体基板
７ コンタクトプラグ
８ 欠け
９ クラック
１０ 金属配線層

Claims (19)

1. 略直交する方向に延在する複数のスクライブ領域と、前記スクライブ領域で囲まれるチップ領域とで構成される半導体ウェハにおいて、
   各々の前記チップ領域外周の前記スクライブ領域近傍の少なくとも一部に検査用配線が形成され、
   前記検査用配線の両端が前記チップ領域に設けられるパッドに接続されていることを特徴とする半導体ウェハ。
2. 前記検査用配線は、前記チップ領域外周の略全周を取り囲むように形成されていることを特徴とする請求項１記載の半導体ウェハ。
3. 前記検査用配線は前記パッドの配線層を用いて形成され、前記スクライブ領域と前記パッドとの間に前記検査用配線が形成されていることを特徴とする請求項１又は２に記載の半導体ウェハ。
4. 前記検査用配線は前記パッドの配線層よりも下層の配線層又は導電層を用いて形成され、前記検査用配線と前記配線層又は前記導電材とがコンタクトプラグを介して接続されていることを特徴とする請求項１又は２に記載の半導体ウェハ。
5. 前記検査用配線は半導体基板に不純物を注入した拡散層を用いて形成され、前記検査用配線と前記拡散層とがコンタクトプラグを介して接続されていることを特徴とする請求項１又は２に記載の半導体ウェハ。
6. 前記検査用配線は前記チップ領域に形成される配線層、導電層又は半導体基板に不純物を注入した拡散層の中から選択される２以上の層を用いて形成され、各々の層の前記検査用配線が並列又は直列に接続されていることを特徴とする請求項１又は２に記載の半導体ウェハ。
7. 前記検査用配線と前記パッドとの間に切り替え手段が配設され、前記切り替え手段により、前記検査用配線と前記パッド、又は、前記チップ領域に設けられる配線と前記パッドのいずれかが選択されて接続されることを特徴とする請求項１乃至６のいずれか一に記載の半導体ウェハ。
8. 略直交する方向に延在する複数のスクライブ領域を切断することにより形成される半導体チップにおいて、
   前記半導体チップ外周の少なくとも一部に検査用配線が形成され、
   前記検査用配線の両端が前記半導体チップのパッドに接続されていることを特徴とする半導体チップ。
9. 前記検査用配線は前記半導体チップ外周の略全周を取り囲むように形成されていることを特徴とする請求項８記載の半導体チップ。
10. 前記検査用配線は前記パッドの配線層を用いて形成され、前記パッドの外側に前記検査用配線が形成されていることを特徴とする請求項８又は９に記載の半導体チップ。
11. 前記検査用配線は前記パッドの配線層よりも下層の配線層又は導電層を用いて形成され、前記検査用配線と前記配線層又は前記導電材とがコンタクトプラグを介して接続されていることを特徴とする請求項８又は９に記載の半導体チップ。
12. 前記検査用配線は半導体基板に不純物を注入した拡散層を用いて形成され、前記検査用配線と前記拡散層とがコンタクトプラグを介して接続されていることを特徴とする請求項８又は９に記載の半導体チップ。
13. 前記検査用配線は、前記半導体チップに形成される配線層、導電層又は半導体基板に不純物を注入した拡散層の中から選択される２以上の層を用いて形成され、各々の層の前記検査用配線が並列又は直列に接続されていることを特徴とする請求項８又は９に記載の半導体チップ。
14. 前記検査用配線と前記パッドとの間に切り替え手段が配設され、前記切り替え手段により、前記検査用配線と前記パッド、又は、前記半導体チップに設けられる配線と前記パッドのいずれかが選択されて接続されることを特徴とする請求項８乃至１３のいずれか一に記載の半導体チップ。
15. 略直交する方向に延在する複数のスクライブ領域を切断することにより形成される半導体チップの検査方法であって、
    前記半導体チップ外周の少なくとも一部に形成され、その両端が前記半導体チップのパッドに接続される検査用配線の抵抗値を測定し、前記抵抗値が所定の値以上又は前記抵抗値が特定できない場合に、該半導体チップを、前記スクライブ領域の切断によって発生するチッピングに起因する不良チップとして選別することを特徴とする半導体チップの検査方法。
16. 前記検査用配線を前記パッドの配線層を用いて形成し、前記半導体チップ表層部に発生する前記チッピングを検出することを特徴とする請求項１５記載の半導体チップの検査方法。
17. 前記検査用配線を前記パッドの配線層よりも下層の配線層、導電層又は半導体基板に不純物を注入した拡散層を用いて形成し、前記半導体チップ下層部に発生する前記チッピングを検出することを特徴とする請求項１５記載の半導体チップの検査方法。
18. 前記検査用配線と前記パッドとの間に、前記検査用配線と前記パッド、又は、前記半導体チップに設けられる配線と前記パッドのいずれかを選択して接続する切り替え手段を設け、前記検査用配線の抵抗測定時に、前記切り替え手段を用いて前記検査用配線と前記パッドとを接続することを特徴とする請求項１５乃至１７のいずれか一に記載の半導体チップの検査方法。
19. 前記抵抗値の測定を複数回行い、前記抵抗値の変化量に基づいて、前記チッピングの進行状態を推定することを特徴とする請求項１５乃至１８のいずれか一に記載の半導体チップの検査方法。

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