JPH04199651A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体チップの形状的欠陥の検査に関し。

チップ形状に関する欠陥を１機能試験と同時又はそれに
先立つ直流特性の試験により、簡便かつ高精度に検出す
る手段を提供することを目的とし。

〔１〕基板上に形成された少なくとも一つの半導体素子
と、該基板上に該半導体素子を囲むように配設され、か
つ、その電気的特性を測定可能に配設されてなる導電体
パターンとを備えることを特徴として構成され、及び〔
２〕基板上に半導体装置を構成する半導体素子を形成す
る工程と、該基板上に該半導体素子を囲むように導電体
パターンを形成する工程と、該導電体パターンの電気的
特性を測定する工程と、該電気的特性の測定値に応じて
該半導体装置を選別する工程とを有することを特徴とし
て構成され、及び〔３〕前記導電体パターンの少なくと
も一部を前記基板のダイ分割予定領域上に形成し、半導
体装置のダイ分割に先立って該導電体パターンの電気的
特性を測定することを特徴として構成される。

〔産業上の利用分野〕

本発明は、半導体チップの形状に関する欠陥の検出か容
易にできる半導体装置およびその製造方法に関する。

集積度の高い半導体集積回路においては、その外観的検
査、電気的特性の試験に多大の時間と費用とを必要とす
る。とくにチップの欠損、傷、クラック、汚染等、半導
体チップの形状に関する欠陥の検査は、目視によるとこ
ろが多（、労力と費用を要するのみならず、検査の信頼
性は必ずしも充分ではない。

このため、半導体チップの形状に関する欠陥の検査を、
高い信頼性をもって短時間にすることかできる試験方法
が要求されている。

〔従来の技術〕 第５図は従来例の説明図であって、半導体ウェーハ上に
おける半導体集積回路チップの配置を示している。

従来、半導体チップの形状に係る検査は、主に目視検査
によって行われている。

しかし、目視検査は時間と費用がかかることから２通常
は直流特性の試験と回路機能の動作試験とからなる電気
的試験を先行させ１選別されたチップのみを形状検査の
対象としている。

このため、チップの形状的欠陥か直流特性の異常を発生
させない限り、直流特性の試験によってはチップの異常
を検出できず、形状に欠陥かあるチップについても全て
の動作試験かなされ、無駄に多くの試験をすることにな
った。

ところで、このようなチップの形状的欠陥は。

特にウェーハ周辺において多発し易い。

即ち、半導体基板上のチップ配置を示す第５図（ａ）お
よび、第５図（ａ）中のウェーハ周辺Ａの拡大図である
第５図（ｂ）を参照して、半導体集積回路の製造におい
ては円形のウェーハ２上に方形のチップｌを配列するこ
とから、ウェーハ周辺に配置されたチップ１ａの端が円
形に欠損するのである。

また、ウェーハ周辺は、チップの形状欠陥の一因となる
。欠け、傷、クラック等が発生し易いことも、ウェーハ
周辺でチップ不良を多発させる要因となる。

かかるチップの欠陥は、素子形成領域又はポンディング
パッド４に重大な損傷を与えない限り。

従来の直流特性の試験によっては検出することかできず
、無駄に動作試験を続けることになる。

そこで、欠陥の生ずるチップの発生を防止し。

無駄な動作試験を回避するために、ウェーハ周辺にはチ
ップを配置しない工夫がなされた。

第５図（Ｃ）は、従来例の説明図であって、つ工−ハ２
周辺にチップ１を配置しない場合の一例を示している。

本図で明らかにされているように。

かかる配置では１枚のウェーハから取得されるチップ数
は少なくなる。

〔発明か解決しようとする課題〕

上述のように、従来の技術では電気的試験において、チ
ップ形状の欠陥を検出することができないから、欠陥の
あるチップまでも含めて全ての動作試験を行なうことに
なり、無駄か多かった。

また、ウェーハ周辺にチップを配置しないことにより形
状欠陥のあるチップ数を減少し、無駄な動作試験を少な
くする工夫は、１ウエーハから取得できるチップ数が少
なくなるという欠点がある。

さらに、目視による検査では、マイクロクラックは検出
されず、信頼性の向上を図れないという欠点も有してい
る。

本発明は、無駄な動作試験を回避して経済性の向上を図
るとともに、信頼性の高い半導体装置を実現するために
、チップ形状に関する欠陥を、動作試験と同時又はそれ
に先立つ直流特性の試験により、簡便かつ高精度に検出
する手段を備えた半導体装置およびその製造方法を提供
することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するだめの本発明の第一の構成に係る半
導体装置は、基板上に形成された少なくとも一つの半導
体素子と、該基板上に該半導体素子を囲むように配設さ
れ、かつ、その電気的特性を測定可能に配設されてなる
導電体パターンとを備えて構成され。

第二の構成に係る半導体装置の製造方法は、基板上に半
導体装置を構成する半導体素子を形成する工程と、上記
基板上に上記半導体素子を囲むように導電体パターンを
形成する工程と、上記導電体パターンの電気的特性を測
定する工程と、上記電気的特性の測定値に応じて上記半
導体装置を選別する工程とを有することを特徴として構
成され。

第三の構成に係る半導体装置の製造方法は、前記導電体
パターンの少なくとも一部を前記基板のダイ分割予定領
域上に形成し、半導体装置のダイ分割に先立って上記導
電体パターンの電気的特性を測定す、ることを特徴とし
て構成される。

〔作　用〕

本発明の第一の構成では、半導体素子を囲んで設けられ
た導電体パターンに、測定器のプローブから試験用の電
圧が印加される。

このとき、半導体装置の周辺から発生した傷。

欠け１割れ等の形状的欠陥が導電体パターンを損傷して
いると、導電体パターンの電気的特性２例えば電気抵抗
、電圧の分布、電流の分布、電気容量、インダクタンス
等が正常値と異なることになる。

従って、導電体パターンの少なくとも１つの電気的特性
を測定して、正常なチップの値と比較することにより、
半導体装置の周辺から生じた欠陥が導電体パターンにま
で到達しているが否かを判別することができる。

即ち、導電体パターンによって囲まれた領域内に達した
上記欠陥を電気的測定１例えば直流特性の試験により検
出することができる。

かかる、半導体装置の形状的欠陥の多くは、半導体装置
を構成するチップの周辺で発生してチップ内部に伝播す
るものであり１本発明の利用により形状不良の半導体装
置を見逃す割合は著しく減少することになる。

なお、導電体パターンの損傷に起因する電気的特性の変
化は鋭敏に測定されるから、従来、目視により見過ごさ
れていた欠陥も検出され、信頼性の高い試験を実現でき
るのである。

本発明の他の構成では、半導体装置の形状的欠陥の検出
を、半導体回路の動作試験に先立ち行うことができる。

この測定に必要な電気抵抗、電圧、電流または電気容量
の測定は１通常の動作試験に比較して極めて簡単かつ短
時間に行うことができるので、半導体装置の形状欠陥の
見過ごしから生ずる無駄な動作試験が回避され、そのた
めの時間が大幅に節減できる。

従って、半導体装置の形状欠陥があっても動作試験の負
担はあまり増加しないから、欠陥が多いウェーハ周辺に
もチップを配置することができ。

１ウエーハからのチップ取得数を増やすことができる。

しかし２本発明において、導電体パターンを半導体装置
内に形成するのでは、チップ面積が増加する。

そこで、導電体パターンをダイ分割予定領域に形成する
ことにより、チップ面積の増加を避けることができる。

この構成において、チップ形状の欠陥検査はダイ分割前
にウェーハ上にて行うことにより１本発明に係るチップ
形状の欠陥検査を、チップ面積を増加せずに行うことが
できる半導体装置の製造方法が実現される。

〔実施例〕

以下本発明を実施例により説明する。

図中、同一符号を付したものは、同一機能を育する部分
である。

第１図（ａ）は第一実施例の平面図であり、半導体集積
回路のチップを示しており、第１図（ｂ）は第一実施例
の一変形例の部分拡大図である。

本発明の第一実施例では、直径路１５０ｍ　ｍのシリコ
ンウェーハを半導体基板として、その全面に大きさ１０
１０ｍｍＸ１４のチップ１を配列する。

欠陥検出用配線６（前記導電体パターンに該当する。）
は、基板表面の絶縁膜上に設けられた幅５μｍ、厚さ７
００ｎｍのＡ１配線から成り、半導体集積回路の最終Ａ
Ｉ配線工程と同時に形成される。

上記配線６は、素子形成領域５（前記半導体素子が形成
される半導体基板上の領域をいう。）およびポンディン
グパッド４形成領域を囲み、チップ外周８に沿ってその
内側に２０μｍ離して方形に設けられる。

測定用パッド７は、上記方形の四隅に７０μｍ角。

厚さ７００ｎｍのＡＩで形成する。

配線の電気的特性の試験として例えば抵抗を測定するに
は、ウェーハプローブと４個の測定用バッド７を用いて
、抵抗ブリッジの電圧又は電流を測定し、正常なものと
比較する。勿論、電圧、電流又は抵抗値を直接測定し比
較することもてきるし、電気容量、インダクタンスも同
様である。

本実施例による第一の使用例は、ウェーハプロセス終了
後の動作試験に先立って、チップの欠損の試験を直流特
性の試験と同時に開始するものである。

即ち１次のようにして生ずる欠損の検査である。

四角いチップを円形のウェーハ上に配列することから生
ずるチップの欠損は必ずチップの隅に生ずるから、隅に
配置した測定用バッドが損傷を受は欠損する。

従って、測定用バッド７とウェーハプローブの端子との
接触が完全にはなされず２抵抗値の異常として検出され
２例えば正常値と２０％以上差があるものは欠損のある
チップと判定される。

かかるチップの隅の欠損をより鋭敏に検知するために、
第】図（ｂ）に示す如く、測定用バッド７を隅から離し
て設けることもてきる。

この変形例では損傷を受ける隅の部分が、細い配線であ
ることから、隅の欠損、損傷に対して検知感度が高くな
る。

本実施例の第二の使用例は、ダイ分割し、パッケージン
グされたチップの形状的欠陥の試験に使用するものであ
る。

測定用バッド７をポンディングパッドとして使用しパッ
ケージの端子をとおして欠陥検出用配線７と電気的接続
を確保することができるから、その電気的特性を測定し
てチップの欠陥の有無、変化を検知することが可能とな
る。

また、ダイ分割による傷、クラック等も目視によらず、
電気的測定により容易に検知される。

従って１本実施例によると、短時間にかつ信頼性の高い
試験が容易に実現される。

更に１本実施例において、測定用バッド７を１とするか
、設けないこともできる。

係る構成では９例えば電子ビーム、電磁誘導又はチップ
内配線により配線６に電圧を印加し、測定は例えば電子
ビームによる電圧測定、電気容量の非接触測定により端
子を使わずに、または１のパッドを用いて電圧、容量を
測定する。

第２図は本発明の第二実施例の平面図であり。

半導体チップを示している。

本実施例では、欠陥検出用配線２６（前記導電体パター
ンに該当する。）はチップ外周に沿って測定用バッド２
７と共にダイ分割すべき領域３に設けられる。

従って、ダイ分割後は本発明を利用できないが。

チップ面積を増加しないという利点がある。

第３図は本発明の第三実施例の平面図であり。

半導体チップを示している。

本実施例では、第一、第二の実施例における欠陥検出用
配線６．２６は、第３図に示す如く、欠陥検出用配線３
６として先端に２つの測定用バッド３７が設けられたル
ープに形成される。

従って、配線３６の全周にわたる完全性を２つの測定用
パッド３７間の電気抵抗の測定という非常に簡便な手段
をもって検知することができる。

また、上述の欠陥検出用配線６．２６．３６の材料とし
て、各種の金属、抵抗体、半導体、シリサイド等を用い
ることができるのは自明である。

第４図は２本発明の第四実施例の説明図であり。

（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｄ断面図である
。

第四の実施例では２配置１６は半導体基板表面の埋め込
み層として形成されている。

上記埋め込み層は、基板表面に形成した絶縁膜をバター
ニングしたものをマスクとして、イオン注入によりシー
ト抵抗１００オーム、幅１０μｍの配線を形成する。

その後、基板上に絶縁膜９を堆積し、測定用パッドとの
コンタクトホール１０を設け、ＡＩを堆積して、パッド
を形成する。

チップの形状的欠陥は、その殆どかウェーハエッヂ及び
チップエッチから生じて基板中を伝播するものであるか
ら、基板内部に形成される埋め込み層を検知用の配線と
することで、基板表面上に形成するよりも、より確実に
欠陥を検出することができる。

なお４本例では、配線６はポンディングパッド４の下に
設けられているが、ポンディングパッド４の外側、ダイ
分割領域等に設けることもできるのは当然である。

さらに１本発明は半導体基板をシリコンに限定するもの
ではなく、ｍ−ｖ化合物半導体、ＩＩ−■化合物半導体
等の各種半導体にも適用することかできるのは明らかで
ある。

〔発明の効果〕

上述したように本発明によれば、チップの形状に関する
欠陥を電気的特性を測定することで検出することができ
るから、簡便かつ高精度にチップ形状の試験をすること
ができる半導体装置およびその製造方法を提供すること
ができ、半導体装置の経済性に寄与するとともに、半導
体装置の信頼性向上に貢献するところが大きい。

【図面の簡単な説明】

第１図は第一実施例の平面図。 第２図は第二実施例の平面図。 第３図は第三実施例の平面図。 第４図は第四実施例の平面図。 第５図は従来例の説明図 である。 図において。 １、ｌａはチップ。 ２はウェーハ。 ３はダイ分割領域。 ４はポンディングパッド。 ５は素子形成領域。 ６．２６．３６は欠陥検出用配線。 ７　、２７．３７は測定用パッド。 ８はチップ外周。 ９は絶縁膜。 ｌＯはコンタクトホール。 １１はパッシベーション被膜 第−実方色伊１の平面図 ｚｉ　　図 第二実施ｆｌｊの平面図 ｖＪ２　　図 第三実施伊１の平面図 ６欠Ｐ１酎吠ホ用配縁 ｃ−ｃｍ面 第ＯＩ］実施例の騨明図 第４図

Claims (1)

1. 【特許請求の範囲】 〔１〕基板上に形成された少なくとも一つの半導体素子
   と、 該基板上に該半導体素子を囲むように配設され、かつ、
   その電気的特性を測定可能に配設されてなる導電体パタ
   ーンとを備えてなる半導体装置。〔２〕基板上に半導体
   装置を構成する半導体素子を形成する工程と、 該基板上に該半導体素子を囲むように導電体パターンを
   形成する工程と、 該導電体パターンの電気的特性を測定する工程と、 該電気的特性の測定値に応じて該半導体装置を選別する
   工程とを有することを特徴とする半導体装置の製造方法
   。 〔３〕前記導電体パターンの少なくとも一部を前記基板
   のダイ分割予定領域上に形成し、 半導体装置のダイ分割に先立って該導電体パターンの電
   気的特性を測定することを特徴とする請求項２記載の半
   導体装置の製造方法。