JPH0439950A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 239000000523 sample Substances 0.000 claims abstract description 71
- 230000002950 deficient Effects 0.000 abstract description 10
- 238000004806 packaging method and process Methods 0.000 abstract 2
- 239000000969 carrier Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 25
- 238000000034 method Methods 0.000 description 19
- 238000007689 inspection Methods 0.000 description 10
- 239000011241 protective layer Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0555—Shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、検査用の特別のプローブパッドを備えた半
導体装置に関するものである。
導体装置に関するものである。
「従来の技術」
一般に半導体装置においては、半導体結晶基板上に、酸
化膜形成工程、不純物拡散工程、イオン注入工程、ＣＶ
Ｄ（化学気相蒸着）による薄膜形成工程、蒸着工程、ス
パッタリング工程などの種々の工程を経て回路層を形成
し、更に、回路層の上に絶縁層や保護膜と電極パッドな
どを形成することにより製造されている。
化膜形成工程、不純物拡散工程、イオン注入工程、ＣＶ
Ｄ（化学気相蒸着）による薄膜形成工程、蒸着工程、ス
パッタリング工程などの種々の工程を経て回路層を形成
し、更に、回路層の上に絶縁層や保護膜と電極パッドな
どを形成することにより製造されている。
そして、前記のように製造された半導体装置は、電極リ
ードなどに接続するために電極パッドを介してワイヤポ
ンディングされるようになっている。
ードなどに接続するために電極パッドを介してワイヤポ
ンディングされるようになっている。
第７図に、従来一般に知られている半導体装置の一例を
示す。この例の半導体装置１は、半導体結晶基板上に、
種々の工程によって回路層を形成し、これらの回路層を
保護層２で覆い、更に、保護層の一部を除去して電極パ
ッド３を複数形成してなる構成になっている。
示す。この例の半導体装置１は、半導体結晶基板上に、
種々の工程によって回路層を形成し、これらの回路層を
保護層２で覆い、更に、保護層の一部を除去して電極パ
ッド３を複数形成してなる構成になっている。
そして、前記構造の半導体装置１を実装する接ａｍ造と
して、第８図ないし第１０図に示す構造が知られている
。
して、第８図ないし第１０図に示す構造が知られている
。
第８図に示す接続構造は、外部電極（リード）５と電極
パッド３とをワイヤ６で接続した構造であって、第８図
に示す構造を採用する接続方法はワイヤポンディング方
式と称されている。
パッド３とをワイヤ６で接続した構造であって、第８図
に示す構造を採用する接続方法はワイヤポンディング方
式と称されている。
第９図に示す構造は、テープキャリアの電極リード７と
電極パッド３とをバンプ８により接続した構造であって
、第９図に示す構造を採用する接続方法は、Ｔ Ａ Ｂ
（Ｔ ａｐｅ Ａ ｕｔｏｍａｔｅｄ Ｂ ｅｎｄｉ
ｎｇ）方式と称されている。
電極パッド３とをバンプ８により接続した構造であって
、第９図に示す構造を採用する接続方法は、Ｔ Ａ Ｂ
（Ｔ ａｐｅ Ａ ｕｔｏｍａｔｅｄ Ｂ ｅｎｄｉ
ｎｇ）方式と称されている。
第１０図に示す構造は、ポリイミドなどからなる両面テ
ープ１０にインナーリード１１とアウターリード１２を
貼着し、両面テープ１０に形成したデバイスホール１３
に半導体装置１を収納するとともに、インナーリード１
１と半導体装置工の電極パッド３とをバンプ１４により
接続してなる構造である。
ープ１０にインナーリード１１とアウターリード１２を
貼着し、両面テープ１０に形成したデバイスホール１３
に半導体装置１を収納するとともに、インナーリード１
１と半導体装置工の電極パッド３とをバンプ１４により
接続してなる構造である。
「発明が解決しようとする課題」
前記半導体装置１を前記のいずれの構造を採用して実装
する場合においても、実装前に前記半導体装置１の電気
特性が正常であるか否かを検査する必要がある。ここで
従来、半導体装置ｌの検査には、自動ブローμと呼ばれ
る検査装置を用いて探針チエツクを行うようにしている
。この探針チエツクとは、自動ブローμの複数の探針を
半導体装置１の各電極パッド３に押し当て、各探針を介
して半導体装置ｌの回路層に実際に通電することで行な
っている。
する場合においても、実装前に前記半導体装置１の電気
特性が正常であるか否かを検査する必要がある。ここで
従来、半導体装置ｌの検査には、自動ブローμと呼ばれ
る検査装置を用いて探針チエツクを行うようにしている
。この探針チエツクとは、自動ブローμの複数の探針を
半導体装置１の各電極パッド３に押し当て、各探針を介
して半導体装置ｌの回路層に実際に通電することで行な
っている。
ところが、前記探針チエツクの際に、自動ブローμの探
針圧力の調整誤差を生じた場合、あるいは、半導体装置
１が自動ブローμの探針に対して傾斜状態になっている
場合などにおいて、多数の電極パッド３に対する各探針
の圧力が部分的に異常に上昇することがある。すると、
これが原因となって、電極パッド３の下方に設けた絶縁
層などの回路層に負荷をかけ、クランクを生じさせるこ
とがあるために、探針チエツクの後に不良品を実装して
しまう問題があった。
針圧力の調整誤差を生じた場合、あるいは、半導体装置
１が自動ブローμの探針に対して傾斜状態になっている
場合などにおいて、多数の電極パッド３に対する各探針
の圧力が部分的に異常に上昇することがある。すると、
これが原因となって、電極パッド３の下方に設けた絶縁
層などの回路層に負荷をかけ、クランクを生じさせるこ
とがあるために、探針チエツクの後に不良品を実装して
しまう問題があった。
また、−射的な半導体装置において、電極パッド部分の
詳細構造は、第１１図に示すように、電極パッド３の周
囲に保護層２が形成され、電極パッド３の外周部におい
ては、保護層２の段部２！が設けられた構造になってい
る。なお、第１１図において、１５は基板、１６はデバ
イス層、１７は絶縁分離層、Ｊ８は探針、１９は絶縁層
を各々示している。
詳細構造は、第１１図に示すように、電極パッド３の周
囲に保護層２が形成され、電極パッド３の外周部におい
ては、保護層２の段部２！が設けられた構造になってい
る。なお、第１１図において、１５は基板、１６はデバ
イス層、１７は絶縁分離層、Ｊ８は探針、１９は絶縁層
を各々示している。
前記構造の半導体装置において、自動ブローμの探針１
８が電極パッド３の外周部に接触した場合に前述のよう
に探針圧力が高くなると、第１１図の矢印に示すように
探針１８が保護層２の段部２１を側方に押圧する現象が
起こり、これによっ入り、不良品としてしまう問題があ
る。
８が電極パッド３の外周部に接触した場合に前述のよう
に探針圧力が高くなると、第１１図の矢印に示すように
探針１８が保護層２の段部２１を側方に押圧する現象が
起こり、これによっ入り、不良品としてしまう問題があ
る。
更に、前記のような従来の半導体装置では、ブロービン
グによりパッドの表面に凹凸が生じるために、ワイヤポ
ンディング方式でリードと電気的に接続する場合、リー
ドとパッドとの電気的接続が不完全になり、接続不良が
生じやすい問題がある。
グによりパッドの表面に凹凸が生じるために、ワイヤポ
ンディング方式でリードと電気的に接続する場合、リー
ドとパッドとの電気的接続が不完全になり、接続不良が
生じやすい問題がある。
更に、前記ＴＡＢ方式などにおいては、パッド上に形成
するバンプの高さがバラついてリードとの電気的接続が
不完全になり、接続不良が生じ易い問題がある。
するバンプの高さがバラついてリードとの電気的接続が
不完全になり、接続不良が生じ易い問題がある。
本発明は前記課題を解決するためになされたもので、半
導体装置の検査による探針時に電極パッド内部の層にク
ラックを生じさせることがなく、実装前に不良を生じさ
せることのない構造を採用した半導体装置を提供するこ
とを目的とする。
導体装置の検査による探針時に電極パッド内部の層にク
ラックを生じさせることがなく、実装前に不良を生じさ
せることのない構造を採用した半導体装置を提供するこ
とを目的とする。
「課題を解決するための手段」
請求項１に記載した発明は前記課題を解決するために、
半導体素子チップの上面と下面の少なく電極パッドを半
導体素子内部の回路層に接続されてなる半導体装置にお
いて、前記電極パッドの近傍に、電極パッドに接続され
た回路層に接続されたプローブパッドを、総ての電極パ
ッドに対になるように形成してなるものである。
半導体素子チップの上面と下面の少なく電極パッドを半
導体素子内部の回路層に接続されてなる半導体装置にお
いて、前記電極パッドの近傍に、電極パッドに接続され
た回路層に接続されたプローブパッドを、総ての電極パ
ッドに対になるように形成してなるものである。
請求ｑＬ２に記載した発明は前記課題を解決するために
、半導体素子チップの上面と下面の少なくとも一方に、
複数の電極パッドを形成し、前記各電極パッドを半導体
素子チップ内部の回路層に接続してなる半導体装置にお
いて、前記各電極パッドに接続された回路層に接続され
たプローブパッドが、前記半導体素子チップの上面側に
形成された電極パッドに対しては半導体素子チップの下
面側に、また、半導体素子チップの下面側に形成された
電極パッドに対しては半導体素子チップの上面側に、各
々各電極パッドに対になるように形成してなるものであ
る。
、半導体素子チップの上面と下面の少なくとも一方に、
複数の電極パッドを形成し、前記各電極パッドを半導体
素子チップ内部の回路層に接続してなる半導体装置にお
いて、前記各電極パッドに接続された回路層に接続され
たプローブパッドが、前記半導体素子チップの上面側に
形成された電極パッドに対しては半導体素子チップの下
面側に、また、半導体素子チップの下面側に形成された
電極パッドに対しては半導体素子チップの上面側に、各
々各電極パッドに対になるように形成してなるものであ
る。
「作用」
半導体装置の検査を行う際に、各電極パッドに対になる
ように設けたプローブパッドに検査装置の探針を接触さ
せて検査することで、電極パッドおよびその下方の回路
層の損傷が防止される。探針検査で欠陥を生じさせてい
ない半導体装置を実装できるので、不良品が実装される
ことがない。
ように設けたプローブパッドに検査装置の探針を接触さ
せて検査することで、電極パッドおよびその下方の回路
層の損傷が防止される。探針検査で欠陥を生じさせてい
ない半導体装置を実装できるので、不良品が実装される
ことがない。
「実施例」
第１図は、本発明の一実施例を示すもので、この実施例
の半導体装置は、第７図に示す従来の半導体装置と同様
の板状の半導体素子チップ２０であって、その上面には
保護層２１と電極パッド２２が形成されてなる構成のも
のである。また、電極パッド２２は半導体素子チップ２
０の外周部に、外周縁に沿って所定間隔離間して複数形
成されている。これらの電極パッド２２の間の間隔は、
電極パッド２２の幅よりも大きく形成されている。
の半導体装置は、第７図に示す従来の半導体装置と同様
の板状の半導体素子チップ２０であって、その上面には
保護層２１と電極パッド２２が形成されてなる構成のも
のである。また、電極パッド２２は半導体素子チップ２
０の外周部に、外周縁に沿って所定間隔離間して複数形
成されている。これらの電極パッド２２の間の間隔は、
電極パッド２２の幅よりも大きく形成されている。
前記半導体素子チップ２０においては、半導体結晶基板
上に種々の方法で回路層が形成されてなる。回路層を形
成するには、従来から知られている酸化膜形成工程、不
純物拡散工程、イオン注入工程、ＣＶＤ（化学気相蒸着
）による薄膜形成工程、蒸着工程、スパソタリング工程
などの種々の工程を行うことで形成することができる。
上に種々の方法で回路層が形成されてなる。回路層を形
成するには、従来から知られている酸化膜形成工程、不
純物拡散工程、イオン注入工程、ＣＶＤ（化学気相蒸着
）による薄膜形成工程、蒸着工程、スパソタリング工程
などの種々の工程を行うことで形成することができる。
なお、半導体素子チップ２０の内部構造は第１１図に示
す従来構造のものと同等の構造になっている。
す従来構造のものと同等の構造になっている。
この実施例の半導体装置において、従来例の半導体装置
１と異なっているのは、半導体素子チップ２０の外周部
の各電極パッド２２の側方に、ブリッジ部２３を介して
プローブパッド２４が形成された点である。これらのプ
ローブパッド２４とブリッジ部２３は、電極パッド２２
と同等の導電体材料からなり、各プローブパッド２４は
、ブリッジ部２３を介して各電極パッド２２に電気的に
接続されている。なお、前記プローブパッド２４は、半
導体素子チップ２０の上面に形成されている保護層２１
の上に形成することが好ましいが、電極パッド２２を形
成する際に保護膜２１の一部を除去する工程でプローブ
パッド２４用の除去も行って、電極パッド２２とプロー
ブパッド２４とを同時に形成しても良い。
１と異なっているのは、半導体素子チップ２０の外周部
の各電極パッド２２の側方に、ブリッジ部２３を介して
プローブパッド２４が形成された点である。これらのプ
ローブパッド２４とブリッジ部２３は、電極パッド２２
と同等の導電体材料からなり、各プローブパッド２４は
、ブリッジ部２３を介して各電極パッド２２に電気的に
接続されている。なお、前記プローブパッド２４は、半
導体素子チップ２０の上面に形成されている保護層２１
の上に形成することが好ましいが、電極パッド２２を形
成する際に保護膜２１の一部を除去する工程でプローブ
パッド２４用の除去も行って、電極パッド２２とプロー
ブパッド２４とを同時に形成しても良い。
以上のことから本実施例の半導体装置は、電極パッド２
２・・・ あるいは、プローブパッド２４に通電するこ
とにより、半導体装置として使用することができるよう
になっている。
２・・・ あるいは、プローブパッド２４に通電するこ
とにより、半導体装置として使用することができるよう
になっている。
前記構造の半導体装置は製造後において、電気的特性か
良好であるか否かについて自動ブローμなどの検査装置
を用いて探針チエツクする。この探針チエツクには、第
１図に示すように検査装置の探針２５を各々電極パッド
２２ではなく、プロブパッド２４・・・に接触させるこ
とにより行う。
良好であるか否かについて自動ブローμなどの検査装置
を用いて探針チエツクする。この探針チエツクには、第
１図に示すように検査装置の探針２５を各々電極パッド
２２ではなく、プロブパッド２４・・・に接触させるこ
とにより行う。
ここで、探針チエツクの際に、自動ブローμの探針圧力
の調整誤差、あるいは、半導体装置１の傾斜状態などに
起因し探針２５・・・のうちのいずれかがプローブパッ
ド２４に異常な力で押圧されることがある。ところが、
このような場合であってもプローブパッド２４の下が保
護層２１であるので、この保護層２１が探針２５の負荷
に耐え、不良品となることがない。従って保護層２１の
下の回路層にクラックなどにより欠陥を生じることはな
い。なお、保護層２１を除去してプローブパッド２４を
形成した構造であっても、探針位置が電極パッド２２の
位置からずれているので、電極パラド２２の真下の回路
層には負荷がかからないために、不良品としてしまうこ
とがない。
の調整誤差、あるいは、半導体装置１の傾斜状態などに
起因し探針２５・・・のうちのいずれかがプローブパッ
ド２４に異常な力で押圧されることがある。ところが、
このような場合であってもプローブパッド２４の下が保
護層２１であるので、この保護層２１が探針２５の負荷
に耐え、不良品となることがない。従って保護層２１の
下の回路層にクラックなどにより欠陥を生じることはな
い。なお、保護層２１を除去してプローブパッド２４を
形成した構造であっても、探針位置が電極パッド２２の
位置からずれているので、電極パラド２２の真下の回路
層には負荷がかからないために、不良品としてしまうこ
とがない。
ところで、前記構造の半導体装置をフィルムキャリアな
どに装着して実装するには、探針チエツク後Ｊ：第１図
に示すように、フィルムキャリア２６に形成されている
各電極リード２７の先端部を各電極パッド２２上に形成
されているバンプ２８に接合すれば良い。この接合時に
おいて、電極パッド２２およびその下の絶縁層などにク
ラッタなどの欠陥を生じていないので、不良を生じさせ
ることなくフィルムキャリア２６に対する接続を行うこ
とができる。従って不良品の半導体装置を実装してしま
う問題が無くなる。
どに装着して実装するには、探針チエツク後Ｊ：第１図
に示すように、フィルムキャリア２６に形成されている
各電極リード２７の先端部を各電極パッド２２上に形成
されているバンプ２８に接合すれば良い。この接合時に
おいて、電極パッド２２およびその下の絶縁層などにク
ラッタなどの欠陥を生じていないので、不良を生じさせ
ることなくフィルムキャリア２６に対する接続を行うこ
とができる。従って不良品の半導体装置を実装してしま
う問題が無くなる。
また、各電極パッド２２の表面が検査装置の探針で押圧
されていないため平滑なので、バンプ２８が電極パッド
２２上に形成されており、従ってバンプ２８２８と各電
極リード２７との接続を確実に行うことができる。
されていないため平滑なので、バンプ２８が電極パッド
２２上に形成されており、従ってバンプ２８２８と各電
極リード２７との接続を確実に行うことができる。
第２図は本願発明の第２実施例を示すもので、この実施
例は、半導体素子チップ２０の上面に複数の電極パッド
２２を形成し、各電極パッド２２の内側にブリッジ部２
３を介してプローブパッド２４を形成した構造である。
例は、半導体素子チップ２０の上面に複数の電極パッド
２２を形成し、各電極パッド２２の内側にブリッジ部２
３を介してプローブパッド２４を形成した構造である。
なお、このｔ＃造では、電極パッド２２を内側に、プロ
ーブパッド２４を外周部側に形成−しても良い。
ーブパッド２４を外周部側に形成−しても良い。
第３図は本願発明の第３実施例を示すもので、この実施
例は、半導体素子チップ２０の上面周縁部に、半導体素
子チップ２０の周方向に沿って電極パッド３０とプロー
ブパッド３１とを交互に設けた構造である。なお、この
実施例においては電極パッド３０とプローブパッド３１
とを半導体素子チップ２０の上面部で離間させて設け、
両者を接続していないので、各プローブパッド３１を半
導体素子チップ２０の内部側で電極パッド３０に接続す
るか、あるいは、プローブパッド３１を直接電極パッド
３０が接続された回路層に、半導体素子チップ２０の内
部で直接接続して構成する。
例は、半導体素子チップ２０の上面周縁部に、半導体素
子チップ２０の周方向に沿って電極パッド３０とプロー
ブパッド３１とを交互に設けた構造である。なお、この
実施例においては電極パッド３０とプローブパッド３１
とを半導体素子チップ２０の上面部で離間させて設け、
両者を接続していないので、各プローブパッド３１を半
導体素子チップ２０の内部側で電極パッド３０に接続す
るか、あるいは、プローブパッド３１を直接電極パッド
３０が接続された回路層に、半導体素子チップ２０の内
部で直接接続して構成する。
第４図は本願発明の第４実施例を示すもので、この実施
例は、半導体素子チップ２０の外周部に各々離間させて
電極パッド４０を形成し、各電極パッド４０の間隔を電
極パッド４０の幅よりも小さく形成するとともに、各電
極パッド４０の内側の各々にプローブパッド４１を形成
した構造である。この実施例のプローブパッド４１も前
記第３実施例のプローブパッド３１と同様に半導体素子
チップ内部の電極パッドあるいは回路層に接続させて構
成する。
例は、半導体素子チップ２０の外周部に各々離間させて
電極パッド４０を形成し、各電極パッド４０の間隔を電
極パッド４０の幅よりも小さく形成するとともに、各電
極パッド４０の内側の各々にプローブパッド４１を形成
した構造である。この実施例のプローブパッド４１も前
記第３実施例のプローブパッド３１と同様に半導体素子
チップ内部の電極パッドあるいは回路層に接続させて構
成する。
第５図は本願発明の第５実施例を示すもので、この実施
例では、半導体素子チップ２０の外周部に各々離間させ
て電極パッド５０を形成し、各電極パッド５０の間隔を
電極パッド５０の帳よりも大きくするとともに、各電極
パッド５０の間の部分の内側にプローブパッド５１を形
成した構成である。
例では、半導体素子チップ２０の外周部に各々離間させ
て電極パッド５０を形成し、各電極パッド５０の間隔を
電極パッド５０の帳よりも大きくするとともに、各電極
パッド５０の間の部分の内側にプローブパッド５１を形
成した構成である。
第６図は本願発明の第６実施例を示すもので、この実施
例では、半導体素子チップ２０の上面側と下面側の一方
に電極パッド６０を他方にプローブパッド６１を設け、
電極パッド６０とプローブパッド６１とを接続するブリ
ッジ部６２を半導体素子チップ２０を貫通させて設けた
構造である。
例では、半導体素子チップ２０の上面側と下面側の一方
に電極パッド６０を他方にプローブパッド６１を設け、
電極パッド６０とプローブパッド６１とを接続するブリ
ッジ部６２を半導体素子チップ２０を貫通させて設けた
構造である。
以上のように電極パッドとプローブパッドの構造は種々
のものを採用することができるが、前記の構造Ｉ：限る
ものではない。
のものを採用することができるが、前記の構造Ｉ：限る
ものではない。
「発明の効果」
以上説明したように本発明は、半導体素子チップの電極
パッドの近傍にプローブパッドを設けたので、このプロ
ーブパッドに検査装置の探針を当てて検査することがで
き、このようにすれば検査時に不良品を生み出してしま
うことがなくなる。
パッドの近傍にプローブパッドを設けたので、このプロ
ーブパッドに検査装置の探針を当てて検査することがで
き、このようにすれば検査時に不良品を生み出してしま
うことがなくなる。
従ってフィルムキャリアなどを用いて実装する場合、欠
陥のない半導体装置を実装できる効果がある。
陥のない半導体装置を実装できる効果がある。
また、電極パッド表面に検査装置の探針による表面荒れ
を生じないため、電極パッド上に均一にバンプを形成で
きるので、テープキャリアの電極リード等との電気的接
続を確実に行うことができる効果がある。
を生じないため、電極パッド上に均一にバンプを形成で
きるので、テープキャリアの電極リード等との電気的接
続を確実に行うことができる効果がある。
第１図は本発明の半導体装置をフィルムキャリアに装置
した状態を示す斜視図、第２図は本発明の第２実施例の
平面図、第３図は本発明の第３寅施例の平面図、第４図
は本発明の第４実施例の平面図、ｇＪ５図は本発明の第
５実施例の平面図、第６図は本発明の第６実施例の断面
図、第７図は従来の半導体装置の一例を示す斜視図、第
８図はポンディング方式による接続構造を示す側面図、
第９図はＴＡＢ方式による接続構造を示す側面図、第１
０図は両面テープによる接続構造を示す断面図、第１１
図は従来の半導体素子チップの一例の断面図である。 ２０・・・半導体素子チップ、２１・・・保護層、２２
．３０．４０，５０．６０・・・電極パッド、２３・・
・ブリッジ部、２４．３１，４１，５１，６１・・・プ
ローブパッド。
した状態を示す斜視図、第２図は本発明の第２実施例の
平面図、第３図は本発明の第３寅施例の平面図、第４図
は本発明の第４実施例の平面図、ｇＪ５図は本発明の第
５実施例の平面図、第６図は本発明の第６実施例の断面
図、第７図は従来の半導体装置の一例を示す斜視図、第
８図はポンディング方式による接続構造を示す側面図、
第９図はＴＡＢ方式による接続構造を示す側面図、第１
０図は両面テープによる接続構造を示す断面図、第１１
図は従来の半導体素子チップの一例の断面図である。 ２０・・・半導体素子チップ、２１・・・保護層、２２
．３０．４０，５０．６０・・・電極パッド、２３・・
・ブリッジ部、２４．３１，４１，５１，６１・・・プ
ローブパッド。
Claims (2)
- （１）半導体素子チップの上面と下面の少なくとも一方
に複数の電極パッドが形成され、各電極パッドが半導体
素子内部の回路層に接続されてなる半導体装置において
、 前記電極パッドの近傍に、電極パッドに接続された回路
層に接続されたプローブパッドが、総ての電極パッドに
対になるように形成されてなることを特徴とする半導体
装置。 - （２）半導体素子チップの上面と下面の少なくとも一方
に、複数の電極パッドが形成され、各電極パッドが半導
体素子内部の回路層に接続されてなる半導体装置におい
て、 前記各電極パッドに接続された回路層に接続されたプロ
ーブパッドが、前記半導体素子チップの上面側に形成さ
れた電極パッドに対しては半導体素子チップの下面側に
、また、半導体素子チップの下面側に形成された電極パ
ッドに対しては半導体素子チップの上面側に、各々各電
極パッドに対になるように形成されてなることを特徴と
する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146790A JPH0439950A (ja) | 1990-06-05 | 1990-06-05 | 半導体装置 |
| GB9111855A GB2244864B (en) | 1990-06-05 | 1991-06-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146790A JPH0439950A (ja) | 1990-06-05 | 1990-06-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439950A true JPH0439950A (ja) | 1992-02-10 |
Family
ID=15415599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146790A Pending JPH0439950A (ja) | 1990-06-05 | 1990-06-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0439950A (ja) |
| GB (1) | GB2244864B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288150A (ja) * | 2006-03-22 | 2007-11-01 | Fujikura Ltd | 配線基板及びその製造方法 |
| CN100466243C (zh) * | 2005-09-29 | 2009-03-04 | 三洋电机株式会社 | 半导体装置及其制造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3022819B2 (ja) * | 1997-08-27 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| EP1754256B1 (en) * | 2004-05-28 | 2012-01-11 | Nxp B.V. | Chip having two groups of chip contacts |
| CN102388455B (zh) * | 2009-04-15 | 2015-09-30 | 奥林巴斯医疗株式会社 | 半导体装置、半导体装置的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274632A (ja) * | 1986-05-22 | 1987-11-28 | Hitachi Ltd | 検査用小基板およびその使用方法 |
| JPH0281454A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 半導体集積回路装置及びその検査方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2177253B (en) * | 1985-06-28 | 1988-11-09 | Gen Electric Co Plc | An electrical interconnecting arrangement for a semiconductor device |
| US4924589A (en) * | 1988-05-16 | 1990-05-15 | Leedy Glenn J | Method of making and testing an integrated circuit |
| JPH07109842B2 (ja) * | 1989-06-09 | 1995-11-22 | 株式会社東芝 | テープキャリアのテスト方法 |
| EP0457013A3 (en) * | 1990-04-16 | 1992-03-04 | National Semiconductor Corporation | Ferroelectric capacitor test structure for chip die |
-
1990
- 1990-06-05 JP JP2146790A patent/JPH0439950A/ja active Pending
-
1991
- 1991-06-03 GB GB9111855A patent/GB2244864B/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2244864A (en) | 1991-12-11 |
| GB2244864B (en) | 1995-01-18 |
| GB9111855D0 (en) | 1991-07-24 |
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