JPH0281454A - 半導体集積回路装置及びその検査方法 - Google Patents
半導体集積回路装置及びその検査方法Info
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- JPH0281454A JPH0281454A JP63232372A JP23237288A JPH0281454A JP H0281454 A JPH0281454 A JP H0281454A JP 63232372 A JP63232372 A JP 63232372A JP 23237288 A JP23237288 A JP 23237288A JP H0281454 A JPH0281454 A JP H0281454A
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置（以下ＬＳＩと呼ぶ）に係
り、特に検査が容易にできる該装置の構造及びその検査
方法に関する。
り、特に検査が容易にできる該装置の構造及びその検査
方法に関する。
従来ＬＳＩの概略を第２図に示す。１はＬＳＩであり、
図は正面図（素子面）、および断面図である。トランジ
スタ、抵抗といった素子１０１は素子類Ｓ内に周知の半
導体製造プロセスにて作成されている。素子領域Ｓの周
辺にはこのＬＳＩＩの検査、および外部との電気的接続
を目的とした電極２が配置されている。電極２と素子１
０１は配線３によって電気的に接続されている。通常の
ＬＳＩ製造工程では該電極２を用いて素子領域に検査信
号を入力し、また出力信号を取り出している。更にこの
検査の後、該電極２を用いてＬ Ｓ Ｉ実装用基板等と
電気的接続を行う。従来の検査では該電極２の間隔に合
せた金属製の針を該電極に接触させて行なわれていた。
図は正面図（素子面）、および断面図である。トランジ
スタ、抵抗といった素子１０１は素子類Ｓ内に周知の半
導体製造プロセスにて作成されている。素子領域Ｓの周
辺にはこのＬＳＩＩの検査、および外部との電気的接続
を目的とした電極２が配置されている。電極２と素子１
０１は配線３によって電気的に接続されている。通常の
ＬＳＩ製造工程では該電極２を用いて素子領域に検査信
号を入力し、また出力信号を取り出している。更にこの
検査の後、該電極２を用いてＬ Ｓ Ｉ実装用基板等と
電気的接続を行う。従来の検査では該電極２の間隔に合
せた金属製の針を該電極に接触させて行なわれていた。
この複数の金属製の針によって検査信号の入出力を行う
。一般に針はタングステン等の金属の加工材であり１間
隔は２００μｍ程度である。半導体基板２００はシリコ
ン、あるいはＧａＡｓ製であり、素子１０１が作り込ま
れている。２０１は絶縁層薄膜であり、この１中に配線
が形成される。この種の装置に関連するものには、例え
ば、「超高速バイポーラ・デバイス、永田著 培風館（
昭和６０年１１月）。
。一般に針はタングステン等の金属の加工材であり１間
隔は２００μｍ程度である。半導体基板２００はシリコ
ン、あるいはＧａＡｓ製であり、素子１０１が作り込ま
れている。２０１は絶縁層薄膜であり、この１中に配線
が形成される。この種の装置に関連するものには、例え
ば、「超高速バイポーラ・デバイス、永田著 培風館（
昭和６０年１１月）。
２３４頁がある。
近年、半導体素子の微細化は向上の一途をたどっており
、ＬＳＩの集積度もこれに伴い向上している。一方、Ｌ
ＳＩの集積度が上がるにつれて上記電極２の必要数も増
加する。この関係は良く知られているレントの法則（Ｒ
ｅｎｔ’ｓ Ｒｕ１ｅ）Ｐ＝ａＸＡ’ によって端的に表される。ここで、ＡはＬＳＩ中の素子
数、Ｐは必要な電極数である。ａ、ｂは定数である。こ
の式は、必要な電極数は素子数のｂ乗に比例して増加す
ることを示している。一方、素子の微細化技術の向上に
よってＬＳＩチップのサイズはほとんど大きくせずに済
んでいる。従って、従来とほぼ同一面積のＬＳＩチップ
の上に、より多くの電極２を実現しなくてはならない。
、ＬＳＩの集積度もこれに伴い向上している。一方、Ｌ
ＳＩの集積度が上がるにつれて上記電極２の必要数も増
加する。この関係は良く知られているレントの法則（Ｒ
ｅｎｔ’ｓ Ｒｕ１ｅ）Ｐ＝ａＸＡ’ によって端的に表される。ここで、ＡはＬＳＩ中の素子
数、Ｐは必要な電極数である。ａ、ｂは定数である。こ
の式は、必要な電極数は素子数のｂ乗に比例して増加す
ることを示している。一方、素子の微細化技術の向上に
よってＬＳＩチップのサイズはほとんど大きくせずに済
んでいる。従って、従来とほぼ同一面積のＬＳＩチップ
の上に、より多くの電極２を実現しなくてはならない。
この結果、該電極２をＬＳＩの周辺に限らず内部に行列
状に配置して必要数を満足せんとしている。
状に配置して必要数を満足せんとしている。
このような行列状に配置された電極については。
例えば周知のフリップチップ実装方式を用いれば外部と
の電気的接続可能である。しかし、このような行列状の
配置では、従来の金属針による検査が非常に困難になる
。なぜならば、従来の方式では個別に作製された金属針
を、該行列状電極の間隔に精度良く合わせなければなら
ず、電極の配置が行列状になり、しかも数が増加してい
るため全ピンの位置合わせが幾重的に難しくなる。第３
図（ａ）に従来の方式によって検査されているＬＳＩの
側面図を示し、第３図（ｂ）には行列状に配置された電
極を従来と同じ方式で検査した場合の側面図を示す。第
３図（ｂ）の場合、針先４を電極の中心０に位置合せす
るためには、電極配置の外周と内部でθをそれぞれ調整
しなくてはならない。θは金属針４とＬＳＩＩの面がな
す角である。
の電気的接続可能である。しかし、このような行列状の
配置では、従来の金属針による検査が非常に困難になる
。なぜならば、従来の方式では個別に作製された金属針
を、該行列状電極の間隔に精度良く合わせなければなら
ず、電極の配置が行列状になり、しかも数が増加してい
るため全ピンの位置合わせが幾重的に難しくなる。第３
図（ａ）に従来の方式によって検査されているＬＳＩの
側面図を示し、第３図（ｂ）には行列状に配置された電
極を従来と同じ方式で検査した場合の側面図を示す。第
３図（ｂ）の場合、針先４を電極の中心０に位置合せす
るためには、電極配置の外周と内部でθをそれぞれ調整
しなくてはならない。θは金属針４とＬＳＩＩの面がな
す角である。
しかもこの位置合せを各針毎に行う必要がある。
このように高集積ＬＳＩの検査は非常に困雅になりつつ
ある。本発明の目的は上述した問題点を解決し、検査が
容易なＬＳＩ構造とその検査方法を提供することにある
。
ある。本発明の目的は上述した問題点を解決し、検査が
容易なＬＳＩ構造とその検査方法を提供することにある
。
Ｌ記目的は、上述した電極を検査用電極と電気的接続用
電極とに、その電気的接続を保ちながらその配置を分離
し、電気的接続用電極はＬＳＩ内部に配置し、検査用電
極はその間隔を電気的接続用電極の間隔より狭めて、Ｌ
ＳＩの周辺に列状に配置することにより達成される。
電極とに、その電気的接続を保ちながらその配置を分離
し、電気的接続用電極はＬＳＩ内部に配置し、検査用電
極はその間隔を電気的接続用電極の間隔より狭めて、Ｌ
ＳＩの周辺に列状に配置することにより達成される。
検査用電極を電気的接続用電極と分離してＬＳＩ１の周
囲に配置することにより、検査の際上述したθ方向等の
複雑な位置合わせを必要とせず、従来通り検査に行える
。なお、電気的接続用ｆ４極と同数の検査用電極を実現
するためには、検査用電極の間隔を電位的接続用電極の
間隔に比べて狭めればよい、なお、検査用電極の間隔を
電気的接続用電極の間隔に比べて狭めることにより、従
来の金属針ではこの間隔に対応した針材の加工が困難に
なる。しかし、これには従来の金ｇ！ｔｍ針の代わりに
特願昭６２−３０５６３６号で示したマイクロプローバ
を用いればこの困難を克服できる。
囲に配置することにより、検査の際上述したθ方向等の
複雑な位置合わせを必要とせず、従来通り検査に行える
。なお、電気的接続用ｆ４極と同数の検査用電極を実現
するためには、検査用電極の間隔を電位的接続用電極の
間隔に比べて狭めればよい、なお、検査用電極の間隔を
電気的接続用電極の間隔に比べて狭めることにより、従
来の金属針ではこの間隔に対応した針材の加工が困難に
なる。しかし、これには従来の金ｇ！ｔｍ針の代わりに
特願昭６２−３０５６３６号で示したマイクロプローバ
を用いればこの困難を克服できる。
マイクロプローバでは多数の検査針を一括して、しかも
半導体製造のリゾグラフィの精度で微細かつ高精度に作
ることができるので、本発明の要請に十分対応すること
ができる。
半導体製造のリゾグラフィの精度で微細かつ高精度に作
ることができるので、本発明の要請に十分対応すること
ができる。
以下、本発明の実施例を図を用いて説明する。
第１図は本発明によるＬＳＩの１つの実施例の正面図（
素子面）と断面図である。４は電気的接続用電極であり
、ＬＳＩＩ内部の素子エリア上に行列状に配置されてい
る。５は検査用電極であり。
素子面）と断面図である。４は電気的接続用電極であり
、ＬＳＩＩ内部の素子エリア上に行列状に配置されてい
る。５は検査用電極であり。
ＬＳＩの周辺に配置されている。６は電極４と電極５を
接続する配線である。なお、本実施例では、配線６の途
中に素子１００を形成しである。素子１００として例え
ば電界効果型トランジスタを用いれＬＳＩの上で検査装
置と被検査装置（ＬＩＳｌ）のインピーダンス整合がと
れるので、電界効果型トランジスタが無い場合に比べて
精度の高い検査が可能である。この構造は、従来−つで
あった電極を４と５の二つに分離し、更に基板２００が
半導体であることを利用している。また、本実施例では
電極５の間隔ＬＴを可能な限りつめ、電気的接続用電極
４の数以上の検査電極５を設けている。このため外部と
の電気的接続を必要としない素子１０３も配線１４を用
いて検査用電極５と接続できる。これにより、より多く
の検査信号を入出力することが可能となり、検査の確か
さが向上する。なお、配ｍ１４の途中にも先に述べた理
由により素子（電界効果型トランジスタ等）１００が設
けである。ＬＳＩＩは例えば・］、ｃｍＸ１ｃｍの大き
さで、シリコン製である。図に示した電極および配線は
、例えばアルミニウム等の金属の蒸着膜である。特に電
極部には、接続や接触の信頼水を向上させるため、ニッ
ケルや金等の金属も適宜蒸着されている。検査用電極の
間隔ＬＴ、電気的接続用電池の間隔ＬＰは例えば、ＬＴ
＝４０μｍ、ＬＰ＝２００μｍである。また、電極４は
１００ｕｍＸ１１００ｕで、電極５は２０μｍＸ２０μ
ｍである。図では、わかりやすくするために電極の間隔
と寸法を幾分拡大して示しである。
接続する配線である。なお、本実施例では、配線６の途
中に素子１００を形成しである。素子１００として例え
ば電界効果型トランジスタを用いれＬＳＩの上で検査装
置と被検査装置（ＬＩＳｌ）のインピーダンス整合がと
れるので、電界効果型トランジスタが無い場合に比べて
精度の高い検査が可能である。この構造は、従来−つで
あった電極を４と５の二つに分離し、更に基板２００が
半導体であることを利用している。また、本実施例では
電極５の間隔ＬＴを可能な限りつめ、電気的接続用電極
４の数以上の検査電極５を設けている。このため外部と
の電気的接続を必要としない素子１０３も配線１４を用
いて検査用電極５と接続できる。これにより、より多く
の検査信号を入出力することが可能となり、検査の確か
さが向上する。なお、配ｍ１４の途中にも先に述べた理
由により素子（電界効果型トランジスタ等）１００が設
けである。ＬＳＩＩは例えば・］、ｃｍＸ１ｃｍの大き
さで、シリコン製である。図に示した電極および配線は
、例えばアルミニウム等の金属の蒸着膜である。特に電
極部には、接続や接触の信頼水を向上させるため、ニッ
ケルや金等の金属も適宜蒸着されている。検査用電極の
間隔ＬＴ、電気的接続用電池の間隔ＬＰは例えば、ＬＴ
＝４０μｍ、ＬＰ＝２００μｍである。また、電極４は
１００ｕｍＸ１１００ｕで、電極５は２０μｍＸ２０μ
ｍである。図では、わかりやすくするために電極の間隔
と寸法を幾分拡大して示しである。
第４図は本発明によるＬＳＩの実装方法の１実施例を説
明するための側面図である。１は本発明によるり、ＳＩ
である。９はＬＳＩＩが搭載される電子計算機等の基板
であり、例えばアルミナ等のセラミックスである。７は
先に説明したフリップチップ接続のための半田球である
。８は基板９側の接続電極である。ＬＳＩＩと基板９は
半田球７を介して接続される。
明するための側面図である。１は本発明によるり、ＳＩ
である。９はＬＳＩＩが搭載される電子計算機等の基板
であり、例えばアルミナ等のセラミックスである。７は
先に説明したフリップチップ接続のための半田球である
。８は基板９側の接続電極である。ＬＳＩＩと基板９は
半田球７を介して接続される。
なお、検査用の電極５は検査が終了した後は必要では無
く、この電極５がＬＳＩ実装後の動作に影響をおよぼす
可能性がある場合は次のようにして、該電極５を切り離
すことができる。例えば、第１図に示す配線６上の点Ｘ
に逐次レーザー、あるいはイオンソビーム等を照射し、
配線を切り離す９この場合、ＬＳＩＩの周辺に素子１０
１、素子１０３とは電気的に切断された電極５が残る。
く、この電極５がＬＳＩ実装後の動作に影響をおよぼす
可能性がある場合は次のようにして、該電極５を切り離
すことができる。例えば、第１図に示す配線６上の点Ｘ
に逐次レーザー、あるいはイオンソビーム等を照射し、
配線を切り離す９この場合、ＬＳＩＩの周辺に素子１０
１、素子１０３とは電気的に切断された電極５が残る。
あるいは、検査の後ウェーハからＬＳＩＩを切り出す際
に、第１図中に示す線分Ｙ−Ｚに従って切り出すことに
よっても可能である。この場合、電極４からＬＳＩの周
辺部に向って片側が開放された配線６、あるいは４が残
る。
に、第１図中に示す線分Ｙ−Ｚに従って切り出すことに
よっても可能である。この場合、電極４からＬＳＩの周
辺部に向って片側が開放された配線６、あるいは４が残
る。
なお１本発明においては従来の金属針による検査が困難
で、先に説明したマイクロプローバ等の検査装置が必要
である。ここで簡単に、特願昭６２−３０５６３６号に
おける該プローバの構造についてふれておく。第５図は
該マイクロプローバの斜視図で、配線の形成されである
側から見た図である。１０がプローバ本体であり、１１
は本体と一体成形されたビームである。更にビームの先
端には針１２が一体成形されている。これら１本体１ｏ
、ビーム１１、針１２はシリンコン環で、方位依存性異
方性エツチング等のフォトリソグラフィ技術を用いれば
、被検査体であるＬＳＩと同程度の精度で一体成形する
ことが可能である。先に述べたようにビーム１１は、例
えば４０μｍ間隔といった、従来の金属針方式では作製
困難な構造を高精度に実現できる。１３は針１２から引
きだされた配線である。検査の際は、針１２第１図にお
ける検査電極５に接触して検査信号の入出力を行う。
で、先に説明したマイクロプローバ等の検査装置が必要
である。ここで簡単に、特願昭６２−３０５６３６号に
おける該プローバの構造についてふれておく。第５図は
該マイクロプローバの斜視図で、配線の形成されである
側から見た図である。１０がプローバ本体であり、１１
は本体と一体成形されたビームである。更にビームの先
端には針１２が一体成形されている。これら１本体１ｏ
、ビーム１１、針１２はシリンコン環で、方位依存性異
方性エツチング等のフォトリソグラフィ技術を用いれば
、被検査体であるＬＳＩと同程度の精度で一体成形する
ことが可能である。先に述べたようにビーム１１は、例
えば４０μｍ間隔といった、従来の金属針方式では作製
困難な構造を高精度に実現できる。１３は針１２から引
きだされた配線である。検査の際は、針１２第１図にお
ける検査電極５に接触して検査信号の入出力を行う。
本願発明によれば、ＬＳＩの検査を容易、かつ高精度に
行うことができる。従って、ＬＳＩの集積化の向上に対
し効果がある。
行うことができる。従って、ＬＳＩの集積化の向上に対
し効果がある。
第１図は本発明の１実施例の正面図、第２図は従来技術
を説明するための従来ＬＳＩ正面図、第３図は従来検査
技術を説明するための側面図、第４図は本発明によるＬ
ＳＩの実装方法の１実施例を説明するための側面図、第
５図はマイクロプローバを説明するための斜視図である
。 符号の説明 １・・・集積回路装置（ＬＳＩ）、２・・・電極、３・
・・配線、４・・・電気的接続用の′Ｉｌ極、５・・・
検査用の電極、６・・・配線、７・・・半田球、８・・
・電極、９・・基板、１０・・・マイクロブローバ本体
、１１・・・ビーム、１２・・・針、１３．１４・・・
は線、１００，１０１・・素子、１０３・・・外部との
電気的接続を必要としない素子、２００・・・半導体基
板、２０１・・・＃＠縁層薄膜。 ７０／ ２ρＩ 第４目
を説明するための従来ＬＳＩ正面図、第３図は従来検査
技術を説明するための側面図、第４図は本発明によるＬ
ＳＩの実装方法の１実施例を説明するための側面図、第
５図はマイクロプローバを説明するための斜視図である
。 符号の説明 １・・・集積回路装置（ＬＳＩ）、２・・・電極、３・
・・配線、４・・・電気的接続用の′Ｉｌ極、５・・・
検査用の電極、６・・・配線、７・・・半田球、８・・
・電極、９・・基板、１０・・・マイクロブローバ本体
、１１・・・ビーム、１２・・・針、１３．１４・・・
は線、１００，１０１・・素子、１０３・・・外部との
電気的接続を必要としない素子、２００・・・半導体基
板、２０１・・・＃＠縁層薄膜。 ７０／ ２ρＩ 第４目
Claims (1)
- 【特許請求の範囲】 １、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、外部との電気的接続
用電極と検査用電極が電気的導通を保ちながら分離され
、該電気的接続用電極は該装置の中心に２次元に配列さ
れ、該検査用電極は該装置の周囲に１次元列状に配置さ
れたことを特徴とする半導体集積回路装置。 ２、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、外部との電気的接続
用電極と検査用電極が電気的導通を保ちながら分離され
ており、該検査用電極の最小間隔が該電気的接続用電極
の最小間隔より狭いことを特徴とする半導体集積回路装
置。 ３、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、該装置の電気接続用
電極に半導体素子を介して別の電極を接続し、該別の電
極を用いて、該装置の検査が行なわれることを特徴とす
る半導体集積回路装置。 ４、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、外部との電気的接続
を必要とする素子は、外部との電気的接続用電極と、該
電極と電気導通を保った検査用電極を具備し、外部との
電気的接続を必要といない素子の一部の素子は検査用電
極のみを具備したことを特徴とする半導体集積回路装置
。 ５、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、電気的接続用電極か
ら該装置の周辺部に向って片側が開放された配線が形成
されていることを特徴とする半導体集積回路装置。 ６、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置であって、該装置の周辺に、該
装置の動作に必要な素子のいずれとも接続されていない
電極が、列状に配置されたことを特徴とする半導体集積
回路装置。 ７、半導体基板から成り、該基板の表面に素子が形成さ
れた半導体集積回路装置の検査方法であって、該装置の
中心に２次元配列された電気的接続用電極と電気導通を
保ちながら、該装置の周波に１次元状配置され、かつ該
電気的接続用電極の間隔より狭い検査用電極に、検査用
針を接触されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232372A JPH0281454A (ja) | 1988-09-19 | 1988-09-19 | 半導体集積回路装置及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232372A JPH0281454A (ja) | 1988-09-19 | 1988-09-19 | 半導体集積回路装置及びその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281454A true JPH0281454A (ja) | 1990-03-22 |
Family
ID=16938192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232372A Pending JPH0281454A (ja) | 1988-09-19 | 1988-09-19 | 半導体集積回路装置及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439950A (ja) * | 1990-06-05 | 1992-02-10 | Alps Electric Co Ltd | 半導体装置 |
| JPH0945741A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-09-19 JP JP63232372A patent/JPH0281454A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439950A (ja) * | 1990-06-05 | 1992-02-10 | Alps Electric Co Ltd | 半導体装置 |
| JPH0945741A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体集積回路 |
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