KR100472580B1 - 포토리소그래피 공정에 의해 형성된 콘택트 구조 - Google Patents

포토리소그래피 공정에 의해 형성된 콘택트 구조 Download PDF

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KR100472580B1
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Abstract

반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드를 테스트하기 위한 콘택트 구조는 포토리소그래피 기술에 의해 기판의 평탄한 표면상에 형성된다. 콘택트 구조는 비등방성 에칭 공정을 통해 형성된 경사진 지지부를 갖는 실리콘 기부와, 상기 실리콘 기부상에 형성되고 상기 경사진 지지부로부터 돌출된 절연층과, 상기 절연층상에 도전성 물질로 형성된 도전층을 포함하고, 상기 절연층과 상기 도전층에 의해 비임부가 형성되고, 상기 비임부는 상기 비임부의 팁이 콘택트 타겟을 향해 가압될 때 상기 비임부의 횡방향으로 탄성력을 발휘하여 접촉력을 형성한다.

Description

포토리소그래피 공정에 의해 형성된 콘택트 구조{CONTACT STRUCTURE FORMED BY PHOTOLITHOGRAPHY PROCESS}
본 발명은 전기 회로들이나 장치들의 패드들, 전극, 또는 리드들과 같은 콘택트 타겟들과 전기적 접속을 이루기 위한 콘택트 구조들에 관한 것으로서, 더 구체적으로는, 반도체 웨이퍼들, 패키지화된 반도체 장치들, IC 칩들, 인쇄 회로 보드들 등을 높은 속도, 주파수 범위, 밀도, 및 품질로 테스트하기 위한 예를 들어 프로브 카드에서 사용되는 콘택트 구조들에 관한 것이다.
LSI와 VLSI 회로들과 같은 고밀도와 고속의 전기 장치들을 테스트하는 데 있어서, 프로브 콘택터들과 같은 고성능의 콘택트 구조들이 사용되어야 한다. 본 발명의 콘택트 구조는 번-인 테스팅을 포함하여 반도체 웨이퍼들이나 다이의 테스팅에 응용 가능할 뿐만 아니라, 패키지화된 반도체 장치들, 인쇄 회로 보드들 등의 번-인 및 테스팅에도 응용 가능하다. 그러나, 설명의 편의상, 본 발명은 주로 반도체 웨이퍼 테스팅을 참조하여 설명된다.
테스트될 반도체 장치들이 반도체 웨이퍼 형태로 있는 경우, IC 테스터와 같은 반도체 테스트 시스템은 통상, 반도체 웨이퍼를 자동으로 테스트하기 위한 자동 웨이퍼 프로버와 같은 기판 핸들러를 동반한다. 이러한 예가 도 1에 도시되어 있는데, 반도체 테스트 시스템은 보통 분리된 하우징 내에 있고 케이블 다발들로 테스트 시스템의 메인 프레임에 전기적으로 접속된 테스트 헤드를 갖는다. 테스트 헤드와 기판 핸들러는 서로 기계적, 전기적으로 상호 작용을 하고, 테스트될 반도체 웨이퍼들은 기판 핸들러에 의해 테스트 헤드의 테스트 위치에 자동적으로 제공된다.
테스트 헤드 상에서, 테스트될 반도체 웨이퍼에는 반도체 테스트 시스템에 의해 생성된 테스트 신호들이 제공된다. 테스트중인 반도체 웨이퍼상의 IC 회로들로부터의 결과 출력 신호들은 반도체 테스트 시스템에 전송되는데, 여기서 이 신호들은 기대되는 데이터와 비교되어 반도체 웨이퍼상의 IC 회로들이 정확히 기능을 하는지의 여부를 판정한다.
테스트 헤드와 기판 핸들러는 테스트 헤드의 전기적 풋프린트, 동축 케이블들, 포고-핀들(pogo-pins), 및 커넥터들에만 유일하게 전기 회로 접속들을 갖는 인쇄 회로 보드인 기능 보드(120)를 포함한 인터페이스 소자(140)와 접속된다. 테스트 헤드(100)는 테스트 채널들이나 테스트 핀들의 개수에 대응하는 많은 개수의 인쇄 회로 보드들(150)을 포함한다. 인쇄 회로 보드들 각각은 기능 보드(120)의 대응 콘택트 단자(121)를 수용하는 커넥터(160)를 갖는다. "프로그" 링(130)은 기능 보드(120)상에 탑재되어 기판 핸들러(400)에 대한 콘택트 위치를 정확히 결정한다. 프로그 링(130)은 ZIF 커넥터들이나 포고-핀들과 같은, 동축 케이블들(124)을 통해 콘택트 단자들(121)에 접속된 많은 개수의 콘택트 핀들(141)을 갖는다.
도 2는 반도체 웨이퍼를 테스트하는 경우 기판 핸들러(웨이퍼 프로버)(400), 테스트 헤드(100), 및 인터페이스 소자(140)의 구조를 상세히 나타낸다. 도 2에 도시된 바와 같이, 테스트 헤드(100)는 기판 핸들러(400) 위에 배치되고 인터페이스 소자(140)를 통해 기판 핸들러에 기계적, 전기적으로 접속된다. 기판 핸들러 (400)에서, 테스트될 반도체 웨이퍼(300)는 처크(chuck)(180)상에 탑재된다. 프로브 카드(170)는 테스트될 반도체 웨이퍼(300) 위에 제공된다. 프로브 카드(170)는 테스트받는 반도체 웨이퍼(300)의 IC 회로 내의 회로 단자들이나 콘택트 타겟들과 접촉할 많은 개수의 프로브 커넥터들이나 콘택트 구조들 (캔티레버들이나 니들들) (190)을 갖는다.
프로브 카드(170)의 전기 단자들이나 콘택트 수용체들은 프로그 링(130)에 제공된 콘택트 핀들(141)에 전기적으로 접속된다. 콘택트 핀들(141)은 또한 동축 케이블들(124)에 의해 기능 보드(120)의 콘택트 단자들(121)에 접속되는데, 여기서 각각의 콘택트 단자(121)는 테스트 헤드(100)의 인쇄 회로 보드(150)에 접속된다. 또한, 인쇄 회로 보드(150)는 수백개의 내부 케이블들을 갖는 케이블(110)을 통해 반도체 테스트 시스템에 접속된다.
이러한 구성에서, 프로브 콘택터들(190)은 처크(180)상의 반도체 웨이퍼(300)의 표면에 접촉하여 테스트 신호를 반도체 웨이퍼(300)에 인가하고 웨이퍼(300)로부터 그 결과의 출력 신호들을 수신한다. 테스트받는 웨이퍼(300)로부터의 결과 출력 신호들은 반도체 테스트 시스템에 의해 생성된 기대 데이터와 비교되어 반도체 웨이퍼(300)가 적당하게 기능하는지의 여부를 판정한다.
도 3은 도 2의 프로브 카드(170)의 저면도이다. 이 예에서, 프로브 카드(170)는 에폭시 링을 갖는데, 그 위에는 니들이나 캔틸레버로 일컬어지는 복수의 프로브 커넥터들(190)이 탑재되어 있다. 반도체 웨이퍼(300)를 탑재하는 처크(180)가 도 2의 위쪽으로 이동한다면, 캔티레버들(190)의 팁들은 웨이퍼(300)상의 패드들이나 범프들에 접촉한다. 캔티레버들(190)의 끝단들은 배선들(194)에 접속되는데, 이 배선들(194)은 프로브 카드(170)에 형성된 전송 라인들(도시되지 않음)에 더 접속된다. 전송 라인들은 복수개의 전극들(197)에 접속되는데, 이 전극들(197)은 도 2의 포고 핀들(141)에 접촉한다.
전형적으로, 프로브 카드(170)는 접지 플레인들, 전력 플레인들을 갖는 폴리이미드 기판들의 다중층과 많은 층들 상의 신호 전송 라인들로 구성된다. 당해 분야에 공지된 바와 같이, 각각의 신호 전송 라인들은 폴리이미드의 유전 상수, 프로브 카드(170) 내의 신호의 인덕턴스 및 캐패시턴스와 같은 분포된 파라메터들을 밸런싱함에 의해 50ohm과 같은 특성 임피던스를 갖도록 디자인된다. 따라서, 신호 라인들은 높은 주파수의 전송 대역폭을 달성하도록, 스테디 스테이트 동안의 전류와 장치의 출력들을 스위칭함에 의해 발생되는 높은 전류 피크들을 제공하는 웨이퍼 (300)에 임피던스가 정합된 라인들이다. 노이즈를 제거하기 위해, 캐패시터들(193, 195)이 전력 플레인과 접지 플레인 사이의 프로브 카드상에 제공된다.
프로브 카드(170)의 등가 회로가 도 4에 도시되며, 이는 종래의 프로브 카드 기술의 대역폭의 제약을 설명해 준다. 도 4의 a와 b에 도시된 바와 같이, 프로브 카드(170)상의 신호 전송 라인은 전극(197), 스트립(임피던스 정합됨) 라인(196), 배선(194), 및 니들(캔틸레버)(190)로부터 연장된다. 배선(194)과 니들(190)은 임피던스 정합이 되어 있지 않으므로, 이 부분들은 도 4c에 도시된 바와 같이 높은 주파수에서 인덕터 L로서 기능한다. 배선(194)과 니들(190)의 총 길이는 약 20-30mm이기 때문에, 테스트중인 고주파수 성능의 장치를 테스트함에 있어서 상당한 주파수 제약을 초래한다.
프로브 카드(170) 내의 주파수 대역을 제약하는 다른 인자들은 도 4d와 도 4e에 도시된 전력 니들 및 접지 니들에 있다. 전력 라인이 테스트중인 장치에 충분히 큰 전류를 제공할 수 있다면, 이것은 장치를 테스팅하는 데 있어서 동작 주파수에 심각한 제약을 주지 않는다. 그러나, 전력을 접지하기 위해 직렬로 접속된 배선(194)과 니들(190) (도 4e)뿐만 아니라 전력을 공급하기 위해 직렬로 접속된 배선(194)과 니들(190) (도 4d)은 인덕터들과 등가이기 때문에, 고속의 전류 흐름은 심각한 제약을 받는다.
또한, 캐패시터들(193, 195)은 전력 라인과 접지 라인 사이에 배치되어 전력 라인들상의 노이즈나 서지 펄스들을 필터링함에 의해 테스트중인 장치의 적당한 기능을 보장한다. 캐패시터들(193)은 10㎌과 같은 비교적 큰 값을 갖고, 필요하다면 스위치들에 의해 전력 라인들로부터 단절될 수 있다. 캐패시터들(195)은 0.01㎌과 같은 비교적 작은 캐패시턴스 값을 갖고, DUT에 가까이 고정적으로 접속된다. 이 캐패시터들은 전력 라인들에 고주파 디커플링 기능을 한다.
따라서, 상기에서 주시된 바와 같은 가장 널리 사용되는 프로브 커넥터들은 대략 200㎒의 주파수 대역으로 제한되는데, 이것은 최근의 반도체 장치들을 테스트하는 데에 불충분하다. 산업 분야에서는, 적어도 현재 1㎓ 이상의 수준인 테스터 용량과 같은 주파수 대역이 가까운 미래에 필요할 것으로 생각한다. 또한, 산업상, 프로브 카드가 많은 개수의 반도체 장치들, 특히 32개 이상의 메모리들을 병렬로 핸들링(병렬 테스트)하여 테스트 쓰루풋을 증가시킬 수 있는 것이 바람직하다.
멤브레인 콘택터들을 갖는 비교적 새로운 타입의 프로브 카드는, 임피던스 정합된 전송 라인들을 콘택터들의 팁들에 결합시킬 수 있기 때문에 충분히 높은 대역폭을 가질 수 있을 것으로 기대된다. 그러나, 멤브레인 콘택터들은 온도 변화에 의해 어느 정도 변형되어 콘택트 기능이 더 이상 이용 가능하지 않다는 점에서 불리하다. 멤브레인 콘택터들의 다른 단점은, 콘택트들에 탄성력을 제공하기가 어렵기 때문에 단지 제한된 개수의 콘택트들만이 멤브레인상에 제조될 수 있다는 것이다. 종래 기술에 고유한 마지막 한가지 단점은 콘택트들의 개개의 컴플라이언스가 서로에 대해 부족하다는 것이다. 한 포인트로부터 다른 포인트까지의 토폴로지에 있어서 접촉 표면에 아노말리들(anomalies)이 존재한다면 (더 넓은 면적에 대해서는 더 현저함 ), 이러한 변화는 한 콘택트씩 개별적으로 본다고 해서 설명될 수 없다. 그러므로, 멤브레인 콘택터들은 많은 개수의 장치들을 병렬로 테스팅하는 데에 적합하지 않다.
종래 기술에 있어서, 도 3에 도시된 바와 같은 프로브 카드와 프로브 콘택트들은 수작업으로 만들어지고, 그 결과 일정하지 않은 품질을 초래한다. 이렇게 일정하지 않은 품질에는 사이즈, 주파수 대역폭, 접촉력, 및 저항 등의 변동들을 포함한다. 종래의 프로브 콘택트들에 있어서, 접촉 기능을 신뢰적이지 못하게 만드는 또 다른 인자는 프로브 콘택터들과 테스트중인 반도체 웨이퍼가 다른 온도 팽창율을 갖는다는 것이다. 따라서, 변화하는 온도에서, 접촉 위치들 사이가 변화되어 접촉력, 접촉 저항, 및 대역폭에 악영향을 주게 된다.
그러므로, 본 발명의 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하는 데 사용되는, 차세대 반도체 기술에 대한 테스트 요건들을 만족하는 매우 높은 동작 주파수를 갖는 콘택트 구조들을 제공하는 것이다.
본 발명의 다른 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하는 데 사용되는, 많은 개수의 반도체 장치들을 동시에 병렬적으로 테스팅하기에 적합한 콘택트 구조들을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하는 데 사용되는, 수작업의 조립이나 핸들링이 개입되지 않고 표준 반도체 제조 공정을 통해 제조되어 균일하고 일정한 품질을 달성하는 콘택트 구조들을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하는 데 사용되는, 많은 개수가 동시에 균일하고 일정한 품질로 제조될 수 있는 콘택트 구조들을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하는 데 사용되는, 프토리소그래피 공정들을 통해 제조되는 콘택트 구조들을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 웨이퍼, 패키지화된 LSI 등을 테스트하기 위한 프로브 카드상에 탑재되고, 테스트받는 반도체 웨이퍼의 온도 팽창 계수를 보상할 수 있는 콘택트 구조들을 제공하는 것이다.
본 발명에서, 반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드(테스트받는 장치)를 테스트하기 위한 콘택트 구조는 반도체 제조 공정으로 잘 확립된 포토리소그래피 기술을 통해 형성되어 기판의 표면상에 탑재된다.
본 발명의 콘택트 구조는 포토리소그래피 기술을 통해 형성된 비임같은 모양을 갖는다. 이 콘택트 구조는 비등방성 에칭 공정을 통해 형성된 경사진 지지부를 갖는 실리콘 기부, 상기 경사진 지지부로부터 도출되고 상기 실리콘 기부상에 형성된 절연층, 및 상기 절연층상에 형성되고 도전성 물질로 만들어진 도전층으로 형성되고, 상기 절연층과 상기 도전층에 의해 비임부가 만들어지고, 상기 비임부는 콘택트 타겟에 대해 비임부의 팁이 가압될 때 비임부의 횡방향으로 탄성력을 발휘하여 접촉력을 형성하는 것을 특징으로 한다.
본 발명의 다른 특징은 포토리소그래피 공정을 통해 형성된 다수의 콘택트 비임들을 탑재하는 콘택트 구조이다. 이 콘택트 구조는 복수개의 콘택트 비임들과 - 이 콘택트 비임들 각각은 상기 콘택트 비임의 팁이 콘택트 타겟에 대해 가압될 때 그 횡방향으로 탄성력을 발휘하여 접촉력을 형성하고, 상기 콘택트 비임 각각은 비등방성 에칭 공정을 통해 형성된 경사진 지지부를 갖는 실리콘 기부, 비임부를 전기적으로 상호 절연시키기 위한 절연층, 및 상기 절연층상에 형성되고 도전성 물질로 만들어진 도전층을 포함하고, 상기 절연층과 상기 도전층에 의해 비임부가 생성됨 -, 복수개의 콘택트 비임들을 탑재하기 위한 콘택트 기판 - 상기 콘택트 기판은 콘택트 비임들을 사선 방향으로 고정시키도록 상기 실리콘 기부를 수용하기 위한 그루브들을 가짐 -, 및 콘택트 기부의 표면상에 제공되고 각각 콘택트 비임들에 접속되어 콘택트 기판 외부의 전기적 소자를 위한 신호 경로들을 형성하는 복수개의 콘택트 트레이스들을 갖는다.
본 발명의 또 다른 특징은 포토리소그래피 공정을 통해 형성된 다수개의 콘택트 비임들을 탑재하는 콘택트 구조이다. 이 콘택트 구조는 복수개의 콘택트 비임들 - 상기 콘택트 비임들 각각은 콘택트 비임의 팁이 콘택트 타겟에 대해 가압될 때 그 횡방향으로 탄성력을 발휘하여 접촉력을 형성하고, 상기 콘택트 비임 각각은 두개의 경사진 부분들 - 적어도 하나의 상기 경사진 부분은 비등방성 에칭 공정을 통해 형성됨- 을 갖는 실리콘 기부, 상기 비임부를 상호 전기적으로 절연시키는 절연층, 및 상기 절연층상에 도전성 물질로 만들어지는 도전층 -상기 절연층과 상기 도전층에 의해 비임부가 형성됨 -을 포함함 -, 복수개의 콘택트 비임들을 탑재하는 콘택트 기판 - 상기 콘택트 기판은 상기 실리콘 기부들을 접착제로 상기 콘택트 비임을 사선 방향으로 고정시켜 탑재하기 위한 평탄한 표면을 가짐 -, 콘택트 기부의 표면상에 제공되고 각각 콘택트 비임들에 접속되어 콘택트 기판의 외부의 전기적 소자를 향한 신호 경로들을 형성하는 복수개의 콘택트 트레이스들을 갖는다.
본 발명의 또 다른 특징은 콘택트 구조를 제조하는 공정이다. 이 콘택트 구조를 제조하는 방법은 (100) 결정면으로 컷팅된 실리콘 기판을 제공하는 단계, 상기 실리콘 기판의 상부 표면에 대해 제1 포토리소그래피 공정을 실시하여 상기 실리콘 기판의 표면에 보론 도핑층을 형성하는 단계, 상기 보론 도핑층상에 제1 절연층을 형성하는 단계, 상기 실리콘 기판의 최하부 표면상에 제2 절연층을 형성하는 단계, 상기 제2 절연층에 대해 제2 포토리소그래피 공정을 실시하여 상기 제2 절연층 내에 에치 윈도우를 형성하는 단계, 상기 에치 윈도우를 통해 비등방성 에칭을 행하는 단계, 상기 제1 절연층에 대해 제3 포토리소그래피 공정을 실시하여 도전층을 형성하는 단계를 포함하고, 상기 포토리소그래피 공정들 각각은 포토레지스트 코팅, 마스킹, 노광, 및 포토레지스트 스트립핑 단계들을 포함한다.
본 발명에 따르면, 상기 콘택트는 매우 높은 주파수 대역폭을 가지므로 차세대 반도체 기술의 테스트 요건들을 충족한다. 프로브 콘택터는 반도체 제조 공정에서 사용되는 현대의 소형화 기술을 통해 형성되므로, 다수의 콘택터들(콘택트 구조들)이 반도체 장치들을 동시에 테스팅하는 데 적합한 작은 공간 내에 얼라인될 수 있다.
많은 개수의 프로브 콘택터들이 수작업을 개입시키지 않고 마이크로제조 기술을 사용하여 기판상에 동시적으로 제조되므로, 접촉 기능에 있어서 일정한 품질, 높은 신뢰성, 및 긴 수명을 달성하는 것이 가능하다. 또한, 프로브 콘택터들이 테스트중인 장치의 것과 같은 기판 물질상에 제조될 수 있기 때문에, 테스트받는 장치의 온도 팽창 계수를 보상하는 것이 가능하여, 위치 에러들을 회피할 수 있다.
도 5 내지 도 15를 참조하여 본 발명의 콘택트 구조들을 설명한다. 도 5는 포토리소그래피 공정을 통해 제조되고, 콘택트 기판(20)상에 탑재된 본 발명의 콘택트 구조들(30)의 예를 나타낸다. 콘택트 기판(20)은 테스트될 반도체 웨이퍼(300)와 같은 콘택트 타겟들 위에 배치되고, 콘택트 구조들(30)은 반도체 웨이퍼(300)와 서로 가압될 때 전기적인 접촉을 형성하게 된다. 비록 두개의 콘택트 구조들만이 도 5에 도시되어 있지만, 실제 반도체 웨이퍼 테스트시에는 많은 개수의 콘택트 구조들(30)이 기판(20)상에 얼라인된다.
이렇게 많은 개수의 콘택트 구조들은 나중에 설명되는 바와 같이 실리콘 기판(40)에 대한 같은 포토리소그래피 공정을 통해 제조된다. 테스트받을 반도체 웨이퍼(300)가 윗쪽으로 이동하면, 콘택터들(30)은 웨이퍼(300)상의 대응 콘택트 타겟들(전극들)(320)에 접촉한다. 패드들(320) 사이의 피치는 50㎛ 이하로 작을 수 있는데, 콘택트 구조들(30)은 웨이퍼(300)와 같은 반도체 제조 공정을 통해 만들어지므로 같은 피치로 쉽게 얼라인될 수 있다.
기판(20)상의 콘택트 구조들(30)은 도 3에 도시된 바와 같이 프로브 카드상에 직접 탑재되거나, 리드들을 갖는 전형적인 IC 패키지와 같은, 패키지에 몰딩될 수 있어서, 패키지가 프로브 카드상에 탑재되거나, 또는 다른 기판과 상호 접속된다. 콘택트 구조들(30)은 매우 작은 사이즈로 제조될 수 있으므로, 본 발명의 콘택트 구조들을 탑재하는 프로브 카드의 동작 주파수 범위는 2㎓ 이상까지 쉽게 증가될 수 있다. 작은 사이즈 때문에, 프로브 카드상의 콘택트들의 개수는, 예를 들면 2000개까지 증가될 수 있는데, 이 개수는 32개 이상의 메모리 장치들을 동시에 병렬적으로 테스트할 수 있는 개수이다.
또한, 본 발명의 콘택트 구조들(30)은 전형적으로 실리콘 기판인 기판(20)상에 형성되기 때문에, 실리콘 기판의 온도 팽창 비율과 같은 환경적인 변화들은 테스트중인 반도체 웨이퍼(300)의 변화들과 같다. 그러므로, 콘택트 구조들(30)과 콘택트 타겟들(320) 사이의 정확한 위치적 배치가 테스트동안 유지될 수 있다.
도 5에서, 콘택트 구조(30)는 핑거(비임) 모양의 도전층(35)을 갖는다. 이 콘택트 구조는 또한 기판(20)에 부착된 기부(40)를 갖는다. 상호접속 트레이스(24)는 기판(20)의 최하부면에 있는 도전층(35)에 접속된다. 상호 접속 트레이스(24)와 도전층(35) 사이의 이러한 접속은, 예를 들면, 솔더볼을 통해 만들어진다. 기판(20)은 비아 홀(23)과 전극(22)을 더 포함한다. 전극(22)은 배선이나 리드를 통해 콘택트 기판(20)을 프로브 카드나 IC 패키지와 같은 외부 구조에 상호 접속한다. 이에 따라, 반도체 웨이퍼(300)가 위쪽으로 이동하면, 콘택트 구조(30)와 웨이퍼(300)상의 콘택트 타겟(320)은 상호 기계적, 전기적으로 접촉하게된다. 그 결과, 콘택트 타겟(320)으로부터 기판(20)상의 전극(22)까지 단일 경로가 형성된다. 상호 접속 트레이스(24), 비아 홀(23), 및 전극(22)은 콘택트 구조들(30)의 작은 피치를 프로브 카드나 IC 패키지에 맞도록 더 넓은 피치로 펼치는 기능도 한다.
콘택트 구조(30)의 비임형 부분의 탄성력 때문에, 반도체 웨이퍼(300)가 기판(20)을 향해 가압될 때 도전층(35)의 끝단은 충분한 접촉력을 발생한다. 도전층(35)의 끝단은 바람직하게 뾰족히 갈려 있어서 콘택트 타겟(320)을 향해 가압될 때 금속 산화층을 관통하여 스크러빙 효과를 달성한다. 예를 들어, 웨이퍼(300)상의 타겟(320)이 그 표면에 알루미늄 산화물을 갖는다면, 스크러빙 효과는 낮은 콘택트 저항으로 전기적 접촉을 형성하기 위해 필요하다. 비임 모양의 콘택트 구조(30)로부터 유발되는 탄성력은 또한 콘택트 구조들(30)뿐만 아니라 기판(20), 콘택트 타겟(320), 및 웨이퍼(300)에 수반되는 평면도의 사이즈나 변동의 차들을 보상하는 기능을 한다.
도전층(35)의 재료의 예로는 니켈, 알루미늄, 구리, 니켈, 팔라듐, 로듐, 니켈 골드, 이리듐, 또는 다른 몇가지 피착 가능한 물질들을 포함한다. 프로브 테스트용의 콘택트 구조(30)의 사이즈의 예를 들면, 콘택트 타겟들(320) 사이의 50㎛ 이상의 피치에 대해, 총 높이가 100-500㎛이고, 수평 길이가 100-600㎛이고, 폭이 약 30-50㎛이다.
도 6은 복수개의 콘택트 구조들(30)을 갖는 도 5의 콘택트 기판(20)의 저면도이다. 실제 시스템에서, 예를 들면 수백개 정도의 다수의 콘택트 구조들이 도 6에 도시된 방식으로 얼라인될 것이다. 상호접속 트레이스(24), 비아 홀(23), 및 전극(22)의 세트 각각은 콘택트 구조들(30)의 작은 피치를 프로브 카드나 IC 패키지에 맞도록 더 넓은 피치로 펼치는 기능을 할뿐만 아니라 도전층의 팁으로부터의 단일 경로를 형성한다.
도 7과 도 8은 본 발명의 콘택트 구조(30)를 더 상세히 나타낸 도면이다. 도 7의 정면 단면도에서, 콘택트 구조(30)는 실리콘 기부(40), 보론 도핑층(48), 절연층(52), 도전층(35)을 포함한다. 실리콘 기부(40)는 콘택트 구조(30)의 핑거 모양의 부분을 지지하기 위한 각진 지지부(62)를 갖는다. 나중에 설명되는 바와 같이, 각진 지지부(62)는 특수한 결정질로 비등방성 에칭 공정을 통해 제조된다. 보론 도핑층(48)은 제조 공정 동안 에치 스토퍼로서 기능한다. 절연층(52)은 전형적으로 도전층(35)을 콘택트 구조(30)의 다른 부분들로부터 전기적으로 절연시키기 위한 실리콘 이산화물층이다.
도 8은 도 7의 콘택트 구조의 상면도인데, 복수개의 도전층들(35)이 핑거 모양으로 도시되어 있다. 두개의 인접한 도전층들 사이에는, 자유 공간(36)이 있어서, 콘택트 구조의 각 핑거(비임) 부분은 상호 독립적이고 서로로부터 분리적으로 움직일 수 있다. 이러한 자유 공간(36)은 나중에 더 상세히 설명되는 바와 같이, 상기의 에칭 프로세스를 통해 보론 도핑층이 없는 실리콘 기판의 선정된 부분들을 에칭해 버림에 의해 형성된다.
도 9a 내지 도 9j는 포토리소그래피 기술을 통해 본 발명의 콘택트 구조들(30)을 제조하는 공정의 예를 나타낸다. 이 예에서, 많은 개수의 콘택트 구조 쌍들이 실리콘 기판상에 형성되고, 콘택트 구조의 쌍들 각각은 나중 단계에서 서로 분리된다.
도 9a를 참조하면, 포토레지스트층(42)은 실리콘 기판(40)상에 제공된다. 포토레지스트층(42)은 실리콘 기판(40)상에 보론 도핑층을 형성하기 위한 것이다. 비록 도시되지는 않았지만, 포토마스크가 실리콘 기판 위에 얼라인되고, 포토레지스트층(42)이 자외선에 노출된다. 이에 따라, 도 9a의 상면도에 도시된 도 9b에 도시된 바와 같은 패턴이 형성되는데, 특정 부분들(43)은 자외선 노광에 의해 초래되는 큐어된(cured) 포토레지스트를 나타낸다. 레지스트(42)의 노광되지 않은 부분은 용해되고 세정될 수 있어서, 특정 부분들(43)을 실리콘 기판(40)상에 남기게 된다.
보론과 같은 에치 저지제가 특정 부분들(43)에서 큐어된 포토레지스트를 갖는 실리콘 기판(40)의 상부 표면에 도핑된다. 이 포토레지스트 때문에, 실리콘 기판(40)의 특정 부분들(43)은 보론으로 도핑되지 않는다. 이에 따라, 포토레지스트를 상기 부분들(43)에서 제거하면, 도 9c에 도시된 바와 같이 보론 도핑층(48)이 형성되는데, 여기서 보론은 특정 부분들(43)을 제외한 실리콘 기판 위에 얇은 층으로 도핑된다. 보론이 없는 특정 부분들(43)의 실리콘 기판은 나중에 설명될 비등방성 에칭 공정에서 에칭되어 버릴 것이다.
도 9d를 참조하면, 실리콘 이상화물(SiO2)층들(52, 54)은 실리콘 기판(40)의 상부 표면과 하부 표면상에 제조된다. 실리콘 이산화물(52)은 도전층(35)(도 7에 도시된 바와 같은 도전층) 형성시에 절연체로서 기능한다. 다른 유전체 물질도 이 층용으로 사용 가능하다. 실리콘 기판(40)의 최하부면의 실리콘 이산화물층(54)은 도 9e에서와 같이 에칭 마스크로서 기능한다. 실리콘 이산화물층(54)은 포토리소그래피 공정을 통해 제거되어 에칭 영역(56)을 한정한다. 이러한 예에서, 이 에칭 영역(56)은 실리콘 기판(40)의 최하부면의 중앙 부근에 형성된다.
도 9f를 참조하면, 비등방성 에칭 공정이 실리콘 기판(40)에 대해 수행된다. 당해 분야에 공지되어 있는 바와 같이, 실리콘 기판(40)이 (100) 결정면으로 컷팅된 경우, 에천트가 에칭 영역(56)에 제공되면 비등방성 에칭을 통해 V 모양의 그루브가 형성된다. 그루브의 각도는 실리콘 기판(40)의 최하부면에 대해 54.7°이다. 이 그루브 각도는 실리콘 기판(40)의 (111) 결정면과 같은 것이다. 이러한 목적을 위한 에천트의 예들로는 EDP(ethylene diamine pyrocatechol), TMAH(tetra methyl ammonium hydroxide), 및 KOH(potassium hydroxide)를 포함한다.
비등방성 에칭 공정의 결과, 도 9f에 도시된 바와 같은, 각진 지지체(62)는 그 사이즈가 에칭 영역 (에치 윈도우)(56)의 사이즈에 따라, 그리고 에칭 공정의 시간 길이에 따라 결정되어 형성된다. 보론 도핑층(48) 때문에, 에칭은 보론층(48)에서 저지되는데, 보론이 없는 특정 영역들(43)은 에칭되어 버리고, 그 결과 나중에 설명되는 바와 같이 비임 부분들이 절반으로 컷팅되면 도 8의 공간들이 발생된다. 공간들(36) 때문에, 콘택트 구조들(30) 각각은 서로 물리적으로 분리된다.
도 9g를 참조하면, 도금 시드층(도시되지 않음)이 실리콘 이산화물층(52)상에 형성된다. 이 실리콘 기판상에 포토리소그래피 공정이 수행되어 도전층(35)을 형성하기 위한 포토레지스트 패턴을 형성한다. 이 포토리소그래피 공정으로부터 초래되는 큐어된 포토레지스트(58)는 도 9g에 도시되어 있다. 도금 공정이 도 9h에 도시된 바와 같이 도전층(35)을 제조하기 위해 수행된다. 도전층(35)의 재료의 예로는 니켈, 알루미늄, 및 구리를 포함한다. 대안적으로, 증착, 캐소드 스퍼터링, 증기상 피착을 포함한 다양한 피착 기술들이 도전층(35)을 제조하는 데 사용될 수 있다. 포토레지스트(58)는 도 9i에 도시된 바와 같이 제거된다. 최종적으로, 실리콘 기판(40)은 그 중앙에서 도 9j에 도시된 바와 같이 절반으로 컷팅된다. 실리콘 기판(40)의 양 끝단들의 불필요한 부분들도 컷팅될 수 있다.
도 10a 내지 도 10c는 본 발명의 콘택트 구조들(30)을 포토리소그래피 기술을 통해 제조하는 공정의 다른 예를 나타낸다. 많은 개수의 콘택트 구조 쌍들이 통합적으로 생성되고 마지막 단계에서 서로 분리되는 도 9a 내지 도 9j의 예와는 달리, 많은 개수의 분리된 콘택트 구조들이 실리콘 기판의 에지에 형성된다.
도 10a를 참조하면, 보론 도핑층(148)은 실리콘 기판(140)상에 형성되어, 보론으로 도핑되지 않는 특정(에칭) 영역들(143)이 한정된다. 실리콘 이산화물 SiO2와 같은 유전체층(152)이 보론층(148)상에 제공되어 절연체를 형성한다. 실리콘 이산화물 SiO2 층(154)은 또한 실리콘 기판(140)의 최하부면에 에치 마스크로서 제공된다. 에치 윈도우(156)가 포토리소그래피 공정(도시되지 않음)에 의해 한정되어 상기에서 살펴본 바와 같이 이것을 통해 비등방성 에칭이 허용된다.
비등방성 에칭 공정은 실리콘 기판(140)상에 행해져서 도 10b에 도시된 바와 같이 실리콘 기판(140)의 (111) 결정면을 따라 각진 부분을 형성한다. 상기에서 살펴본 바와 같이, 이 각도는 실리콘 기판(140)의 최하부 표면에 대해 54.7°의 각도를 이룬다. 특정 부분들(143)은 보론으로 도핑되지 않기 때문에, 이 영역들 내의 실리콘 기판은 에칭되어 버리고, 도 10b의 우측 끝단의 평면도에서 볼 때 핑거(빗) 모양 구조를 남긴다.
도 10c를 참조하면, 포토레지스트층(도시되지 않음)을 형성하기 위해 포토리소그래피 공정이 더 수행되고, 도전층(135)이 도금 공정을 통해 형성된다. 그 결과의 콘택트 구조들(30)은 도 7에 도시된 바와 같은 적당한 모양으로 컷팅된다.
도 11a 내지 도 11c는 다수의 콘택트 구조들을 실리콘 기판(40)상에 제조하는 공정의 예를 나타낸 개략도들이다. 도 9a 내지 도 9j에 도시된 포토리소그래피 공정은 도 11a의 실리콘 기판(140)상에 도전성 비임들(35)로 도시된 바와 같은 다수의 콘택트 구조들을 형성한다. 실리콘 기판(40)은 예를 들면 다이싱 공정이나 에칭 공정에서 라인들 A-A, B-B, C-C을 따라 컷팅된다. 도 11b에 도시된 결과적인 콘택트 구조들은, 필요하다면, 도전성 비임들(35)이 도 11c에 도시된 바와 같이 의도된 응용에서 작을 필요가 있다면, 라인들 D-D와 E-E에서 더 작은 유닛들로 더 컷팅될 수 있다.
도 12a와 도 12b는 본 발명의 콘택트 구조들을 콘택트 기판에 조립하는 방법의 예를 나타낸 개략적인 단면도들이다. 콘택트 기판(20)의 재료의 예로는 실리콘과 세라믹을 포함한다. 기판이 실리콘으로 만들어진 경우, 콘택트 구조들(30)을 탑재하기 위한 그루브들(271이나 272)은 비등방성 에칭이나 다른 에칭 공정들을 통해 형성될 수 있다. 또한, 콘택트 기판이 실리콘으로 만들어진 경우, 콘택트 기판의 온도 팽창이 테스트중인 반도체 웨이퍼의 온도 팽창을 보상할 수 있다는 점에서 이점을 갖는다. 세라믹 기판은 실리콘 기판에 비해 훨씬 우수한 기계적 강도와 물리적 안정성을 갖는다. 콘택트 구조의 실리콘 기부(40)는 콘택트 기판(20)에 제공된 그루브들 내에 삽입되고, 예를 들면 접착제나 에폭시 수지를 사용하여 그 안에서 고정된다.
도 13a 내지 도 13d는 본 발명의 콘택트 구조 제조 공정의 또 다른 예를 나타낸 개략 단면도이다. 이 공정에서는, 도 13d에 도시된 바와 같이, 콘택트 구조의 기부상에 두개의 경사진 부분들(2621과 2622)을 갖는 콘택트 구조가 제조된다. 경사부 2622는 나중에 설명되겠지만, 도 14에 도시된 바와 같이 콘택트 기판의 평탄 표면상에 콘택트 구조를 탑재하는데 사용된다.
도 13a를 참조하면, 보론 도핑층(248)은 실리콘 기판(240)상에 형성되는데, 여기서 특정(에치) 영역들(243)이 보론으로 도핑되지 않는 영역으로서 한정된다. 실리콘 이산화물 SiO2와 같은 유전체층(252)은 보론 도핑층(248)상에 제공되어 절연층을 형성한다. 실리콘 이산화물 SiO2층(254)은 또한 실리콘 기판(140)의 최하부면에 에치 마스크로서 제공된다. 에치 윈도우(256)는 포토리소그래피 공정(도시되지 않음)에 의해 한정되어 상기에서 언급한 바와 같이 비등방성 에치를 허용한다.
비등방성 에치 공정은 실리콘 기판(240)상에 수행되어, 도 13b에서와 같이 실리콘 기판(240)의 (111) 결정면을 따라 각진 부분들(2621과 2622)을 형성한다. 상술한 바와 같이, 이 각도는 실리콘 기판(240)의 최하부 표면에 대해 54.7°이다. 대안적으로, 경사진 부분 2622는 상기의 에칭 공정보다는 실리콘 기판(240)을 다이싱하는 것에 의해 만들어질 수 있다. 특정 부분들(243)은 보론으로 도핑되지 않기 때문에, 이 영역들의 실리콘 기판은 에치되어 버리고, 도 13b의 오른쪽 끝부분의 평면도에서와 같은 핑거(빗) 모양 구조를 남기게 된다.
도 13c를 참조하면, 포토레지스트층(도시되지 않음)을 형성하기 위해 포토리소그래피 공정이 더 수행되고, 도전층(235)이 도금 공정을 통해 형성된다. 그 결과의 콘택트 구조들(30)은 도 13d에 도시된 바와 같이 적당한 모양으로 컷팅된다.
도 14는 도 13a 내지 도 13d의 포토리소그래피 공정을 통해 제조된 콘택트 구조들을 탑재한 콘택트 기판과 콘택트 타겟들을 갖는 반도체 웨이퍼를 나타낸 단면도이다. 도 5와 도 12의 예들과는 달리, 이 예의 콘택트 구조들(30)은 콘택트 기판(20)의 평탄한 표면상에 탑재된다. 즉, 도 13d에 도시된 실리콘 기판(240)상의 경사진 부분 2622는 콘택트 기판(20)의 평탄한 표면과 만난다. 콘택트 구조들(30)은 고온 접착제와 같은 접착제로 콘택트 기판(20)의 최하부의 평탄한 표면에 고정된다.
도 14의 예에서는, 도 5와 유사하게, 상호 접속 트레이스(24)가 기판(20)의 최하부에서 도전층(235)에 접속한다. 상호 접속 트레이스(24)와 도전층(235) 사이의 이러한 접속은, 예를 들면 땜납볼(28)을 통해 형성된다. 기판(20)은 비아 홀(23)과 전극(22)을 더 포함한다. 전극(22)은 콘택트 기판(20)을 배선이나 리드를 통해 프로브 카드나 IC 패키지와 같은 외부 구조에 상호 접속한다. 따라서, 반도체 웨이퍼(300)가 위쪽으로 이동하면, 콘택트 구조(30)와 웨이퍼(300)상의 콘택트 타겟(320)은 서로 기계적, 전기적으로 접촉한다. 이에 따라, 콘택트 타겟(320)으로부터 기판(20)상의 전극(22)까지의 단일 경로가 형성된다. 상호 접속 트레이스(24), 비아 홀(23), 및 전극(22)은 또한 콘택트 구조들(30)의 작은 피치를 프로부 카드나 IC 패키지에 맞도록 더 넓은 피치로 펼치는 기능도 한다.
도 15는 본 발명의 콘택트 구조들을 갖는 도 14의 콘택트 기판의 저면도를 나타낸 개략도이다. 이 예에서는, 도 14에 도시된 코너들에서와 마찬가지로, 접착제(330)가 콘택트 구조들(30) 세트의 양쪽에서 콘택트 구조들(30)을 콘택트 기판(20)에 접합하는 데 사용된다.
본 발명에 따르면, 콘택트 구조는 매우 높은 주파수 대역폭을 가지므로 차세대 반도체 기술의 테스트 요건들을 충족한다. 프로브 콘택터는 반도체 제조 공정에서 사용되는 현대의 마이크로제조 기술을 통해 형성되므로, 많은 개수의 콘택터들이 많은 개수의 반도체 장치들을 동시에 테스팅하는 데 적합한 작은 공간 내에 얼라인될 수 있다.
많은 개수의 콘택트 구조들이 수작업을 개입시키지 않고 마이크로제조 제조 기술을 사용하여 기판상에 동시에 제조되므로, 콘택트 기능에 있어서 일정한 품질, 높은 신뢰도, 및 긴 수명을 달성하는 것이 가능하다. 또한, 콘택트 구조들은 테스트받을 장치와 같은 기판 물질상에 제조될 수 있기 때문에, 테스트받는 장치의 온도 팽창 계수를 보상하는 것이 가능하여, 위치적인 에러들을 회피할 수 있다.
본 명세서에서는 바람직한 실시예만이 예시되고 설명되었으나, 상기 기술들을 바탕으로 본 발명의 많은 변형들 및 변화들이 본 발명의 사상과 범위를 벗어나지 않고 만들어질 수 있다는 것을 알 것이다.
도 1은 테스트 헤드를 갖는 반도체 테스트 시스템과 기판 핸들러 사이의 구조적 관계를 나타낸 개략도.
도 2는 반도체 테스트 시스템을 기판 핸들러에 접속시키는 상세한 구조의 예를 나타낸 개략적인 블록도.
도 3은 복수개의 캔티레버들을 프로브 콘택터들로서 탑재하기 위한 에폭시 링을 갖는 프로브 카드의 예를 나타낸 저면도.
도 4의 a 내지 e는 도 3의 프로브 카드의 등가 회로들을 나타낸 회로도들.
도 5는 포토리소그래피 공정을 통해 제조된 본 발명의 콘택트 구조들을 탑재하는 콘택트 기판과 콘택트 타겟들을 갖는 반도체 웨이퍼를 나타낸 단면도.
도 6은 본 발명의 콘택트 구조들을 갖는 도 5의 콘택트 기판의 저면도를 나타낸 개략도.
도 7은 본 발명의 콘택트 구조들중 하나의 단면도를 더 상세히 나타낸 개략도.
도 8은 도 7의 콘택트 구조들의 상면도를 나타낸 개략도.
도 9a와 도 9c 내지 도 9j는 본 발명의 콘택트 구조들을 제조하는 공정을 나타낸 개략적인 단면도들이고, 도 9b는 도 9a의 단면도에 대응하는 기판의 상면도.
도 10a 내지 도 10c는 본 발명의 콘택트 구조들을 제조하기 위한 또 다른 공정을 나타낸 개략적인 단면도들.
도 11a, 도 11b 및 도 11c는 본 발명의 다수의 콘택트 구조들을 동시에 제조하기 위한 실리콘 웨이퍼의 상면도.
도 12a 및 도 12b는 본 발명의 콘택트 구조들을 콘택트 기판에 조립하기 위한 방법의 예들을 나타낸 개략적인 단면도들.
도 13a 내지 도 13d는 본 발명의 콘택트 구조들을 제조하는 공정의 다른 예를 나타낸 개략적인 단면도들.
도 14는 도 13a 내지 도 13d의 포토리소그래피 공정을 통해 제조된 콘택트 구조들을 탑재하는 콘택트 기판과 콘택트 타겟들을 갖는 반도체 웨이퍼를 나타낸 단면도.
도 15는 본 발명의 콘택트 구조들을 갖는 도 14의 콘택트 기판의 저면도를 나타낸 개략도.
<도면의 주요 부호에 대한 부호의 설명>
20: 콘택트 기판
22: 전극
23: 비아 홀
24: 콘택트 트레이스
30: 콘택트 구조
35: 도전층
40: 실리콘 기판
300: 반도체 웨이퍼
320: 콘택트 타겟

Claims (23)

  1. 반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드 (테스트받을 장치)를 테스트하기 위한 콘택트 구조에 있어서,
    비등방성 에칭 공정을 통해 생성된 경사진 지지부를 갖는 실리콘 기부;
    상기 실리콘 기부상에 형성되고 상기 경사진 지지부로부터 돌출된 절연층; 및
    상기 절연층상에 도전성 물질로 형성된 도전층을 포함하고,
    상기 절연층과 상기 도전층에 의해 비임부가 형성되고,
    상기 비임부는 상기 비임부의 팁이 콘택트 타겟을 가압했을 때 상기 비임부의 횡방향으로 탄성력을 발휘하여 접촉력을 형성하는 콘택트 구조.
  2. 제1항에 있어서,
    상기 실리콘 기부와 상기 절연층 사이에 보론 도핑층을 더 포함하는 콘택트 구조.
  3. 제1항에 있어서,
    상기 도전층은 도전성 금속으로 만들어지고 도금 공정을 통해 형성되는 콘택트 구조.
  4. 제1항에 있어서,
    상기 절연층은 실리콘 이산화물로 만들어지는 콘택트 구조.
  5. 반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드 (테스트받을 장치)를 테스트하기 위한 콘택트 구조에 있어서,
    비등방성 에칭 공정을 통해 생성된 경사진 지지부를 갖는 실리콘 기부; 및
    상기 실리콘 기부상에 형성되고 상기 경사진 지지부로부터 돌출된 복수개의 비임부를 포함하고,
    상기 비임부들 각각은,
    상기 비임부를 서로 전기적으로 절연시키기 위한 절연층; 및
    도전성 물질로 만들어지고 상기 절연층상에 형성되는 도전층
    을 포함하고,
    상기 절연층과 상기 도전층에 의해 상기 비임부가 형성되며,
    상기 비임부들 각각은 상기 비임부의 팁이 콘택트 타겟을 가압했을 때 상기 비임부의 횡방향으로 탄성력을 발휘하여 접촉력을 형성하는 콘택트 구조.
  6. 제5항에 있어서,
    상기 실리콘 기부와 상기 절연층 사이에 보론 도핑층을 더 포함하는 콘택트 구조.
  7. 제5항에 있어서,
    상기 도전층은 도전성 금속으로 만들어지고 도금 공정을 통해 형성되는 콘택트 구조.
  8. 제5항에 있어서,
    상기 절연층은 실리콘 이산화물로 만들어진 콘택트 구조.
  9. 반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드 (테스트받을 장치)를 테스트하기 위한 콘택트 구조에 있어서,
    복수개의 콘택트 비임들 - 상기 콘택트 비임들 각각은 상기 콘택트 비임의 팁이 콘택트 타겟을 가압했을 때 그 횡방향으로 탄성력을 발휘하여 접촉력을 형성하고, 상기 콘택트 비임들 각각은 비등방성 에칭 공정을 통해 생성된 경사진 지지부를 갖는 실리콘 기부, 상기 비임을 서로 전기적으로 절연시키기 위한 절연층, 및 상기 절연층상에 형성되고 도전성 물질로 만들어진 도전층을 포함하고, 상기 절연층과 상기 도전층에 의해 상기 비임이 형성됨 -;
    상기 복수개의 콘택트 비임들을 탑재하는 콘택트 기판 - 상기 콘택트 기판은 상기 콘택트 비임을 사선 방향으로 고정시키도록 상기 실리콘 기부를 수용하기 위한 그루브들을 가짐 -; 및
    상기 콘택트 기판의 표면상에 제공되고 상기 콘택트 비임들에 각각 접속되어 상기 콘택트 기판의 외부의 전기 소자를 향한 신호 경로들을 형성하는 복수개의 콘택트 트레이스
    를 포함하는 콘택트 구조.
  10. 제9항에 있어서,
    상기 콘택트 기판은 실리콘으로 만들어진 콘택트 구조.
  11. 제9항에 있어서,
    상기 콘택트 기판은 세라믹으로 만들어진 콘택트 구조.
  12. 제9항에 있어서,
    상기 콘택트 기판에 제공되고 상기 복수개의 콘택트 트레이스들에 접속되어, 상기 콘택트 기판의 상부 표면과 하부 표면 사이의 전기 접속을 형성하는 복수개의 비아 홀들; 및
    상기 복수개의 비아 홀들에 접속되어 상기 콘택트 기판의 외부의 상기 전기 소자에 전기 접속을 형성하는 복수개의 전극들
    을 더 포함하는 콘택트 구조.
  13. 제9항에 있어서,
    상기 실리콘 기부와 상기 절연층 사이에 보론 도핑층을 더 포함하는 콘택트 구조.
  14. 제9항에 있어서,
    상기 도전층은 도전성 금속으로 만들어지고 도금 공정을 통해 형성되는 콘택트 구조.
  15. 제9항에 있어서,
    상기 절연층은 실리콘 이산화물로 만들어진 콘택트 구조.
  16. 반도체 웨이퍼, 패키지화된 LSI, 또는 인쇄 회로 보드 (테스트받을 장치)를 테스트하기 위한 콘택트 구조에 있어서,
    복수개의 콘택트 비임 - 상기 콘택트 비임들 각각은 상기 콘택트 비임의 팁이 콘택트 타겟을 가압했을 때 그 횡방향으로 탄성력을 발휘하여 접촉력을 형성하고, 상기 콘택트 비임 각각은, 적어도 하나는 비등방성 에칭 공정을 통해 형성되는 두개의 경사진 부분들을 갖는 실리콘 기부, 상기 비임을 서로 전기적으로 절연시키기 위한 절연층, 및 상기 절연층상에 형성되고 도전성 물질로 만들어진 도전층을 포함하고, 상기 절연층과 상기 도전층에 의해 상기 비임이 형성됨 -;
    상기 복수개의 콘택트 비임들을 탑재하는 콘택트 기판 - 상기 콘택트 기판은 상기 콘택트 비임을 접착제로 사선 방향으로 고정시키도록 상기 실리콘 기부를 탑재하는 평면을 가짐 -; 및
    상기 콘택트 기판의 표면상에 제공되고 상기 콘택트 비임들에 각각 접속되어 상기 콘택트 기판의 외부의 전기 소자를 향한 신호 경로들을 형성하는 복수개의 콘택트 트레이스
    를 포함하는 콘택트 구조.
  17. 제16항에 있어서,
    상기 콘택트 기판은 실리콘으로 만들어진 콘택트 구조.
  18. 제16항에 있어서,
    상기 콘택트 기판은 세라믹으로 만들어진 콘택트 구조.
  19. 제16항에 있어서,
    상기 콘택트 기판에 제공되고 상기 복수개의 콘택트 트레이스들에 접속되어, 상기 콘택트 기판의 상부 표면과 하부 표면 사이의 전기 접속을 형성하는 복수개의 비아 홀들; 및
    상기 복수개의 비아 홀들에 접속되어 상기 콘택트 기판의 외부의 상기 전기 소자에 전기 접속을 형성하는 복수개의 전극들
    을 더 포함하는 콘택트 구조.
  20. 제16항에 있어서,
    상기 실리콘 기부와 상기 절연층 사이에 보론 도핑층을 더 포함하는 콘택트 구조.
  21. 제16항에 있어서,
    상기 도전층은 도전성 금속으로 만들어지고 도금 공정을 통해 형성되는 콘택트 구조.
  22. 제16항에 있어서,
    상기 절연층은 실리콘 이산화물로 만들어진 콘택트 구조.
  23. 반도체 웨이퍼, 반도체 다이, 패키지화된 LSI, 또는 인쇄 회로 보드 (테스트받을 장치)를 테스트하기 위한 콘택트 구조의 제조 방법에 있어서,
    (100) 결정면으로 컷팅된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판의 상부 표면에 대해 제1 포토리소그래피 공정을 실시하여 상기 실리콘 기판의 표면상에 보론 도핑층을 형성하는 단계;
    상기 보론 도핑층상에 제1 절연층을 형성하는 단계;
    상기 실리콘 기판의 최하부 표면상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 대해 제2 포토리소그래피 공정을 실시하여 상기 제2 절연층에 에치 윈도우를 형성하는 단계;
    상기 에치 윈도우를 통해 비등방성 에칭을 행하는 단계; 및
    상기 제1 절연층에 대해 제3 포토리소그래피 공정을 실시하여 도전층을 형성하는 단계
    를 포함하고,
    상기 포토리소그래피 공정들 각각은 포토레지스트 코팅, 마스킹, 노광, 및 포토레지스트 스트립핑 단계들을 포함하는 콘택트 구조의 제조 방법.
KR10-2000-0004199A 1999-01-29 2000-01-28 포토리소그래피 공정에 의해 형성된 콘택트 구조 KR100472580B1 (ko)

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