CN101720438A - 探针、探针卡及探针的制造方法 - Google Patents

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Abstract

探针(40)具备：具有由单晶硅构成的Si层的梁部(42)、沿梁部(42)的纵向设置在梁部(42)的一个主要面上的布线部(44)、设置在布线部(44)的前端部分并与IC器件的输入输出端子电连接的接点部(45)、以及以悬臂支承方式统一支承多个梁部(42)的台座部(41)，梁部(42)的纵向与构成Si层的单晶硅的晶体取向<100>实质上一致。

Description

探针、探针卡及探针的制造方法
技术领域
本发明涉及在对半导体晶片、半导体芯片、半导体元件封装或印刷电路板上形成的集成电路等电路(以下也代表性地称为IC器件)测试时，与在IC器件上设有的焊盘、电极或引线等输入输出端子接触从而与IC器件确立电连接的探针、具备所述探针的探针卡及探针的制造方法。
背景技术
半导体集成电路元件大量制作到硅晶片等上后，经过切割、接合及封装等诸多工序而成为电子元件。上述IC器件在发货前进行工作测试，测试在晶片和成品状态下均可实施。
对晶片状态下的IC器件测试时，作为传统上公知的与被测试IC器件确立电连接的探针(以下也简称为硅指状接触器)，其具有：固定于基板上的底座部、后端侧设于底座部且前端侧从底座部突出的梁部和梁部表面形成的导电部(例如参照专利文献1～3)。
硅指状接触器采用光刻等半导体制造技术从硅晶片形成，因此相较而言，易于和与被测试IC器件的小型化相伴而来的输入输出端子的大小和间距的狭小化相对应。然而，由于IC器件的不断小型化，人们希望硅指状接触器也更加短小。
与此相对的是，若硅指状接触器变短，那么梁部就会变硬，在与IC器件的输入输出端子接触时难以弯曲。因此，硅指状接触器变得容易损坏，耐疲劳性能变差。
专利文献1：日本特开2000-249722号公报专利文献2：日本特开2001-159642号公报专利文献3：国际公开第03/071289号小册子
发明内容
本发明要解决的技术问题
本发明要解决的技术问题是，提供一种耐疲劳性能好的探针、具备所述探针的探针卡以及探针的制造方法。为了解决技术问题所采用的方法
为了达成上述目的，依据本发明的第1观点，提供一种探针，其为了在对被测试电子元件测试时确立所述电子元件与测试装置间的电连接而与所述被测试电子元件的输入输出端子接触，其特征在于，至少具备：具有由单晶硅构成的Si层的梁部和沿所述梁部的纵向设置在所述梁部的一个主要面上并与所述被测试电子元件的输入输出端子电连接的导电部；所述梁部的纵向与构成所述Si层的所述单晶硅的晶体取向<100>实质上一致(参照权利要求1)。
对上述发明无特别限定，优选地，还具备以悬臂支承方式统一支承多个所述梁部的台座部(参照权利要求2)。
对上述发明无特别限定，优选地，所述导电部具有沿纵向设置在所述梁部的主要面上的布线部和设置在所述布线部的顶端并与所述被测试电子元件的所述输入输出端子接触的接点部(参照权利要求3)。
为了达成上述目的，依据本发明的第2观点，提供一种探针卡，其特征在于，该探针卡具备上述探针和固定所述探针具有的所述台座部的基板(参照权利要求4)。
为了达成上述目的，依据本发明的第3观点，提供一种探针的制造方法，作为上述探针的制造方法，其特征在于，在硅晶片表面形成抗蚀层后，通过对所述硅晶片进行蚀刻处理以形成所述梁部(参照权利要求5)。
对上述发明无特别限定，优选地，所述硅晶片在具有面取向{100}的主要面的同时，还具有表示晶体取向<100>的定向平面或凹槽(参照权利要求6)。
在此，面取向{100}包括(100)面及与其等价的所有面，具体地讲，包括(100)、(010)、(001)、(1*00)、(01*0)及(001*)面。而且，晶体取向<100>包括晶体取向[100]及与其等价的全部取向，具体地讲，包括[100]、[010]、[001]、[1*00]、[01*0]及[001*]。
另外，本说明书中，例如：在表示
[数1](hkl)的情况下，略记为(hk*l)。同样地，本说明书中，例如：在表示
[数2][hkl]的情况下，略记为[hk*l]。
对上述发明无特别限定，优选地，所述硅晶片在具有面取向{100}的主要面的同时，还具有表示晶体取向<110>的定向平面或凹槽，在将所述硅晶片从普通状态实质上旋转45°的状态下，在所述硅晶片的表面上形成所述抗蚀层，从而使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致(参照权利要求7)。
对上述发明无特别限定，优选地，所述硅晶片在具有面取向{100}的主要面的同时，还具有表示晶体取向<110>的定向平面或凹槽，在将用于形成所述抗蚀层的图案从普通状态实质上旋转45°的状态下，在掩膜上形成所述图案，利用所述掩膜在所述硅晶片的表面上形成所述抗蚀层，从而使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致(参照权利要求8)。
对上述发明无特别限定，优选地，所述硅晶片在具有面取向{100}的主要面的同时，还具有表示晶体取向<110>的定向平面或凹槽，在将为形成所述抗蚀层的掩膜从普通状态实质上旋转45°的状态下，在所述硅晶片的表面上形成所述抗蚀层，从而使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致(参照权利要求9)。
另外，对于本发明，普通状态是指：利用不仅具有面取向{100}的主要面还具有表示晶体取向<110>的定向平面或凹槽的硅晶片，使梁部的纵向与硅晶片的晶体取向<110>实质上一致的状态。
对上述发明无特别限定，优选地，对所述硅晶片进行蚀刻处理时，采用DRIE(Deep Reactive Ion Etching)法(参照权利要求10)。
发明的效果
本发明中，因为探针梁部的纵向与杨氏弹性模数最低的晶体取向<100>实质上一致，例如与梁部的纵向与晶体取向<110>一致的情况相比较，探针即使变短也不会变硬，被测试电子元件的输入输出端子接触时可以适度地弯曲。因此，探针不容易损坏，耐疲劳性能提高。
附图说明
[图1]图1是表示本发明第1实施例的电子元件测试装置的示意图。[图2]图2是表示本发明第1实施例的测试头、探针卡及探测器的连接关系的概念图。[图3]图3是本发明第1实施例的探针卡的截面示意图。[图4]图4是本发明第1实施例的探针卡从下面观察的局部平面图。[图5]图5是本发明第1实施例的探针的局部平面图。[图6A]图6A是沿图5中VIA-VIA线的剖面图。[图6B]图6B是沿图5中VIB-VIB线的剖面图。[图7A]图7A是本发明第1实施例的探针的制造方法第1工序的SOI晶片从上面观察的平面图。[图7B]图7B是沿图7A中VIIB-VIIB线的剖面图。[图8A]图8A是本发明第1实施例的探针的制造方法第2工序的SOI晶片从下面观察的局部平面图。[图8B]图8B是沿图8A中VIIIB-VIIIB线的剖面图。[图9A]图9A是本发明第1实施例的探针的制造方法第3工序的SOI晶片的截面图。[图10]图10是本发明第1实施例的探针的制造方法第4工序的SOI晶片的截面图。[图11A]图11A是本发明第1实施例的探针的制造方法第5工序的SOI晶片从上面观察的平面图。[图11B]图11B是图11A中XIB部分的放大图。[图11C]图11C是沿图11B中XIC-XIC线的剖面图。[图12]图12是本发明第2实施例的探针的制造方法第5工序的SOI晶片从上面观察的平面图。[图13A]图13A是本发明第3实施例的探针的制造方法第5工序中使用的光掩膜的平面图。[图13B]图13B是本发明第4实施例的探针的制造方法第5工序的SOI晶片从上面观察的平面图。[图14]图14是本发明第1实施例的探针的制造方法第6工序的SOI晶片的截面图。[图15A]图15A是本发明第1实施例的探针的制造方法第7工序的SOI晶片从上面观察的平面图。[图15B]图15B是图15A中XVB部分的放大图。[图15C]图15C是沿图15B中XVC-XVC线的剖面图。[图16]图16是本发明第1实施例的探针的制造方法第8工序的SOI晶片的截面图。[图17]图17是本发明第实1施例的探针的制造方法第9工序的SOI晶片的截面图。[图18]图18是本发明第1实施例的探针的制造方法第10工序的SOI晶片的截面图。[图19]图19是本发明第1实施例的探针的制造方法第11工序的SOI晶片的截面图。[图20A]图20A是本发明第1实施例的探针的制造方法第12工序的SOI晶片从上面观察的平面图。[图20B]图20B是沿图20A中XXB-XXB线的剖面图。[图21]图21是本发明第1实施例的探针的制造方法第13工序的SOI晶片的截面图。[图22A]图22A是本发明第1实施例的探针的制造方法第14工序的SOI晶片从上面观察的平面图。[图22B]图22B是沿图22A中XXIIB-XXIIB线的剖面图。[图23]图23是本发明第1实施例的探针的制造方法第15工序的SOI晶片的截面图。[图24A]图24A是本发明第1实施例的探针的制造方法第16工序的SOI晶片从上面观察的平面图。[图24B]图24B是沿图24A中XXIVB-XXIVB线的剖面图。[图25A]图25A是本发明第1实施例的探针的制造方法第17工序的SOI晶片从上面观察的平面图。[图25B]图25B是沿图25A中XXVB-XXVB线的剖面图。[图26]图26是本发明第1实施例的探针的制造方法第18工序的SOI晶片的截面图。[图27A]图27A是本发明第1实施例的探针的制造方法第19工序的SOI晶片从上面观察的平面图。[图27B]图27B是沿图27A中XXVIIB-XXVIIB线的剖面图。[图28A]图28A是本发明第1实施例的探针的制造方法第20工序的SOI晶片从上面观察的平面图。[图28B]图28B是沿图28A中XXVIIIB-XXVIIIB线的剖面图。[图29]图29是本发明第1实施例的探针的制造方法第21工序的SOI晶片的截面图。[图30]图30是本发明第1实施例的探针的制造方法第22工序的SOI晶片的截面图。[图31A]图31A是本发明第1实施例的探针的制造方法第23工序的SOI晶片从上面观察的平面图。[图31B]图31B是沿图31A中XXXIB-XXXIB线的剖面图。[图32]图32是本发明第1实施例的探针的制造方法第24工序的SOI晶片的截面图。[图33A]图33A是本发明第1实施例的探针的制造方法第25工序的SOI晶片从上面观察的平面图。[图33B]图33B是图33A中XXXIIIB部分的放大图。[图33C]图33C是沿图33B中XXXIIIC-XXXIIIC线的剖面图。[图34]图34是表示本发明第1实施例的探针的制造方法第26工序的SOI晶片的截面图。[图35A]图35A是本发明第1实施例的探针的制造方法第27工序的SOI晶片从上面观察的平面图。[图35B]图35B是图35A中XXXVB部分的放大图。[图35C]图35C是沿图35B中XXXVC-XXXVC线的剖面图。[图36]图36是本发明第1实施例的探针的制造方法第28工序的SOI晶片的截面图。[图37]图37是本发明第1实施例的探针的制造方法第29工序的SOI晶片的截面图。[图38A]图38A是本发明的第1实施例的探针的制造方法第30工序的SOI晶片从下面观察的平面图。[图38B]图38B是沿图38A中XXXVIIIB-XXXVIIIB线的剖面图。[图39]图39是本发明第1实施例的探针的制造方法第31工序的SOI晶片的截面图。[图40]图40是本发明第1实施例的探针的制造方法第32工序的SOI晶片的截面图。[图41]图41是本发明第1实施例的探针的制造方法第33工序的探针的截面图。[图42]图42是本发明第1实施例的探针的制造方法第34工序的探针的截面图。
符号说明
1...电子元件测试装置10...测试头20...接口部30...探针卡31...探针基板40...探针41...台座部42...梁部422...后端区域43A～43C...槽44...布线部45...接点部46...SOI晶片461...面取向(100)的主要面462...表示晶体取向<100>的定向平面100...被测试半导体晶片110...输入输出端子
具体实施方式
下面基于附图对本发明的实施例进行说明。
图1是表示本发明第1实施例的电子元件测试装置的示意图，图2是表示本发明第1实施例的测试头、探针卡及探测器的连接关系的概念图。
如图1所示，本发明第1实施例的电子元件测试装置1由测试头10、测试机60及探测器70构成。测试机60通过电缆束61与测试头10电连接，可以对被测试硅晶片100上制造的IC器件进行测试信号的输入输出。测试头10经由操作器80和驱动马达81配置在探测器70上。
如图1和图2所示，测试头10内设有多个管脚电路11，这些管脚电路11通过有数百根内部电缆的电缆束61与测试机60连接。而且，各管脚电路11与用于连接母板21的连接器12分别电连接，从而可以与接口部20的母板21上的接触端子21a电连接。
测试头10和探测器70通过接口部20连接，该接口部20由母板21、晶片性能板22和辙岔环(frog ring)23构成。母板21上设有与测试头10一侧的连接器12电连接的接触端子21a，同时还形成有为了电连接接触端子21a和晶片性能板22的布线图案21b。晶片性能板22通过弹针(pogo pin)等与母板21电连接，布线图案22a形成为将母板21上的布线图案21b的间距转换成辙岔环23一侧的间距，使该布线图案21b与辙岔环23内部设有的软性基板23a电连接。
辙岔环23设在晶片性能板22上，为了允许测试头10和探测器70之间的一些位置调整，其内部传输线路由软性基板23a构成。辙岔环23a的下面安装有许多与软性基板23a电连接的弹针23b。
下面安装有许多探针40的探针卡30借助弹针23b与辙岔环23电连接。没有特别用图说明，探针卡30借助保持器固定于探测器70的顶板上，位于顶板开口内的探针40形成俯视探测器70内部的姿势。
探测器70通过吸着等方式将被测试晶片100保持在夹具71上，可以自动将该晶片100供给到面对探针卡30的位置。
利用如上所述构成的电子元件测试装置1，通过探测器70将夹具71上保持的被测试晶片100按压于探针卡30上，在使探针40与被测试晶片100上制造的IC器件的输入输出端子110在电接触的状态下，测试机60向IC器件施加来自测试机60的DC信号和数字信号，并接收来自IC器件的输出信号。通过在测试机60中将来自IC器件的输出信号(响应信号)与预期值相比较，评价IC器件的电气性能。
图3是本发明第1实施例的探针卡的截面示意图，图4是本发明第1实施例的探针卡从下面观察的局部平面图，图5是本发明第1实施例的探针的局部平面图，图6A是沿图5中VIA-VIA线的剖面图，图6B是沿图5中VIB-VIB线的剖面图。
如图3和图4所示，本实施例的探针卡30由以例如多层布线基板等构成的探针基板31、为提高机械强度在探针基板31上表面设有的加固件32和安装于探针基板31下表面的许多硅指状接触器40构成。
探针基板31上形成有从下表面贯穿上表面的通孔31a，还在下表面形成有与通孔31a连接的连接迹线31b。
为了在对IC器件测试时确立IC器件与测试头10之间的电连接，本实施例的硅指状接触器(探针)40与IC器件的输入输出端子110接触。
如图5～6所示，所述探针40由固定于探针基板31的台座部41、由台座41支承后端侧且前端侧从台座部41突出的柱状的梁部42、梁部42上表面形成的布线部44和在布线部44前端形成的接点部45构成。
另外，本实施例中，探针40的“后端侧”是指固定于探针基板31的一侧(图6A中的左侧)。与此相对应的是，探针40的“前端侧”是指与被测试半导体晶片100的输入输出端子110接触的一侧(图6A中的右侧)。而且，将梁部42的从台座部41向前端侧突出的部分称为突出区域421，将梁部42的由台座部41支承的部分称为后端区域422。
所述探针40的台座部41及梁部42，采用光刻等半导体制造技术制造，如图5～6B所示，在一个台座部41上利用后端区域422以悬臂支承方式统一支承多个梁部42，该多个梁部42从台座部41开始沿实质上相互平行的方向指状(梳齿状)突出。
如图6A所示，台座部41由以硅构成的支承层46d和所述支承层46d的上面形成的、由氧化硅(SiO2)构成的BOX层46c构成。另一方面，各梁部42由以硅(Si)构成的活性层46b和该活性层46b的上面形成的用作绝缘层的第1SiO2层46a构成。
另外，如图5和图6A所示，本实施例中各梁部42的纵向与构成活性层46b的单晶硅的晶体取向<100>实质上一致。一般而言，单晶硅的杨氏弹性模数(纵弹性模数)存在很强的各向异性，具体讲，晶体取向<100>的杨氏弹性模数约为130GPa，晶体取向<110>的杨氏弹性模数约为170GPa，晶体取向<111>的杨氏弹性模数约为190GPa。本实施例中，探针40的纵向与杨氏弹性模数最小的晶体取向<100>一致。由此，探针40即使变短也不会变硬，与被测试电子元件的输入输出端子接触时探针40适度地弯曲，故探针40不容易损坏，提高了其耐疲劳性能。
另外，迄今市面常见的硅晶片依靠定向平面的方位，使探针40的纵向与晶体取向<110>相一致。与此相对，本实施例因使梁部42的纵向与晶体取向<100>相一致，杨氏弹性模数从约170GPa减少到约130GPa，与以前的探针相比，梁部42可以更短。另一方面，为保证与IC器件的输入输出端子接触的稳定性，探针需要承受规定以上负荷，同时，为了确保充分的耐疲劳性能也需要将梁部产生的拉伸应力控制在规定量以下。本实施例中，例如与以前的探针相比梁部42缩短了16％的情况下，根据下面的2个式子，梁部42的厚度变薄8％就可以满足上述条件。下述的2个式中，E为杨氏弹性模数，t为厚度，1为长度。[数3]负荷： F &Proportional; E t 3 l 3 [数4]应力：
Figure G2007800535688D00112
如图5～6B所示，利用多个梁部42的后端区域422，在邻接的梁部42彼此之间各设有槽43A。将图6A与图6B比较即可明白，各槽43A具有与第SiO2层46a和活性层46b的厚度相当的深度，同时还有与各梁部42的突出区域421之间的宽度实质上相同的宽度。
如图6A所示，绝缘层(第1SiO2层)46a的上面设有布线部44。如同图所示，布线部44的构成有：由钛及金构成的种子层(供电层)44a、种子层44a的上面设有的由金构成的第1布线层44b和第1布线层44b的后端设有的由高纯度金构成的第2布线层44c。而且，第1布线层44b具有5～10μm的厚度。若第1布线层44b的厚度不满5μm易发热，而超过10μm则易发生翘曲。
接点部45由于设在第1布线层44b的前端部分上，故要求其有比该第1布线层44b更高的机械强度。因此，作为构成第1布线层44b的材料，是在纯度99.9％以上的金中加入不到0.1％的镍或钴等不同金属材料，第1布线层44b的维氏硬度为Hv130～200。与此不同，为了可以在后面的工序中接合且要有高导电性，第2布线层44c由纯度99.999％以上的金构成。
接点部45设在布线部44的前端，并向上方突出。所述接点部45的构成为：由种子层44a及第1布线层44b形成的台阶上形成的第1接点层45a、以包住第1接点层45a的形式设有的由金构成的第2接点层45b和以包住第2接点层45b的形式设有的第3接点层45c。作为构成第1接点层45a的材料，可以列举镍或镍钴等镍的合金。另外，作为构成第3接点层45c的材料，可以列举铑、铂、钌、钯、铱或它们的合金等具有高硬度及优异耐蚀性的导电材料。由于上述接点部45设在布线部44的前端，故可以避免相对柔软的第1布线层44b与IC器件的输入输出端子直接接触。
如图3所示，上述构成的探针40以与半导体晶片100上制造的被测试IC器件的输入输出端子110相对的方式安装在探针基板31上。另外，虽然图2中只示出了2个探针40，但实际上有数百到数千个探针40安装在探针基板31上。
如图3所示，每个探针40以台座部41的角部与探针基板31直接接触的方式，利用胶粘剂31d固定于探针基板31上。作为所述胶粘剂31d，可以列举如紫外线固化型胶粘剂、温度固化型胶粘剂或热可塑性胶粘剂。
而且，将与连接迹线31b连接的接合线31c连接到布线部44的第2布线层44c上，通过接合线31c，在探针40的布线部44与探针基板31的连接迹线31b间建立电连接。另外，用焊球代替接合线31c在布线部44和连接迹线31b间建立电连接也可以。
对IC器件的测试中采用了上述构成的探针卡30时，在通过探测器70将被测试晶片100按压至探针卡30使探针基板31上的探针40与被测试晶片100上的输入输出端子110电接触的状态下，测试机对IC器件输入输出测试信号。
下面参照图7A～42对本发明的实施例的探针的制造方法的一个举例进行说明。图7A～42(除去图12～13B)是本发明的第1实施例的探针的制造方法各工序的SOI晶片的截面图、剖面图或平面图。
首先，如图7A和图7B所示，准备第1工序的SOI晶片(Silicon OnInsulator Wafer)46。如图7A所示，本实施例中的所述SOI晶片46不仅具有面取向(100)的主要面461，还形成有表示晶体取向<100>的定向平面(orientationflat)462。另外，在SOI晶片46上设置表示晶体取向<100>的凹槽以代替定向平面462也是可以的。
如图7B所示，所述SOI晶片46的构成为：在3层SiO2层46a、46c、46e之间夹有2层Si层46b、46d。该SIO晶片46的SiO2层46a、46c、46e作为探针40制造时的蚀刻终止层和绝缘层发挥作用。
在此，为了使探针40具有良好的高频率特性，第1SiO2层46a具有1μm以上的层厚，活性层46b具有1kΩ·cm以上的体积电阻率。另外，为了使梁部42具有稳定所需的弹性，活性层46b的层厚公差在±3μm以下，支承层46d的层厚公差在±1μm以下。
接下来，如图8A和图8B所示的第2工序中，在SOI晶片46的下表面上形成第1抗蚀层47a。图中没有特别说明，但是在该工序中，首先在第2SiO2层46e上形成光致抗蚀膜，在此光致抗蚀膜上重叠光掩膜的状态下紫外线曝光使其固化(凝固)，从而在第2SiO2层46e的一部分上形成第1抗蚀层47a。而且，将光致抗蚀膜没有紫外线曝光的部分溶解，从第2SiO2层46e上洗去。所述第1抗蚀层47a作为下一步的第3工序中的蚀刻掩膜图案发挥作用。
接下来，如图9所示的第3工序中，利用如RIE(Reactive IonEtching)等从SOI晶片46下面对第2SiO2层46e进行蚀刻处理。通过此蚀刻处理，将第2SiO2层46e没有被第1抗蚀层47a保护的部分侵蚀掉。
在该蚀刻处理结束后，如图10所示的第4工序中，去除(抗蚀层去除)第2SiO2层46e上残留的第1抗蚀层47a。在此抗蚀层去除中，用氧等离子体将抗蚀层成灰(灰化)处理后，用硫酸过氧化氢溶液等洗涤水洗涤SOI晶片46。SOI晶片46下部残留的第2SiO2层46e在图37说明的第29工序的蚀刻处理中作为掩膜材料发挥作用。
接下来，如图11A～11C所示的第5工序中，在第1SiO2层46a的表面上形成第2抗蚀层47b。如图11A和图11B所示，此第2抗蚀层47b按照第2工序中说明的第1抗蚀层47a同样的要领，在SOI晶片46的上表面形成为多个带状。而且，如图11A所示，本实施例中的第2抗蚀层47b的纵向与晶体取向<100>实质上一致。
另外，作为制造探针40的硅晶片，硅晶片46’不仅具有面取向(100)的主要面463，还形成有表示晶体取向<110>的定向平面464，其在使用时，按照下述要领形成第1抗蚀层47a也可以。
图12是本发明第2实施例的探针的制造方法的第5工序中的SOI晶片从上面观察的平面图。如图12所示，本发明第2实施例中，在将硅晶片46’从普通的晶片设置位置实质上旋转45°的状态下，置于曝光装置中，在硅晶片46’上形成第2抗蚀层47b。由此，采用具有表示晶体取向<110>的定向平面464的硅晶片46’，可以容易地使第2抗蚀层47b的纵向与晶体取向<100>一致。
另外，普通的晶片设置位置，是指在使梁部42的纵向与硅晶片46’的晶体取向<110>实质上一致的情况下，硅晶片46’在曝光装置中的设置位置。如图12所示的例子中，普通的晶片设置位置为表示晶体取向<110>的定向平面464处于图中下侧位置的状态。
另外，抗蚀层形成的其它工序(具体而言为第2、8、12、14、17、20及25工序)中，同样也需要在45°旋转的状态下将硅晶片46’置于曝光装置中。
图13A是本发明第3实施例的探针的制造方法第5工序中使用的光掩膜的平面图。如图13A所示，本发明第3实施例中，在将用于形成第2抗蚀层47b的图案(透光部)121从普通的图案位置实质上旋转45°的状态下，将该图案121形成于光掩膜120上。通过利用所述光掩膜120在硅晶片46’上形成第2抗蚀层47b，利用具有表示晶体取向<110>的定向平面464的硅晶片46’，也可以容易地使第2抗蚀层47b的纵向与晶体取向<100>一致。
另外，普通的图案位置，是指在使梁部42的纵向与硅晶片46’的晶体取向<110>实质上一致的情况下，图案相对于光掩膜的位置，如图13A所示的例子中，普通的图案位置，是指相对于光掩膜120使图案121的纵向与图中的上下方向重合而形成该图案121的状态。
另外，抗蚀层形成的其它工序(具体而言为第2、8、12、14、17、20及25工序)中，同样也需要使用图案45°旋转形成的光掩膜。
图13B是本发明第4实施例的探针的制造方法第5工序的SOI晶片从上面观察的平面图。如图13B所示，本发明第4实施例中在普通的图案位置下形成光掩膜，在使光掩膜本身从普通的掩膜状态旋转45°的状态下，在硅晶片46’上形成第2抗蚀层47b。由此，在利用具有表示晶体取向<110>的定向平面464的硅晶片46’的情况下，也可以容易地使第2抗蚀层47b的纵向与晶体取向<100>相一致。
另外，普通的掩膜位置，是指在使梁部42的纵向与硅晶片46’的晶体取向<110>实质上一致的情况下，光掩膜相对于硅晶片46’的位置，如图13B所示的例子中，普通的掩膜位置，是指使第2抗蚀层47b的纵向与图中的上下方向重合时形成该第2抗蚀层47b的状态。
另外，抗蚀层形成的其它工序(具体而言为第2、8、12、14、17、20及25工序)中，同样也需要将光掩膜旋转45°。
如图14所示，本发明第1实施例第6工序中，利用如RIE等方法从SOI晶片上面对第1SiO2层46a进行蚀刻处理。通过所述蚀刻处理，将第1SiO2层46a没有被第2抗蚀层47b保护的部分侵蚀掉，第1SiO2层46a沿晶体取向<100>形成多个带状(参照图15A)。
接下来，如图15A～15C所示的第7工序中，按照与前述第4工序同样的要领去除第2抗蚀层47b，如图16所示的第8工序中，按照与前述第2工序同样的要领在第2SiO2层46e上形成第3抗蚀层47c。
接下来，如图17所示的第9工序中，采用DRIE法(Deep ReactiveIon Etching)从SOI晶片46下方对支承层46d进行蚀刻处理。借助该蚀刻处理，将支承层46d上没有被第3抗蚀层47c保护的部分侵蚀掉其厚度的一半。顺便说一下，虽然利用如湿蚀刻法等也能够对硅进行蚀刻处理，但是，由于湿蚀刻不能沿晶体取向<100>加工，故不适合用于本实施例。
接下来，如图18所示的第10工序中，按照与前述第4工序同样的要领去除第3抗蚀层47c。接下来，如图19所示的第11工序中，在SOI晶片46的整个上表面上成膜形成由钛及金构成的种子层44a。所述种子层44a成膜的具体方法，可以列举如真空蒸镀、溅射镀膜、气相沉积等。该种子层44a在形成后面提到的第1布线层44b时作为供电层发挥作用。
接下来，如图20A及图20B所示的第12工序中，按照上述第2工序同样的要领在种子层44a的表面上形成第4抗蚀层47d。如图20A所示，除了最终形成布线部44的部分之外，所述第4抗蚀层47d覆盖整个种子层44a表面。
接下来，如图21所示的第13工序中，在种子层44a上没有被第4抗蚀层47d覆盖的部分，通过镀覆处理形成第1布线层44b。
接下来，如图22A及图22B所示的第14工序中，在种子层44a上保留第4抗蚀层47d的状态下，形成第5抗蚀层47e。如图22A所示，除了第1布线层44b后端侧的一部分外，所述第5抗蚀层47e覆盖整个该第1布线层44b表面。
接下来，如图23所示的第15工序中，在第1布线层44b表面没有被抗蚀层47d、47e覆盖的部分，通过镀覆处理形成第2布线层44c。如图24A及图24B所示的第16工序中，按照与第4工序同样的要领去除抗蚀层47d、47e。
接下来，如图25A及图25B所示的第17工序中，除了从第1布线层44b前端部分到种子层44a表面的范围，按照与第4工序同样的要领在SOI晶片46的整个表面上形成第6抗蚀层47f。另外，由于该第6抗蚀层47f是为了在接下来的第18工序中形成第1接点层45a，为了使第1接点层45a的高度方向上占主要部分，该第17工序中应使形成的第6抗蚀层充分厚。
接下来，如图26所示的第18工序中，通过对没有被第6抗蚀层47f覆盖的部分镀覆处理形成第1接点层45a。如图26所示，由于第1布线层44b和种子层44a之间形成了台阶部分，该Ni镀层45a形成为曲面状。接下来，如图27A及图27B所示的第19工序中，按照与第4工序同样的要领去除第6抗蚀层。
接下来，如图28A及图28B所示的第20工序中，在第1接点层47a的周围空出少许距离的状态下，按照与第2工序同样的要领在整个SOI晶片46表面上形成第7抗蚀层47g。
接下来，如图29所示的第21工序中，在SOI晶片46上表面没有被第7抗蚀层47g覆盖的部分进行镀金处理，形成包住第1接点层45a的第2接点层45b。顺便提一下，该第2接点层45b是为了在下一工序中保护第1接点层45a免受镀铑构成第3接点层45c的镀液侵蚀。
接下来，如图30所示的第22工序中，在保留第7抗蚀层47g的状态下，对SOI晶片46上表面没有被第7抗蚀层47g覆盖的部分进行镀铑处理，形成包住第2接点层45b的第3接点层45c。随后，如图31A及图31B所示的第23工序中，按照与第4工序同样的要领去除第7抗蚀层47g。第3接点层45c不仅有高硬度(如第3接点层由铑构成时，维氏硬度为Hv800～1000)，还有优异的耐蚀性，因此适合用于要求具备长时稳定的接触电阻及耐磨性的接点部45表面。
接下来，如图32所示的第24工序中，通过研磨处理去除在镀覆处理形成第1布线层44b时作为供电层发挥作用的种子层44a露出在外的部分。所述研磨处理通过在真空室中用氩离子对SOI晶片46上表面进行撞击完成。此时，由于种子层44a比其它层均薄，在该研磨处理中最先被除去。借助该研磨处理，种子层44a中仅有位于布线部44及接点部45下方的部分得以保留，其余部分均被除去。
接下来，如图33A～33C所示的第25工序中，按照与第2工序同样的要领在第1SiO2层46a上形成多个带状的第8抗蚀层47h。另外，如图31A所示，本实施例中各第8抗蚀层47h的纵向与晶体取向<100>均实质上一致。
接下来，如图34所示的第26工序中，采用DRIE法从SOI晶片46的上方对活性层(Si层)46b进行蚀刻处理。由于该蚀刻处理，活性层46被侵蚀成多个带状，活性层46的多个带状的纵向沿晶体取向<100>一致(参照图35A)。另外，借助该DRIE处理侵蚀SOI晶片46时，BOX层(SiO2层)46c作为蚀刻终止层，使蚀刻不能到达支承层(Si层)46d。
而且，进行所述蚀刻处理时，保证梁部42的粗糙值(スキヤロプ值：因蚀刻形成的侧壁面凹凸不平的粗糙度)在100nm以下，从而在梁部42弹性变形时，可以防止以侧壁表面的粗糙部分为起点产生裂痕。
接下来，如图35A～35C所示的第27工序中，按照与第4工序同样的要领除去第8抗蚀层47h。随后，如图36所示的第28工序中，在SOI晶片46的整个上表面上形成聚酰亚胺膜48。所述聚酰亚胺膜48是利用旋转涂布机或喷雾涂布机将聚酰亚胺前体涂布到整个SOI晶片46的上表面后，再加热到20℃以上或使用催化剂使聚酰亚胺前体发生亚胺化反应而形成的。在下一工序及下下工序中进行贯穿蚀刻处理时，由于蚀刻装置的工作台通过通孔露出，冷却液发生泄漏时，该聚酰亚胺膜48可以防止工作台自身受到因蚀刻导致的破坏。
接下来，如图37所示的第29工序中，采用DRIE法从SOI晶片46的下方对支承层(Si层)46d进行蚀刻处理。在该蚀刻处理中，上述第3工序中保留的第2SiO2层46e作为掩膜材料发挥作用。另外，该DRIE处理从下方对SOI晶片46的侵蚀中，BOX层(SiO2层)46c作为蚀刻终止层，使蚀刻不能到达活性层(Si层)46b。
接下来，如图38A及图38B所示的第30工序中，从SOI晶片46的下方对2层SiO2层46c、46e进行蚀刻处理。所述蚀刻处理的具体方法可以举出RIE法等。如图38A所示，借助所述蚀刻处理使梁部42彻底形成指状(梳齿状)，本实施例中，各梁部42的纵向与晶体取向<100>实质上一致。
接下来，如图39所示的第31工序中，用强碱性剥离液去除不再需要的聚酰亚胺膜48。另外，本实施例中，虽然是通过使直接涂布在晶片46上聚酰亚胺前体发生亚胺化形成聚酰亚胺膜48，但是其对本发明并无特别限定。例如，使用碱溶性胶粘剂将聚酰亚胺薄膜粘贴到晶片46上形成聚酰亚胺膜48也是可以的。
接下来，如图40所示的第32工序中，在SOI晶片46的上表面粘贴发泡剥离胶带49，以规定个数的梁部42作为一个单位，沿着梁部42的纵向对SOI晶片46进行切割。另外，粘贴发泡剥离胶带49是为了在切割时保护梁部42免受水压破坏。
所述发泡剥离胶带49是在含PET的基材胶带的单面涂布UV发泡性胶粘剂构成的。该发泡剥离胶带49在没有受到紫外线照射时，通过UV发泡性胶粘剂粘贴在SOI晶片46上，经过紫外线照射后的UV发泡性胶粘剂由于发泡而粘附力下降，可以容易地从SOI晶片46上剥离。
接下来，如图41所示的第33工序中，为了可以通过拾取装置对切割后的探针40进行处理，在台座部41的下表面粘贴UV剥离型胶带50。
所述UV剥离型胶带50是在含聚烯烃的基材胶带的单面涂布UV固化型胶粘剂而构成的。该UV剥离型胶带50在没有受到紫外线照射时，通过UV固化型胶粘剂粘贴在台座部41下表面上，一旦受到紫外线照射，UV固化型胶粘剂就失去了粘附力，可以容易地从台座部41剥离。
接下来，如图42所示的第34工序中，通过对发泡剥离胶带49进行紫外线照射，使发泡剥离胶带49的UV发泡性胶粘剂发泡，将发泡剥离胶带从探针40上剥离，将探针40从发泡剥离胶带49转至UV剥离型胶带50。
接下来，没有在图中特别说明，在借助拾取装置保持探针40的状态下，通过对UV固化型剥离胶带50进行紫外线照射，将该胶带50从探针40上剥离。然后，拾取装置将探针40布置到探针基板30上的指定位置，借助胶粘剂31d将其固定，从而把探针40安装到探针基板30上。
此外，以上说明的实施例是为了容易理解本发明而非限制本发明记载于此。因而，上述实施例公开的各要素旨在包含本发明的技术领域内所有设计上的变更或等同物。

Claims (10)

1.一种探针，用于在被测试电子元件的测试时与所述被测试电子元件的输入输出端子接触以确立所述被测试电子元件与测试装置之间的电连接，其特征在于，所述探针至少具备：
具有由单晶硅构成的Si层的梁部；和
沿所述梁部的纵向设置在所述梁部的一个主要面上并与所述被测试电子元件的输入输出端子电连接的导电部，
所述梁部的纵向与构成所述Si层的所述单晶硅的晶体取向<100>实质上一致。
2.根据权利要求1所述的探针，其特征在于，所述探针还具备以悬臂支承方式统一支承多个所述梁部的台座部。
3.根据权利要求1或2所述的探针，其特征在于，所述导电部具有：
沿纵向设置在所述梁部的所述主要面上的布线部；和
设置在所述布线部的顶端并与所述被测试电子元件的所述输入输出端子接触的接点部。
4.一种探针卡，其特征在于，具备：
权利要求2或3所述的探针；和
固定所述探针具有的所述台座部的基板。
5.一种探针的制造方法，作为权利要求1～3任一项所述的探针的制造方法，其特征在于，在硅晶片表面形成抗蚀层后，通过对所述硅晶片进行蚀刻处理形成所述梁部。
6.根据权利要求5所述的探针的制造方法，其特征在于，所述硅晶片不仅具有面取向{100}的主要面，还具有表示晶体取向<100>的定向平面或凹槽。
7.根据权利要求5所述的探针的制造方法，其特征在于，所述硅晶片不仅具有面取向{100}的主要面，还具有表示晶体取向<110>的定向平面或凹槽，
在将所述硅晶片从普通状态实质上旋转45°的状态下，在所述硅晶片的表面上形成所述抗蚀层，由此使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致。
8.根据权利要求7所述的探针的制造方法，其特征在于，所述硅晶片不仅具有面取向{100}的主要面，还具有表示晶体取向<110>的定向平面或凹槽，
在将用于形成所述抗蚀层的图案从普通状态实质上旋转45°的状态下，在掩膜上形成所述图案，利用所述掩膜在所述硅晶片表面形成所述抗蚀层，由此使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致。
9.根据权利要求7所述的探针的制造方法，其特征在于，所述硅晶片不仅具有面取向{100}的主要面，还具有表示晶体取向<110>的定向平面或凹槽，
在将用于形成所述抗蚀层的掩膜从普通状态实质上旋转45°的状态下，在所述硅晶片的表面上形成所述抗蚀层，由此使所述梁部的纵向与所述硅晶片的晶体取向<100>实质上一致。
10.根据权利要求5～9任一项所述的探针的制造方法，其特征在于，在对所述硅晶片进行蚀刻处理时，采用DRIE(Deep Reactive Ion Etching)法。
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