TWI393890B - Probe, probe card and probe manufacturing method - Google Patents

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Description

探針、探針卡及探針之製造方法
本發明係當在測試形成在半導體晶圓、半導體晶片、半導體零件封裝體或印刷基板等之積體電路等電路(以下亦代表性稱之為IC元件)時，與設在IC元件之焊墊(pad)或電極或引腳(lead)之類的輸出入端子接觸，用以確立與IC元件之電性連接的探針、具備該探針的探針卡及探針之製造方法。
半導體積體電路元件係在被組入多數個在矽晶圓等之後，經由切割、接合及封裝等各步驟而完成為電子零件。如此之IC元件係在出貨前進行動作測試，但是該測試係在晶圓狀態或完成品狀態下予以實施。
在測試晶圓狀態之IC元件時，以用以確立與被試驗IC元件之電性連接的探針而言，自以往以來已知一種具有：固定在基板的基座部；後端側設在基座部，前端部由基座部突出的樑(beam)部；以及形成在樑部表面的導電部(以下亦僅稱之為「矽手指狀接觸件」)者(參照例如專利文獻1至3)。
該矽手指狀接觸件係使用光微影等半導體製造技術而由矽晶圓所形成，因此比較容易對應伴隨著被試驗IC元件之小型化所影響之輸出入端子的尺寸及間距的狹小化。但是，IC元件係不斷地予以小型化，因此期待矽手指狀接觸 件更進一步微細化。
相對於此，當僅縮短矽手指狀接觸件時，樑部會變硬，在與IC元件的輸出入端子相接觸時會難以撓曲。因此，矽手指狀接觸件容易破損，而使抗疲勞特性惡化。
專利文獻1：日本特開2000－249722號公報專利文獻2：日本特開2001－159642號公報專利文獻3：國際公開第03/071289號冊
本發明所欲解決之課題在提供一種抗疲勞特性佳的探針、具備該探針的探針卡及探針之製造方法。
為了達成上述目的，根據本發明之第1觀點，係提供一種探針，係在測試被試驗電子零件時，為了確立前述被試驗電子零件與試驗裝置之間之電性連接，與前述被試驗電子零件之輸出入端子相接觸的探針，其特徵在於至少包括：樑部，具有由單晶矽所構成的Si層；及導電部，沿著前述樑部的長邊方向而設在前述樑部的其中一方主面，與前述被試驗電子零件之輸出入端子作電性連接；前述樑部的長邊方向與構成前述Si層之前述單晶矽的結晶方位<100>實質上相一致(參照申請專利範圍第1項)。
在上述發明中雖未特別予以限定，但是最好另外包括台座部，以單懸臂彙總支持複數個前述樑部(參照申請專利 範圍第2項)。
在上述發明中雖未特別予以限定，但是最好前述導電部係具有：配線部，在前述樑部之前述其中一方之主面沿著長邊方向而設；以及接點部，設在前述配線部的前端，與前述被試驗電子零件之前述輸出入端子相接觸(參照申請專利範圍第3項)。
為了達成上述目的，根據本發明之第2觀點，係提供一種探針卡，其特徵在於包括：上述探針；及固定前述探針所具有之前述台座部的基板(參照申請專利範圍第4項)。
為了達成上述目的，根據本發明之第3觀點，係提供一種探針之製造方法，係上述探針之製造方法，其特徵在於：在矽晶圓的表面形成阻劑層之後，對前述矽晶圓進行蝕刻處理，藉此形成前述樑部(參照申請專利範圍第5項)。
在上述發明中雖未特別予以限定，但是最好前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<100>之定位平面或凹槽(參照申請專利範圍第6項)。
在此，所謂面方位{100}係包含(100)面及與其等效之所有的面，具體而言係包含(100)、(010)、(001)、(1*00)、(01*0)及(001*)面。此外，結晶方位<100>係包含結晶方位〔100〕及與其等效之所有方位，具體而言係包含〔100〕、〔010〕、〔001〕、〔1*00〕、〔01*0〕及〔001*〕。
其中，在本說明書中，例如當表示時，係簡記為(hk*1)。同樣地，在本說明書中，例如當表示時，係簡記為〔hk*1〕。
在上述發明中雖未特別予以限定，但是最好前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽，在使前述矽晶圓由通常的狀態實質上旋轉45°的狀態下，在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致(參照申請專利範圍第7項)。
在上述發明中雖未特別予以限定，但是最好前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽，在使用以形成前述阻劑層的圖案由通常的狀態實質上旋轉45°的狀態下，在遮罩形成前述圖案，使用前述遮罩而在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致(參照申請專利範圍第8項)。
在上述發明中雖未特別予以限定，但是最好前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽，在使用以形成前述阻劑層的遮 罩由通常的狀態實質上旋轉45°的狀態下，在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致(參照申請專利範圍第9項)。
其中，在本發明中，所謂通常的狀態係指使用具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽的矽晶圓，使樑部的長邊方向與矽晶圓的結晶方位<110>實質上相一致的狀態。
在上述發明中雖未特別予以限定，但是最好當對前述矽晶圓進行蝕刻處理時，使用DRIE(Deep Reactive Ion Etching)法(參照申請專利範圍第10項)。
在本發明中，由於使探針之樑部的長邊方向與屬於楊氏係數最低之結晶方位的結晶方位<100>實質上相一致，因此與例如使樑部的長邊方向與結晶方位<110>實質上相一致的情形相比較，即使縮短探針亦不會變硬，在與被試驗電子零件的輸出入端子接觸時，探針會適度地撓曲。因此，探針不易破損，而提升抗疲勞特性。
以下根據圖示，說明本發明之實施形態。
第1圖係顯示本發明第1實施形態之電子零件試驗裝置的概略圖，第2圖係顯示本發明第1實施形態之測試頭、探針卡及探針裝置之連接關係的概念圖。
如第1圖所示，本發明第1實施形態之電子零件試驗裝置1係由測試頭10、測試子60及探針裝置(prober)70所構成。測試子60係透過纜線束61而與測試頭10作電性連接，可對被組入於被試驗矽晶圓100的IC元件輸出入試驗訊號。測試頭10係藉由操作器(manipulator)80及驅動馬達81而配置在探針裝置70上。
如第1圖及第2圖所示，在測試頭10內設有多數個插腳介面電路(pin electronics)11，該等插腳介面電路11係透過具有數百條內部纜線的纜線束61而與測試子60相連接。此外，各插腳介面電路11係分別與用以與主機板(motherboard)21相連接的連接器12作電性連接，而可與介面部20之主機板21上的接觸件端子21a作電性連接。
測試頭10與探針裝置70係透過介面部20而相連接，該介面部20係由主機板21、晶圓效能板(wafer performance board)22及轍叉環(frog ring)23所構成。在主機板21設有用以與測試頭10側之連接器12作電性連接的接觸件端子21a，並且為了將該接觸件端子21a與晶圓效能板22作電性連接而形成有配線圖案21b。晶圓效能板22係透過探針插腳等而與主機板21作電性連接，將主機板21上之配線圖案21b的間距轉換成轍叉環23側的間距，且以將該配線圖案21b與設在轍叉環23內的可撓性基板23a作電性連接的方式，形成有配線圖案22a。
轍叉環23係設在晶圓效能板22上，為了容許測試頭10與探針裝置70的稍微對位，由可撓性基板23a構成內 部傳送路徑。在轍叉環23的下面係安裝有多數個與該可撓性基板23a作電性連接的探針插腳23b。
對於轍叉環23，係將在下面安裝有多數個探針(probe)40的探針卡30，透過探針插腳23b而作電性連接。雖未特別圖示，探針卡30係透過保持件(holder)而固定在探針裝置70的頂板(top plate)，透過頂板的開口，使探針40面對探針裝置70內。
探針裝置70係藉由吸附等將被試驗晶圓100保持在夾頭(chuck)71上，將該晶圓100自動供給至與探針卡30相對向的位置。
在以上所示之構成的電子零件試驗裝置1中，藉由探針裝置70，將被保持在夾頭71上的被試驗晶圓100按壓在探針卡30，在使探針40電性接觸被組裝於被試驗晶圓100的IC元件的輸出入端子110的狀態下，由測試子60對IC元件施加DC訊號與數位訊號，並且接收來自IC元件的輸出訊號。將來自該IC元件的輸出訊號(響應訊號)在測試子60中與期待值相比較，藉此評估IC元件的電氣特性。
第3圖係本發明第1實施形態之探針卡的概略剖視圖，第4圖係由下側觀看本發明第1實施形態之探針卡的局部俯視圖，第5圖係顯示本發明第1實施形態之探針的局部俯視圖，第6A圖係沿著第5圖之VIA－VIA線的剖視圖，第6B圖係沿著第5圖之VIB－VIB線的剖視圖。
如第3圖及第4圖所示，本實施形態的探針卡30係由：例如由多層配線基板等所構成的探針基板31；為了補 強機械強度而安裝在探針基板31之上面的加強件(stiffener)32；及安裝多數個在探針基板31之下面的矽手指狀接觸件40所構成。
在探針基板31係以由下面貫穿至上面的方式形成有貫穿孔31a，並且在下面形成有與該貫穿孔31a相連接的連接追蹤件31b。
本實施形態之矽手指狀接觸件(探針)40係在測試IC元件時，為了確立IC元件與測試頭10之間的電性連接，與IC元件之輸出入端子110接觸的探針。
如第5圖至第6B圖所示，該探針40係由：被固定在探針基板31的台座部41；在後端側支持於台座部41，且前端側由台座部41突出的柱狀樑部42；形成在樑部42之上面的配線部44；以及形成在配線部44之前端的接點部45所構成。
其中，在本實施形態中，探針40中的「後端側」係指被固定在探針基板31之側(第6A圖中的左側)。相對於此，探針40中的「前端側」係指與被試驗半導體晶圓100之輸出入端子110接觸之側(第6A圖中的右側)。此外，將樑部42中由台座部41朝向前端側突出的區域稱為突出區域421，將樑部42中由台座部41所支持的區域稱為後端區域422。
該探針40的台座部41及樑部42係藉由對矽晶圓46施行光微影等半導體製造技術予以製造，如第5圖至第6B圖所示，複數個樑部42在後端區域422單懸臂彙總支持於 1個台座部41，該複數個樑部42係由台座部41沿著彼此實質上呈平行的方向以手指狀(梳齒狀)突出。
如第6A圖所示，台座部41係由：由矽所構成的支持層46d；及形成在該支持層46d之上且由氧化矽(SiO2 )所構成的BOX層46c所構成。另一方面，各樑部42係由：由矽(Si)所構成的活性層46b；及形成在該活性層46b之上且作為絕緣層發揮功能的第1SiO2 層46a所構成。
此外，在本實施形態中，如第5圖至第6A圖所示，各樑部42的長邊方向係與構成活性層46b之單晶矽的結晶方位<100>實質上相一致。一般而言，在單晶矽的楊氏係數(Young’s Modulus)(縱彈性係數)存在有較強的異向性，具體而言，結晶方位<100>的楊氏係數約為130〔GPa〕，結晶方位<110>的楊氏係數約為170〔GPa〕，結晶方位<111>的楊氏係數約為190〔GPa〕。在本實施形態中，係使探針40的長邊方向與楊氏係數為最小的結晶方位<100>實質上相一致。藉此，即使縮短探針40，亦不會變硬，在與被試驗電子零件之輸出入端子相接觸時，探針40會適度撓曲，因此探針40難以破損而使抗疲勞特性提升。
其中，以往係取決於一般所流通之矽晶圓的定向平面(orientation flat)方位，而使探針的長邊方向與結晶方位<110>相一致。相對於此，如本實施形態所示使樑部42的長邊方向與結晶方位<100>相一致，藉此使楊氏係數由約170〔GPa〕減少至約130〔GPa〕，因此與習知的探針相比較，可縮短樑部42。另一方面，為了維持與IC元 件之輸出入端子接觸的穩定性，必須對探針施加一定以上的負載，並且為了確保充分的抗疲勞特性，必須將在樑部所發生之拉伸應力抑制在既定量以下。在本實施形態中，例如，與習知的探針相比較，將樑部42縮短16%時，由以下二式的關係，將樑部42的厚度變薄8%，藉此可滿足上述條件。其中，在以下二式中，E係楊氏係數，t係厚度，l係長度。
如第5圖至第6B圖所示，在複數個樑部42之後端區域421中，在鄰接的樑部42彼此之間分別設有溝槽43A。若比較第6A圖及第6B圖可知，各溝槽43A係具有相當於第1SiO2 層46a及活性層46b之厚度的深度，並且具有與樑部42之突出區域421彼此之間之寬度實質相同的寬度。
如第6A圖所示，在絕緣層(第1SiO2 層)46a之上設有配線部44。如該圖所示，配線部44係由：由鈦及金所構成的種層(供電層)44a；設在種層44a之上且由金所構成的第1配線層44b；以及設在第1配線層44b的後端且由高純度的金所構成的第2配線層44c所構成。其中，第1配線層44b係具有5至10 μm的厚度。若第1配線層44b的 厚度未達5 μm，會發熱，若大於10 μm時，則會有發生翹曲之虞。
在第1配線層44b的前端部分設有接點部45，因此對於該第1配線層44b係要求比較高的機械強度。因此，以構成第1配線層44b的材料而言，使用在99.9%以上之純度的金添加未達0.1%的鎳或鈷等異種金屬材料者，第1配線層44b的維氏硬度(Vickers hardness)提升至Hv130至200。相對於此，第2配線層44c係可在後製程中接合，而且由純度99.999%以上的金所構成，俾以具有較高的導電性。
在配線部44之前端，以朝向上方突出的方式設有接點部45。該接點部45係由：由種層44a及第1配線層44a所構成且形成在段差之上的第1接點層45a；以包覆第1接點層45a的方式設置且由金所構成的第2接點層45b；以及以包覆第2接點層45b的方式設置的第3接點層45c所構成。以構成第1接點層45a的材料而言，係可列舉鎳或鎳鈷等鎳合金。此外，以構成第3接點層45c的材料而言，係可列舉銠、鉑、釕、鈀、銥或該等之合金等為高硬度並且抗蝕性佳的導電性材料。藉由將如上所示之接點部45設在配線部44的前端，比較柔軟的第1配線層44b可無須與IC元件的輸出入端子110直接接觸。
如第3圖所示，如以上所示之構成的探針40係以與被組入於半導體晶圓100之被試驗IC元件之輸出入端子110相對向的方式被安裝於探針基板31。其中，在第3圖中僅 圖示2個探針40，但實際上係在探針基板31上安裝有數百至數千支探針40。
如第3圖所示，各探針40係在使台座部41之角部抵接於探針基板31的狀態下，使用接著劑31d而固定在探針基板31。以該接著劑31d而言，例如可列舉紫外線硬化型接著劑、溫度硬化型接著劑、或熱可塑性接著劑等。
此外，在配線部44之第2配線層44c係連接有與連接追蹤件31b相連接的接合纜線31c，透過該接合纜線31c而與探針40之配線部44、及探針基板31之連接追蹤件31b作電性連接。其中，亦可使用焊球(solder ball)而將配線部44與連接追蹤件31b作電性連接，來取代接合纜線31c。
使用以上構成之探針卡30的IC元件的測試係藉由探針裝置70而將被試驗晶圓100按壓在探針卡30，在探針基板31上之探針40與被試驗晶圓100上之輸出入端子110作電性接觸的狀態下，由測試子對IC元件輸出入試驗訊號而予以執行。
以下參照第7A圖至第42圖，說明本發明之實施形態之探針之製造方法之一例。第7A圖至第42圖(其中除了第12圖至第13B圖以外)係本發明第1實施形態之探針之製造方法之各步驟中的SOI晶圓的剖視圖或俯視圖。
首先，在第7A圖及第7B圖所示之第1步驟中，備妥SOI晶圓(Silicon On Insulator Wafer)46。在本實施形態中，該SOI晶圓46係如第7A圖所示具有面方位(100)的主面461，並且形成有表示結晶方位<100>之定向平面 (orientation flat)462。其中，亦可在SOI晶圓46附上表示結晶方位<100>的凹槽(notch)來取代定向平面462。
如第7B圖所示，該SOI晶圓46係在3個SiO2 層46a、46c、46e之間分別夾持2個Si層46b、46d而構成。該SOI晶圓46的SiO2 層46a、46c、46e係在組入探針40時，發揮作為蝕刻擋止件的功能，或發揮作為絕緣層的功能。
在此，為了使探針40的高頻特性良好，第1SiO2 層46a係具有1 μm以上的層厚，活性層46b係具有1kΩ．cm以上的體積阻抗率。此外，以使樑部42具有穩定的彈簧特性的方式，活性層46b之層厚的公差為±3 μm以下，支持層46d之層厚的公差為±1 μm以下。
接著，在第8A圖及第8B圖所示之第2步驟中，在SOI晶圓46的下面形成第1阻劑層47a。在該步驟中，雖未特別圖示，首先在第2SiO2 層46e形成光阻膜，在該光阻膜上重疊有光罩的狀態下將紫外線進行曝光而使其乾化(cure)(凝固)，藉此在第2SiO2 層46e的一部分形成第1阻劑層47a。其中，在光阻膜中紫外線未被曝光的部分係被溶解，而由第2SiO2 層46e上被沖掉。該第1阻劑層47a係在接下來的第3步驟中發揮作為蝕刻遮罩圖案的功能。
接著，在第9圖所示之第3步驟中，藉由例如RIE(Reactive Ion Etching)等，由SOI晶圓46的下方對第2SiO2 層46e進行蝕刻處理。藉由該蝕刻處理，在第2SiO2 層46e中未被第1阻劑層47a予以保護的部分會被侵蝕。
若該蝕刻處理一結束，在第10圖所示之第4步驟中， 將殘留在第2SiO2 層46e之上的第1阻劑層47a予以去除(阻劑剝離)。在該阻劑剝離中，藉由氧電漿將阻劑灰化(ashing)後，例如藉由硫酸過氧化氫等洗淨水來洗淨SOI晶圓46。殘留在SOI晶圓46之下部的第2SiO2 層46e係在第37圖所說明的第29步驟中的蝕刻處理中作為遮罩材而發揮功能。
接著，在第11A圖至第11C圖所示之第5步驟中，在第1SiO2 層46a的表面形成第2阻劑層47b。該第2阻劑層47b係以與第2步驟中所說明的第1阻劑層47a相同的要領，如第11A圖及第11B圖所示，在SOI晶圓46的上面形成為複數個帶狀。其中，在本實施形態中，如第11A圖所示，各第2阻劑層47b之長邊方向係與結晶方位<100>實質上相一致。
其中，當使用具有面方位(100)的主面463，並且形成有表示結晶方位<100>之定向平面464的矽晶圓46’作為製作探針40的矽晶圓時，亦可以以下所示之要領來形成第1阻劑層47a。
第12圖係在本發明第2實施形態之探針之製造方法之第5步驟中由上側觀看SOI晶圓的俯視圖。在本發明之第2實施形態中，如第12圖所示，在使矽晶圓46’由通常的晶圓設定位置實質上旋轉45°的狀態下，將矽晶圓46’設定在曝光裝置，且在該狀態下在矽晶圓46’上形成第2阻劑層47b。藉此，即使使用已被附與表示結晶方位<110>的定向平面464的矽晶圓46’，亦可輕易地使第2阻劑層 47b的長邊方向與結晶方位<100>相一致。
其中，所謂通常的晶圓設定位置係指使梁部42之長邊方向與矽晶圓46’的結晶方位<100>實質上相一致時矽晶圓46’對於曝光裝置的設定位置，在第12圖所示之例中，通常的晶圓設定位置係形成為表示結晶方位<110>的定向平面464位於圖中下側的狀態。
其中，在形成阻劑層之其他步驟(具體而言為第2、第8、第12、第14、第17、第20及第25步驟)亦相同地必須在使其旋轉45°的狀態下，將矽晶圓46’設定在曝光裝置。
第13A圖係在本發明第3實施形態之探針之製造方法之第5步驟中所使用之光罩的俯視圖。在本發明之第3實施形態中，如第13A圖所示，在使用以形成第2阻劑層47b的圖案(透光部)121由通常的圖案位置實質上旋轉45°的狀態下，在光罩120形成該圖案121。使用該光罩120而在矽晶圓46’上形成第2阻劑層47b，即使使用已被附與表示結晶方位<110>之定向平面464的矽晶圓46’，亦可使第2阻劑層47b的長邊方向輕易地與結晶方位<100>相一致。
其中，所謂通常的圖案位置係指使梁部42之長邊方向與矽晶圓46’的結晶方位<100>實質上相一致時圖案相對於光罩的位置，在第13A圖所示之例中，通常的圖案位置係形成為對於光罩120，使圖案121的長邊方向配合圖中上下方向而形成該圖案121的狀態。
其中，在形成阻劑層之其他步驟(具體而言為第2、第8、第12、第14、第17、第20及第25步驟)亦相同地必須使用使圖案旋轉45°所形成的光罩。
第13B圖係在本發明第4實施形態之探針之製造方法之第5步驟中由上側觀看SOI晶圓的俯視圖。在本發明之第4實施形態中，如第13B圖所示，在通常的圖案位置形成光罩，在使光罩本身由通常的光罩狀態旋轉45°的狀態下，在矽晶圓46’上形成第2阻劑層47b。藉此，即使使用已被附與表示結晶方位<110>之定向平面464的矽晶圓46’，亦可使第2阻劑層47b的長邊方向輕易地與結晶方位<100>相一致。
其中，所謂通常的光罩位置係指使梁部42之長邊方向與矽晶圓46’的結晶方位<110>實質上相一致時光罩相對於矽晶圓46’的位置，在第13B圖所示之例中，通常的光罩位置係為使第2阻劑層47b的長邊方向配合圖中上下方向而形成該第2阻劑層47b的狀態。
其中，在形成阻劑層之其他步驟(具體而言為第2、第8、第12、第14、第17、第20及第25步驟)亦相同地必須使光罩旋轉45°。
在本發明之第1實施形態之第6步驟中，如第14圖所示，例如藉由RIE等，由SOI晶圓46的上方對第1SiO2 層46a進行蝕刻處理。藉由該蝕刻處理，在第1SiO2 層46a中未被第2阻劑層47b予以保護的部分會被侵蝕，而使第1SiO2 層46a形成為沿著結晶方位<100>的複數個帶狀(參 照第15A圖)。
接著，在第15A圖至第15C圖所示之第7步驟中，以與前述第4步驟相同的要領將第2阻劑層47b予以去除，在第16圖所示之第8步驟中，以與前述第2步驟相同的要領，在第2SiO2 層46e之上形成第3阻劑層47c。
接著，在第17圖所示之第9步驟中，藉由DRIE(Deep Reactive Ion Etching)法，由SOI晶圓46的下方對支持層46d進行蝕刻處理。藉由該蝕刻處理，在支持層46d中未被第3阻劑層47c予以保護的部分會被侵蝕至該支持層46d之一半左右的深度。順帶一提，雖然以例如濕式蝕刻亦可對矽進行蝕刻，但是若利用濕式蝕刻，並無法進行沿著結晶方位<100>的加工，因此並不適於本實施形態。
接著，在第18圖所示之第10步驟中，以與前述第4步驟相同的要領將第3阻劑層47c予以去除。接著，在第19圖所示之第11步驟中，在SOI晶圓46之上面整體形成由鈦及金所構成的種層44a。以該種層44a之成膜的具體手法而言，可列舉例如真空蒸鍍、濺鍍、氣相沈積等。該種層44a係發揮作為形成後述之第1配線層44b時之供電層的功能。
接著，在第20A圖及第20B圖所示之第12步驟中，在種層44a的表面，以與上述第2步驟相同的要領形成第4阻劑層47d。如第20A圖所示，該第4阻劑層47d係除了最後形成有配線部44的部分以外，形成在種層44a的整體。
接著，在第21圖所示之第13步驟中，在種層44a上 未被第4阻劑層47d被覆的部分，藉由鍍敷處理形成第1配線層44b。
接著，在第22A圖及第22B圖所示之第14步驟中，在種層44a之上殘留有第4阻劑層47d的狀態下，形成第5阻劑層47e。如第22A圖所示，該第5阻劑層47e係除了第1配線層44b之後端側的一部分以外，形成在該第1配線層44b的整體。
接著，在第23圖所示之第15步驟中，在第1配線層44b的表面未被阻劑層47d、47e覆蓋的部分，藉由鍍敷處理形成第2配線層44c，在第24A圖及第24B圖所示之第16步驟中，以與上述第4步驟相同的要領將阻劑層47d、47e予以去除。
接著，在第25A圖及第25B圖所示之第17步驟中，除了由第1配線層44b的前端部分至種層44a之表面為止的區域以外，在SOI晶圓46的整體，以與上述第4步驟相同的要領形成第6阻劑層47f。其中，該第6限劑層47f係用以在接下來的第17步驟中形成第1接點層45a者，但是由於第1接點層45a係佔有接點部45之高度方向的大部分，因此在該第16步驟中，係將第6阻劑層47f形成為十分厚。
接著，在第26圖所示之第18步驟中，在未被第6阻劑層47f覆蓋的部分，藉由鍍敷處理形成第1接點層45a。該Ni鍍敷層45a係形成在第1配線層44b與種層44a之間的段差部分，因此如第26圖所示形成為曲面狀。接著，在 第27A圖及第27B圖所示之第19步驟中，以與上述第4步驟相同的要領將第6阻劑層47f予以去除。
接著，在第28A圖及第28B圖所示之第20步驟中，在將第1接點層45a的周圍隔出若干間隔的狀態下，在SOI晶圓46的整面，以與上述第2步驟相同的要領形成第7阻劑層47g。
接著，在第29圖所示之第21步驟中，在SOI晶圓46的上面未被第7阻劑層47g覆蓋的部分進行鍍金處理，以包圍第1接點層45a的方式形成第2接點層45b。順帶一提，該第2接點層45b係為了在下一步驟，保護第1接點層45免於受到供以鍍銠構成第3接點層45c之用的鍍敷液影響而形成。
接著，在第30圖所示之第22步驟中，在殘留有第7阻劑層47g的狀態下，在SOI晶圓46的上面未被第7阻劑層47g覆蓋的部分進行鍍銠處理，以包覆第2接點層45b的方式形成第3接點層45c。接著，在第31A圖及第31B圖所示之第23步驟中，以與上述第4步驟相同的要領將第7阻劑層47g予以去除。第3接點層45c係具有較高的硬度(例如以銠構成第3接點層45c時係為Hv800至1000)，並且抗蝕性亦佳，因此適於要求長期間穩定的接觸阻抗及耐磨耗性的接點部45的表面。
接著，在第32圖所示之第24步驟中，藉由研磨(milling)處理來去除以鍍敷處理形成第1配線層44b時作為供電層發揮功能的種層44a中所露出的部分。該研磨處 理係在真空腔室中使氬離子朝向SOI晶圓46的上面衝撞而進行。此時，種層44a相較於其他層為較薄，因此，藉由該研磨處理而在最初予以去除。藉由該研磨處理，在種層44a之中，亦僅殘留位於配線部44及接點部45之下方的部分，其他部分則予以去除。
接著，在第33A圖至第33C圖所示之第25步驟中，以與上述第2步驟相同的要領在第1SiO2 層46a之上形成複數個帶狀的第8阻劑層47h。其中，在本實施形態中，如第31A圖所示，各第8阻劑層47h的長邊方向係與結晶方位<100>實質上相一致。
接著，在第34圖所示之第26步驟中，藉由DRIE法，由SOI晶圓46之上方對活性層(Si層)46b進行蝕刻處理。藉由該蝕刻處理，活性層46b被侵蝕成複數個帶狀，活性層46b形成為沿著結晶方位<100>的複數個帶狀(參照第35A圖)。其中，由於BOX層(SiO2 層)46c會發揮作為蝕刻擋止件的功能，因此因該DRIE處理而對SOI晶圓46造成的侵蝕並不會達及支持層(Si層)46d。
此外，該蝕刻處理係以使樑部42的凹形值(scallop value)(藉由蝕刻所形成之側壁面之凹凸的粗糙度)為100nm以下的方式來進行。藉此，當樑部42彈性變形時，可防止以側壁表面的較粗糙部分為起點而發生裂痕(crack)的情形。
接著，在第35A圖至第35C圖所示之第27步驟中，以與上述第4步驟相同的要領將第8阻劑層47h予以去除。 接著，在第36圖所示之第28步驟中，在SOI晶圓46的上面整體形成聚醯亞胺膜48。該聚醯亞胺膜48係使用旋塗裝置(spin coater)或噴塗裝置(spray coater)等，將聚醯亞胺前驅物塗佈在SOI晶圓46之上面整體之後，藉由20℃以上的加熱或觸媒而使其醯亞胺化而形成。該聚醯亞胺膜48係用以在進行下一步驟及下下步驟中之貫穿蝕刻處理時，使蝕刻裝置的載台透過貫穿孔而露出，藉此防止冷卻液漏洩、或因蝕刻而使載台本身受到損傷而形成。
接著，在第37圖所示之第29步驟中，藉由DRIE法，由SOI晶圓46之下方對支持層(Si層)46d進行蝕刻處理。在該蝕刻處理中，在上述第3步驟所殘留的第2SiO2 層46e發揮作為遮罩材的功能。其中，由於BOX層(SiO2 層)46c發揮作為蝕刻擋止件的功能，因該DRIE處理而造成由下方之SOI晶圓46的侵蝕並不會達及活性層(Si層)46b。
接著，在第38A圖及第38B圖所示之第30步驟中，由SOI晶圓46的下方對2個SiO2 層46c、46b進行蝕刻處理。以該蝕刻處理之具體手法而言，可列舉RIE法等。如第38A圖所示，藉由該蝕刻處理，使樑部42完全形成為手指狀(梳齒狀)，但在本實施形態中，各樑部42的長邊方向係與結晶方位<100>實質上相一致。
接著，在第39圖所示之第31步驟中，藉由強鹼性的剝離液將不需要的聚醯亞胺膜48予以去除。其中，在本實施形態中，將直接塗佈在晶圓46的聚醯亞胺前驅物進行醯亞胺化，藉此形成聚醯亞胺膜48，但是在本發明中並非特 別限定於此。例如，以聚醯亞胺膜48而言，亦可使用鹼可溶性粘著劑而將聚醯亞胺膜黏附在晶圓46。
接著，在第40圖所示之第32步驟中，在SOI晶圓46的上面黏附發泡剝離片帶(tape)49，將既定數量的樑部42作為一個單位，沿著樑部42的長邊方向切割SOI晶圓46。其中，發泡剝離片帶49係在切割時為了保護樑部42免於受到水壓影響而予以黏附。
該發泡剝離片帶49係在含有PET之基材片帶之其中一面塗佈有UV發泡性黏著劑而構成。該發泡剝離片帶49係在未照射紫外線的狀態下藉由UV發泡性黏著劑而黏著在SOI晶圓46，但是當被照射紫外線時，UV發泡性黏著劑會發泡而使黏著力降低，而可輕易地由SOI晶圓46剝離。
接著，在第41圖所示之第33步驟中，為了可由上方藉由拾取(pick－up)裝置來處理(handling)經切割的探針40，在台座部41的下面黏附UV剝離型片帶50。
該UV剝離型片帶50係在含有聚烯烴之基材片帶的其中一面塗佈有UV硬化型黏著劑而構成。該UV剝離型片帶50係在未照射紫外線的狀態下藉由UV硬化型黏著劑而黏著在台座部41的下面，但是當被照射紫外線時，UV硬化型黏著劑會失去黏著力，而可輕易地由台座部41剝離。
接著，在第42圖所示之第34步驟中，藉由朝向發泡剝離片帶49照射紫外線，使發泡剝離片帶49的UV發泡性黏著劑發泡，將發泡剝離片帶49由探針40剝離，將探針40由發泡剝離片帶49轉印在UV剝離型片帶50。
接著，雖未特別圖示，但在藉由拾取裝置保持探針40的狀態下朝向UV剝離型片帶50照射紫外線，藉此將該片帶50由探針40剝離。接著，拾取裝置將探針40配置在探針基板31的既定位置，藉由接著劑31d予以固定，藉此將探針40安裝在探針基板31。
其中，以上說明的實施形態係為了輕易理解本發明而予以記載者，並非為了限定本發明而予以記載者。因此，上述實施形態所揭示的各要素係亦包含屬於本發明之技術範圍之所有設計變更或均等物。
10‧‧‧測試頭
1‧‧‧電子零件試驗裝置
11‧‧‧插腳介面電路
12‧‧‧連接器
20‧‧‧介面部
21‧‧‧主機板
21a‧‧‧接觸件端子
21b‧‧‧配線圖案
22‧‧‧晶圓效能板
22a‧‧‧配線圖案
23‧‧‧轍叉環
23a‧‧‧可撓性基板
23b‧‧‧探針插腳
30‧‧‧探針卡
31‧‧‧探針基板
31a‧‧‧貫穿孔
31b‧‧‧連接追蹤件
31c‧‧‧接合纜線
31d‧‧‧接著劑
32‧‧‧加強件
41‧‧‧台座部
40‧‧‧探針(矽手指狀接觸件)
42‧‧‧樑部
43A‧‧‧溝槽
44‧‧‧配線部
44a‧‧‧種層(供電層)
44b‧‧‧第1配線層
44c‧‧‧第2配線層
45‧‧‧接點部
45a‧‧‧第1接點層(Ni鍍敷層)
45b‧‧‧第2接點層
45c‧‧‧第3接點層
46b‧‧‧活性層
46、46’‧‧‧SOI晶圓(矽晶圓)
46c‧‧‧BOX層
46a‧‧‧第1SiO2 層(絕緣層)
46d‧‧‧支持層
46e‧‧‧第2SiO2 層
47a‧‧‧第1阻劑層
47b‧‧‧第2阻劑層
47c‧‧‧第3阻劑層
47d‧‧‧第4阻劑層
47e‧‧‧第5阻劑層
47f‧‧‧第6阻劑層
47g‧‧‧第7阻劑層
47h‧‧‧第8阻劑層
49‧‧‧發泡剝離片帶
48‧‧‧聚醯亞胺膜
60‧‧‧測試子
50‧‧‧UV剝離型片帶
61‧‧‧纜線束
70‧‧‧探針裝置
71‧‧‧夾頭
80‧‧‧操作器
81‧‧‧驅動馬達
110‧‧‧輸出入端子
120‧‧‧光罩
121‧‧‧圖案(透光部)
421‧‧‧突出區域
422‧‧‧後端區域
461、463‧‧‧面方位(100)的主面
100‧‧‧被試驗半導體晶圓(被試驗矽晶圓)
462、464‧‧‧表示結晶方位<100>的定向平面
第1圖係顯示本發明第1實施形態之電子零件試驗裝置的概略圖。
第2圖係顯示本發明第1實施形態之測試頭、探針卡及探針之連接關係的概念圖。
第3圖係本發明第1實施形態之探針卡的概略剖視圖。
第4圖係由下側觀看本發明第1實施形態之探針卡的局部俯視圖。
第5圖係顯示本發明第1實施形態之探針的局部俯視圖。
第6A圖係沿著第5圖之VIA－VIA線的剖視圖。
第6B圖係沿著第5圖之VIB－VIB線的剖視圖。
第7A圖係在本發明第1實施形態之探針之製造方法之第1步驟中，由上側觀看SOI晶圓的俯視圖。
第7B圖係沿著第7A圖之VIIB－VIIB線的剖視圖。
第8A圖係在本發明第1實施形態之探針之製造方法之第2步驟中，由下側觀看SOI晶圓的局部俯視圖。
第8B圖係沿著第8A圖之VIIIB－VIIIB線的剖視圖。
第9圖係本發明第1實施形態之探針之製造方法之第3步驟中的SOI晶圓的剖視圖。
第10圖係本發明第1實施形態之探針之製造方法之第4步驟中的SOI晶圓的剖視圖。
第11A圖係在本發明第1實施形態之探針之製造方法之第5步驟中由上側觀看SOI晶圓的俯視圖。
第11B圖係第11A圖之XIB部的放大圖。
第11C圖係沿著第11B圖之XIC－XIC線的剖視圖。
第12圖係在本發明第2實施形態之探針之製造方法之第5步驟中由上側觀看SOI晶圓的俯視圖。
第13A圖係在本發明第3實施形態之探針之製造方法之第5步驟中所使用之光罩的俯視圖。
第13B圖係在本發明第4實施形態之探針之製造方法之第5步驟中由上側觀看SOI晶圓的俯視圖。
第14圖係本發明第1實施形態之探針之製造方法之第6步驟中的SOI晶圓的剖視圖。
第15A圖係在本發明第1實施形態之探針之製造方法之第7步驟中由上側觀看SOI晶圓的俯視圖。
第15B圖係第15A圖之XVB部的放大圖。
第15C圖係沿著第15B圖之XVC－XVC線的剖視圖。
第16圖係本發明第1實施形態之探針之製造方法之第8步驟中的SOI晶圓的剖視圖。
第17圖係本發明第1實施形態之探針之製造方法之第9步驟中的SOI晶圓的剖視圖。
第18圖係本發明第1實施形態之探針之製造方法之第10步驟中的SOI晶圓的剖視圖。
第19圖係本發明第1實施形態之探針之製造方法之第11步驟中的SOI晶圓的剖視圖。
第20A圖係在本發明第1實施形態之探針之製造方法之第12步驟中由上側觀看SOI晶圓的俯視圖。
第20B圖係沿著第20A圖之XXB－XXB線的剖視圖。
第21圖係本發明第1實施形態之探針之製造方法之第13步驟中的SOI晶圓的剖視圖。
第22A圖係在本發明第1實施形態之探針之製造方法之第14步驟中由上側觀看SOI晶圓的俯視圖。
第22B圖係沿著第22A圖之XXIIB－XXIIB線的剖視圖。
第23圖係本發明第1實施形態之探針之製造方法之第15步驟中的SOI晶圓的剖視圖。
第24A圖係在本發明第1實施形態之探針之製造方法之第16步驟中由上側觀看SOI晶圓的俯視圖。
第24B圖係沿著第24A圖之XXIVB－XXIVB線的剖視圖。
第25A圖係在本發明第1實施形態之探針之製造方法之第17步驟中由上側觀看SOI晶圓的俯視圖。
第25B圖係沿著第25A圖之XXVB－XXVB線的剖視圖。
第26圖係本發明第1實施形態之探針之製造方法之第18步驟中的SOI晶圓的剖視圖。
第27A圖係在本發明第1實施形態之探針之製造方法之第19步驟中由上側觀看SOI晶圓的俯視圖。
第27B圖係沿著第27A圖之XXVIIB－XXVIIB線的剖視圖。
第28A圖係在本發明第1實施形態之探針之製造方法之第20步驟中由上側觀看SOI晶圓的俯視圖。
第28B圖係沿著第28A圖之XXVIIIB－XXVIIIB線的剖視圖。
第29圖係本發明第1實施形態之探針之製造方法之第21步驟中的SOI晶圓的剖視圖。
第30圖係本發明第1實施形態之探針之製造方法之第22步驟中的SOI晶圓的剖視圖。
第31A圖係在本發明第1實施形態之探針之製造方法之第23步驟中由上側觀看SOI晶圓的俯視圖。
第31B圖係沿著第31A圖之XXXIB－XXXIB線的剖視圖。
第32圖係本發明第1實施形態之探針之製造方法之第24步驟中的SOI晶圓的剖視圖。
第33A圖係在本發明第1實施形態之探針之製造方法之第25步驟中由上側觀看SOI晶圓的俯視圖。
第33B圖係第33A圖之XXXIIIB部的放大圖。
第33C圖係沿著第33B圖之XXXIIIC－XXXIIIC線的剖視圖。
第34圖係本發明第1實施形態之探針之製造方法之第26步驟中的SOI晶圓的剖視圖。
第35A圖係在本發明第1實施形態之探針之製造方法之第27步驟中由上側觀看SOI晶圓的俯視圖。
第35B圖係第35A圖之XXXVB部的放大圖。
第35C圖係沿著第35B圖之XXXVC－XXXVC線的剖視圖。
第36圖係本發明第1實施形態之探針之製造方法之第28步驟中的SOI晶圓的剖視圖。
第37圖係本發明第1實施形態之探針之製造方法之第29步驟中的SOI晶圓的剖視圖。
第38A圖係在本發明第1實施形態之探針之製造方法之第30步驟中由下側觀看SOI晶圓的俯視圖。
第38B圖係沿著第38A圖之XXXIIIB－XXXIIIB線的剖視圖。
第39圖係本發明第1實施形態之探針之製造方法之第31步驟中的SOI晶圓的剖視圖。
第40圖係本發明第1實施形態之探針之製造方法之第32步驟中的SOI晶圓的剖視圖。
第41圖係本發明第1實施形態之探針之製造方法之第33步驟中的探針的剖視圖。
第42圖係本發明第1實施形態之探針之製造方法之第34步驟中的探針的剖視圖。
40‧‧‧探針(矽手指狀接觸件)
41‧‧‧台座部
42‧‧‧樑部
43A‧‧‧溝槽
44‧‧‧配線部
45‧‧‧接點部
46c‧‧‧BOX層
46d‧‧‧支持層
421‧‧‧突出區域
422‧‧‧後端區域

Claims (10)

  1. 一種探針，在測試被試驗電子零件時，為了確立前述被試驗電子零件與試驗裝置之間之電性連接，與前述被試驗電子零件之輸出入端子相接觸，其特徵在於至少包括：樑部，具有由單晶矽所構成的Si層；及導電部，沿著前述樑部的長邊方向而設在前述樑部的其中一方主面，與前述被試驗電子零件之輸出入端子作電性連接；前述樑部的長邊方向與構成前述Si層之前述單晶矽的結晶方位<100>實質上相一致。
  2. 如申請專利範圍第1項所述的探針，其中，另外包括台座部，以單懸臂彙總支持複數個前述樑部。
  3. 如申請專利範圍第1項所述的探針，其中，前述導電部係具有：配線部，在前述樑部之前述其中一方之主面沿著長邊方向而設；以及接點部，設在前述配線部的前端，與前述被試驗電子零件之前述輸出入端子相接觸。
  4. 一種探針卡，其特徵在於包括：如申請專利範圍第2項所述的探針；及固定前述探針所具有之前述台座部的基板。
  5. 一種探針之製造方法，製造如申請專利範圍第1至3項中任一項所述的探針， 其特徵在於：在矽晶圓的表面形成阻劑層之後，對前述矽晶圓進行蝕刻處理，藉此形成前述樑部。
  6. 如申請專利範圍第5項所述的探針之製造方法，其中，前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<100>之定位平面或凹槽。
  7. 如申請專利範圍第5項所述的探針之製造方法，其中，前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽，在使前述矽晶圓由通常的狀態實質上旋轉45°的狀態下，在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致。
  8. 如申請專利範圍第7項所述的探針之製造方法，其中，前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<100>之定位平面或凹槽，在使用以形成前述阻劑層的圖案由通常的狀態實質上旋轉45°的狀態下，在遮罩形成前述圖案，使用前述遮罩而在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致。
  9. 如申請專利範圍第7項所述的探針之製造方法，其中，前述矽晶圓係具有面方位{100}的主面，並且被附與表示結晶方位<110>之定位平面或凹槽， 在使用以形成前述阻劑層的遮罩由通常的狀態實質上旋轉45°的狀態下，在前述矽晶圓的表面形成前述阻劑層，藉此使前述樑部的長邊方向與前述矽晶圓的結晶方位<100>實質上相一致。
  10. 如申請專利範圍第5項所述的探針之製造方法，其中，當對前述矽晶圓進行蝕刻處理時，使用DRIE(Deep Reactive Ion Etching)法。
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