CN101688885A - 探针及探针卡 - Google Patents

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CN101688885A CN200780053525A CN200780053525A CN101688885A CN 101688885 A CN101688885 A CN 101688885A CN 200780053525 A CN200780053525 A CN 200780053525A CN 200780053525 A CN200780053525 A CN 200780053525A CN 101688885 A CN101688885 A CN 101688885A
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Abstract

探针(40)具备：与被测试半导体晶片上制作的IC器件的输入输出端子电连接的接点部(45)；顶端设置有接点部(45)的布线部(44)；在上面沿长度方向设置有布线部(44)的多个梁部(42)；以及以悬梁支承方式统一支承多个梁部(42)的台座部(41)，各梁部(42)在该梁部(42)的后端区域(422)由台座部(41)支承，在后端区域(422)，邻接的梁部(42)彼此之间设置有槽(43A)。

Description

探针及探针卡
技术领域
[0001]本发明涉及用于在半导体晶片、半导体芯片、半导体器件封装或者印刷基板等上形成的集成电路等电路(以下也代表性地称为IC器件)的测试时与IC器件上设置的焊盘、电极或引线等输入输出端子接触以确立与IC器件的电连接的探针以及具备该探针的探针卡。
背景技术
[0002]在硅晶片等上制作的许多半导体集成电路元件，经过切割、接合和封装等诸多工序而成为电子元件。在发货前进行上述IC器件的工作测试，该测试可在晶片状态下实施，也可在成品状态下实施。
[0003]在晶片状态下进行IC器件测试时，作为用于确立与被测试IC器件的电连接的探针，根据现有技术，其具有固定在基板上的基部、后端侧设置在基部上而顶端侧从基部突出的梁部以及形成于梁部表面的导电部(以下也称为「硅指状接触器」)(例如参照专利文献1至3)。
[0004]该硅指状接触器，采用光刻等半导体制造技术由硅晶片形成，因此，相较而言，其易于与伴随被测试IC器件的小型化的输入输出端子的尺寸和间距的狭小化相对应。然而，由于IC器件不断地小型化，人们希望硅指状接触器进一步细小化。
[0005]与此相对，为确保探针与IC器件的输入输出端子的稳定接触，在测试时必须以规定以上的载荷将探针向输入输出端子推压。因此，如果既要在推压时确保规定以上的载荷，又要将硅指状接触器微细化，那么便会存在梁部根部产生的拉伸应力增大的问题。
[0006]专利文献1：特开2000-249722号公报
专利文献2：特开2001-159642号公报
专利文献3：国际公开第03/071289号小册子
发明内容
发明要解决的技术问题
[0007]本发明要解决的技术问题在于，提供一种可减小梁部根部产生的拉伸应力的探针及探针卡。
解决技术问题的技术方案
[0008]为达成上述目的，根据本发明的第1观点，提供了一种探针，其用于在被测试电子元件的测试时与前述被测试电子元件的输入输出端子接触以确立前述被测试电子元件与测试装置之间的电连接，其中，所述探针具备：与前述被测试电子元件的输入输出端子电连接的导电部；在一个主要面上设置有前述导电部的多个梁部；以悬梁支承方式统一支承前述多个梁部的台座部，前述各梁部在该梁部的后端区域由前述台座部支承，在前述后端区域，邻接的前述梁部彼此之间设置有槽(参照权利要求1)。
[0009]对上述发明无特别限定，但优选为这样：前述槽不但向顶端侧开口，而且在前述后端区域的最顶端与最后端之间具有终端面(参照权利要求2)。
[0010]对上述发明无特别限定，但优选为这样：在前述槽的终端面与前述后端区域的最后端之间，邻接的前述梁部通过平面彼此相连(参照权利要求3)。
[0011]对上述发明无特别限定，但优选为这样：在前述槽的前述终端面与侧面之间的边角部分形成为锥状或者曲面状(参照权利要求4)。
[0012]对上述发明无特别限定，但优选为这样：前述导电部具有：沿长度方向设置在前述各梁部的前述主要面上的布线部；设置在前述布线部的顶端并与前述被测试电子元件的前述输入输出端子接触的接点部(参照权利要求5)。
[0013]对上述发明无特别限定，但优选为这样：在前述槽的终端面与前述后端区域的最后端之间，邻接的前述梁部通过平面彼此相连，邻接的前述布线部彼此之间的间距在前述平面上变大(参照权利要求6)。
[0014]为达成上述目的，根据本发明的第2观点，提供了一种探针卡，该探针卡包括上述的探针、以及用于固定所述探针所具有的台座部的基板(参照权利要求7)。
发明効果
[0015]本发明中，由于在后端部分邻接的梁部彼此之间设置有槽，所以与未设置槽的情况相比，能够在推压被测试电子元件的输入输出端子时减小梁部根部产生的拉伸应力。
附图说明
[0016][图1]图1为显示本发明的第1实施例的电子元件测试装置的概略图。
[图2]图2为显示本发明的第1实施例中测试头、探针卡和探测器的连接关系的概念图。
[图3]图3为本发明的第1实施例中探针卡的概略断面图。
[图4]图4为从下侧看本发明的第1实施例中探针卡得到的局部平面图。
[图5]图5为本发明的第1实施例中探针的局部平面图。
[图6A]图6A为沿图5中线VIA-VIA截取的断面图。
[图6B]图6B为沿图5中线VIB-VIB截取的断面图。
[图7]图7为本发明的第2实施例中探针的局部平面图。
[图8]图8为沿图7中线VIII-VIII截取的断面图。
[图9]图9为本发明的第3实施例中探针的局部平面图。
[图10]图10为本发明的第1实施例的探针的制造方法的第1工序中SOI晶片的断面图。
[图11A]图11A为从下侧看本发明的第1实施例的探针的制造方法的第2工序中SOI晶片得到的平面图。
[图11B]图11B为沿图11A中线XIB-XIB截取的断面图。
[图12]图12为本发明的第1实施例的探针的制造方法的第3工序中SOI晶片的断面图。
[图13]图13为本发明的第1实施例的探针的制造方法的第4工序中SOI晶片的断面图。
[图14A]图14A为从上侧看本发明的第1实施例的探针的制造方法的第5工序中SOI晶片得到的平面图。
[图14B]图14B为沿图14A中线XIVB-XIVB截取的断面图。
[图15]图15为本发明的第1实施例的探针的制造方法的第6工序中SOI晶片的断面图。
[图16A]图16A为从上侧看本发明的第1实施例的探针的制造方法的第7工序中SOI晶片得到的平面图。
[图16B]图16B为沿图16A中线XVIB-XVIB截取的断面图。
[图17]图17为本发明的第1实施例的探针的制造方法的第8工序中SOI晶片的断面图。
[图18]图18为本发明的第1实施例的探针的制造方法的第9工序中SOI晶片的断面图。
[图19]图19为本发明的第1实施例的探针的制造方法的第10工序中SOI晶片的断面图。
[图20]图20为本发明的第1实施例的探针的制造方法的第11工序中SOI晶片的断面图。
[图21A]图21A为从上侧看本发明的第1实施例的探针的制造方法的第12工序中SOI晶片得到的平面图。
[图21B]图21B为沿图21A中线XXIB-XXIB截取的断面图。
[图22]图22为本发明的第1实施例的探针的制造方法的第13工序中SOI晶片的断面图。
[图23A]图23A为从上侧看本发明的第1实施例的探针的制造方法的第14工序中SOI晶片得到的平面图。
[图23B]图23B为沿图23A中线XXIIIB-XXIIIB截取的断面图。
[图24]图24为本发明的第1实施例的探针的制造方法的第15工序中SOI晶片的断面图。
[图25A]图25A为从上侧看本发明的第1实施例的探针的制造方法的第16工序中SOI晶片得到的平面图。
[图25B]图25B为沿图25A中线XXVB-XXVB截取的断面图。
[图26A]图26A为从上侧看本发明的第1实施例的探针的制造方法的第17工序中SOI晶片得到的平面图。
[图26B]图26B为沿图26A中线XXVIB-XXVIB截取的断面图。
[图27]图27为本发明的第1实施例的探针的制造方法的第18工序中SOI晶片的断面图。
[图28A]图28A为从上侧看本发明的第1实施例的探针的制造方法的第19工序中SOI晶片得到的平面图。
[图28B]图28B为沿图28A中线XXVIIIB-XXVIIIB截取的断面图。
[图29A]图29A为从上侧看本发明的第1实施例的探针的制造方法的第20工序中SOI晶片得到的平面图。
[图29B]图29B为沿图29A中线XXIXB-XXIXB截取的断面图。
[图30]图30为本发明的第1实施例的探针的制造方法的第21工序中SOI晶片的断面图。
[图31]图31为本发明的第1实施例的探针的制造方法的第22工序中SOI晶片的断面图。
[图32A]图32A为从上侧看本发明的第1实施例的探针的制造方法的第23工序中SOI晶片得到的平面图。
[图32B]图32B为沿图32A中线XXXIIB-XXXIIB截取的断面图。
[图33]图33为本发明的第1实施例的探针的制造方法的第24工序中SOI晶片的断面图。
[图34A]图34A为从上侧看本发明的第1实施例的探针的制造方法的第25工序中SOI晶片得到的平面图。
[图34B]图34B为沿图34A中线XXXIVB-XXXIVB截取的断面图。
[图35]图35为显示本发明的第1实施例的探针的制造方法的第26工序中SOI晶片的断面图。
[图36A]图36A为从上侧看本发明的第1实施例的探针的制造方法的第27工序中SOI晶片得到的平面图。
[图36B]图36B为沿图36A中线XXXVIB-XXXVIB截取的断面图。
[图37]图37为本发明的第1实施例的探针的制造方法的第28工序中SOI晶片的断面图。
[图38]图38为本发明的第1实施例的探针的制造方法的第29工序中SOI晶片的断面图。
[图39A]图39A为从下侧看本发明的第1实施例的探针的制造方法的第30工序中SOI晶片得到的平面图。
[图39B]图39B为沿图39A中线XXXIXB-XXXIXB截取的断面图。
[图40]图40为本发明的第1实施例的探针的制造方法的第31工序中SOI晶片的断面图。
[图41]图41为本发明的第1实施例的探针的制造方法的第32工序中SOI晶片的断面图。
[图42]图42为本发明的第1实施例的探针的制造方法的第33工序中探针的断面图。
[图43]图43为本发明的第1实施例的探针的制造方法的第34工序中探针的断面图。
[符号说明]
[0017]
1...电子元件测试装置
10...测试头
20...接口部
30...探针卡
31...探针基板
40...探针
41...台座部
42...梁部
422...后端区域
43A～43C...槽
44...布线部
45...接点部
100...被测试半导体晶片
110...输入输出端子
具体实施方式
[0018]以下基于附图对本发明的实施例进行说明。
[0019]图1为显示本发明的第1实施例中电子元件测试装置的概略图，图2为显示本发明的第1实施例中测试头、探针卡和探测器的连接关系的概念图。
[0020]如图1所示，本发明的第1实施例中电子元件测试装置1由测试头10、测试机60和探测器70构成。测试机60借助于电缆束61与测试头10电连接而可相对于被测试硅晶片100上制作的IC器件输入输出测试信号。测试头10通过操作器80和驱动马达81配置在探测器70上。
[0021]如图1和图2所示，测试头10内设置有许多管脚电路11，这些管脚电路11借助于具有数百根内部电缆的电缆束61与测试机60连接。另外，各管脚电路11分别与用于连接母板21的连接器12电连接，进而可与接口部20的母板21上的接触端子21a电连接。
[0022]测试头10和探测器70借助于接口部20连接，该接口部20由母板21、晶片性能板22和辙叉环(frog ring)23构成。在母板21上设置有用于电连接测试头10一侧的连接器12的接触端子21a，同时还形成有用于将该接触端子21a和晶片性能板22电连接的布线图案21b。晶片性能板22借助于弹针(pogo pin)等与母板21电连接，且布线图案22a以如下方式形成：将母板21上的布线图案21b的间距变成辙叉环23一侧的间距，使该布线图案21b与设置在辙叉环23内的软性基板23a电连接。
[0023]辙叉环23设置在晶片性能板22上。为允许测试头10与探测器70在一定程度上位置对准，通过软性基板23a构成内部传输通道。在辙叉环23的下面，安装有与该软性基板23a电连接的许多弹针23b。
[0024]辙叉环23借助于弹针23b与探针卡30电连接，在探针卡30下面安装有许多探针40。虽未作具体图示，但探针卡30借助于保持器固定在探测器70的顶板上，探针40经由顶板的开口面向探测器70内。
[0025]探测器70通过吸附等方式将被测试晶片100保持在卡盘71上，并可将该晶片100自动供应到朝向探针卡30的位置。
[0026]在按上述方式构成的电子元件测试装置1中，在通过探测器70将保持在卡盘71上的被测试晶片100按压在探针卡30上使被测试晶片100上制作的IC器件的输入输出端子110与探针40电接触的状态下，从测试机60向IC器件施加DC信号和数字信号，并接收来自IC器件的输出信号。将来自该IC器件的输出信号(响应信号)与测试机60的期待值进行比较，评估IC器件的电气特性。
[0027]图3为本发明的第1实施例中探针卡的概略断面图，图4为从下侧看本发明的第1实施例中探针卡得到的局部平面图，图5为本发明的第1实施例中探针的局部平面图，图6A为沿图5中线VIA-VIA截取的断面图，图6B为沿图5中线VIB-VIB截取的断面图。
[0028]如图3和图4所示，本实施例中的探针卡30由如下部分构成：例如由多层布线基板等构成的探针基板31；用于提高机械强度而安装在探针基板31上面的加固件32；和安装在探针基板31下面的许多硅指状接触器40。
[0029]在探针基板31上，不但形成有从下面贯穿至上面的通孔31a，而且还在下面形成有与该通孔31a连接的连接迹线31b。
[0030]本实施例中硅指状接触器(探针)40为在IC器件的测试时用于确立IC器件和测试头10之间的电连接而与IC器件的输入输出端子110接触的探针。如图5～图6B所示，该探针40由如下部分构成：固定在探针基板31上的台座部41；后端侧由台座部41支承而顶端侧从台座部41突出的柱状梁部42；在梁部42上面形成的布线部44；以及形成于布线部44顶端的接点部45。
[0031]此外，在本实施例中，探针40的「后端侧」是指固定在探针基板31上的一侧(图6A中左侧)。与此不同，探针40的「顶端侧」是指接触被测试半导体晶片100的输入输出端子110的一侧(图6A中右侧)。另外，将梁部42上从台座部41向顶端侧突出的区域称为突出区域421，将梁部42上由台座部41支承的区域称为后端区域422。
[0032]该探针40的台座部41和梁部42通过采用光刻等半导体制造技术在硅晶片46上制造而成，如图5～图6B所示，在一个台座部41上通过后端区域422以悬梁支承方式统一支承多个梁部42，该多个梁部42从台座部41沿基本上相互平行的方向指状(梳齿状)地突出。
[0033]如图6A所示，台座部41由如下部分构成：由硅构成的支承层46d；和形成于该支承层46d之上、由氧化硅(SiO2)构成的BOX层46c。另一方面，各梁部42由如下部分构成：由硅(Si)构成的活性层46b；和形成于该活性层46b之上、作为绝缘层发挥作用的第1SiO2层46a。
[0034]另外，如图5～图6B所示，在本实施例中，在多个梁部42的后端区域421，在邻接的梁部42彼此之间分别设置有槽43A。将图6A和图6B进行比较后可以得知，各槽43A不但具有相当于第1SiO2层46a与活性层46b厚度之和的深度，而且具有与梁部42的突出区域421彼此之间的间隔基本上相等的宽度。另外，各槽43A不但在后端区域422的最顶端423处开口，而且在该区域422的最后端424处开口。
[0035]通过将这种槽43A设置在梁部42的后端区域422，在探针40推压被测试半导体晶片100上的输入输出端子110时，探针40上的应力集中区域扩大到后端侧而分散，从而能够减小梁部42根部产生的拉伸应力。由此，不但增大了探针40的变形量的容许值(断裂极限)，而且提高了探针40的耐疲劳特性。
[0036]此外，槽也可以在后端区域422中部停止。图7为本发明的第2实施例中探针的局部平面图，图8为沿图7中线VIII-VIII截取的断面图，图9为本发明的第3实施例中探针的局部平面图。
[0037]如图7和图8所示，本发明的第2实施例中的槽43B，虽然在后端区域422的最顶端423处开口的方面与第1实施例中相同，但是在终端壁431位于后端区域422的最顶端423和最后端424之间的方面与第1实施例不同。
[0038]如图7和图8所示，在本实施例中，在槽43B的终端壁431和后端区域422的最后端424之间，邻接的梁部42彼此之间通过平面425相连，邻接的布线部44彼此之间的间距在该平面425上变大(P1＜P2)。由此，能够同时实现拉伸应力的减小和布线的牵引灵活性。
[0039]另外，如图9所示，本发明的第3实施例中槽43C在槽43C的终端壁431和侧壁432之间的边角部分433形成为锥状的方面与第2实施例不同。通过将边角部分433形成为锥状，能够进一步实现拉伸应力的减小。此外，在本发明中，也可将边角部分433形成为曲面状。
[0040]回到图6A，在绝缘层(第1SiO2层)46a之上设置有布线部44。如图6A所示，布线部44由如下部分构成：由钛和金构成的晶种层(供电层)44a；设置在晶种层44a之上、由金构成的第1布线层44b；以及设置在第1布线层44b的后端、由高纯度金构成的第2布线层44c。此外，第1布线层44b具有5～10μm的厚度。若第1布线层44b的厚度不足5μm，则会发热，而若第1布线层44b的厚度大于10μm，则会存在翘曲的可能。
[0041]由于在第1布线层44b的顶端部分形成有接点部45，所以要求该第1布线层44b具有比较高的机械强度。因此，作为构成第1布线层44b的材料，采用在纯度为99.9％以上的金内添加不足0.1％的镍或钴等不同种类的金属材料而成的材料，使第1布线层44b的维氏硬度上升到Hv130～200。与此不同，第2布线层44c，由纯度在99.999％以上的金构成，以便可在后面的工序中接合，并具有高导电性。
[0042]在布线部44的顶端，设置有向上方突出的接点部45。该接点部45由如下部分构成：形成于由晶种层44a和第1布线层44b构成的台阶上的第1接点层45a；设置成覆盖第1接点层45a并由金构成的第2接点层45b；设置成覆盖第2接点层45b的第3接点层45c。作为构成第1接点层45a的材料，可以列举出镍或者镍钴等镍合金。另外，作为构成第3接点层45c的材料，可以列举出铑、白金、钌、钯、铱或者它们的合金等具有高硬度且耐蚀性优良的导电材料。通过将这种接点部45设置在布线部44的顶端，使得比较柔软的第1布线层44b不会直接接触IC器件的输入输出端子110。
[0043]如图3所示，以上述方式构成的探针40，以朝向半导体晶片100上制作的被测试IC器件的输入输出端子110的方式，安装在探针基板31上。此外，在图3中，仅示出了2根探针40，但实际上在探针基板31上安装有数百～数千根探针40。
[0044]如图3所示，在使台座部41的角部抵接探针基板31的状态下，用胶粘剂31d将各探针40固定在探针基板31上。作为该胶粘剂31d，可以列举出例如紫外线固化型胶粘剂、温度固化型胶粘剂、或热可塑性胶粘剂等。
[0045]另外，在布线部44的第2布线层44c上，连接有与连接迹线31b连接的接合线31c，借助于该接合线31c，探针40的布线部44和探针基板31的连接迹线31b电连接。此外，作为接合线31c的替代，可采用焊球将布线部44和连接迹线31b电连接。
[0046]在通过探测器70将被测试晶片100按压在探针卡30上使探针基板31上的探针40和被测试晶片100上的输入输出端子110电接触的状态下，通过测试机相对于IC器件输入输出测试信号，实施利用上述探针卡30对IC器件的测试。
[0047]以下参照图10～图43对本发明的第1实施例中探针的制造方法的一个举例进行说明。图10～图43为本发明的第1实施例的探针的制造方法的各工序中SOI晶片的断面图或者平面图。
[0048]在本实施例的制造方法中，首先，准备图10中显示的第1工序中SOI晶片(Silicon On Insulator Wafer)46。该SOI晶片46为通过在3层SiO2层46a、46c、46e之间分别夹着2层Si层46b、46d的层叠而成的硅晶片。该SOI晶片46的SiO2层46a、46c、46e在制作探针40时不但作为抗蚀层发挥作用，还作为绝缘层发挥作用。
[0049]这里，为使探针40具有良好的高频率特性，第1SiO2层46a具有1μm以上的层厚，活性层46b具有1kΩ·cm以上的体积电阻率。另外，为使梁部42具有稳定的弹性，活性层46b的层厚公差在±3μm以下，支承层46d的层厚公差在±1μm以下。
[0050]然后，在图11A和图11B显示的第2工序中，在SOI晶片46的下面形成第1抗蚀层47a。虽然未作具体图示，但在该工序中，首先在第2SiO2层46e上形成光致抗蚀膜，在该光致抗蚀膜上叠置光掩膜的状态下，使其在紫外线下曝光而固化(凝固)，由此，在第2SiO2层46e一部分上形成第1抗蚀层47a。此外，使光致抗蚀膜的紫外线未曝光的部分溶解，并将其从第2SiO2层46e上洗去。该第1抗蚀层47a在接下来的第3工序中作为蚀刻掩膜图案发挥作用。
[0051]然后，在图12显示的第3工序中，通过例如RIE(Reactive IonEtching)等从SOI晶片46的下方对第2SiO2层46e进行蚀刻处理。通过该蚀刻处理，侵蚀第2SiO2层46e上第1抗蚀层47a未保护的部分。
[0052]该蚀刻处理结束后，在图13显示的第4工序中，除去第2SiO2层46e之上残留的第1抗蚀层47a(抗蚀剥离)。在该抗蚀剥离中，通过氧等离子体使抗蚀层进行成灰(灰化)后，通过例如硫酸-过氧化氢等洗浄水洗浄SOI晶片46。SOI晶片46下部保留的第2SiO2层46e，作为参照图38说明的第29工序中的蚀刻处理中的掩膜材料发挥作用。
[0053]然后，在图14A和图14B显示的第5工序中，在第1SiO2层46a的表面上形成第2抗蚀层47b。如图14A所示，该第2抗蚀层47b按照与第2工序中说明的第1抗蚀层47a相同的要点，在SOI晶片46的上面形成为多根带的形状。
[0054]然后，在图15显示的第6工序中，通过例如RIE等从SOI晶片46的上方对第1SiO2层46a进行蚀刻处理。通过该蚀刻处理，侵蚀第1SiO2层46a上第2抗蚀层47b未保护的部分，第1SiO2层46变成多根带的形状(参照图16A)。
[0055]然后，在图16A和图16B显示的第7工序中，按照与前述第4工序相同的要点，除去第2抗蚀层47b，在图17显示的第8工序中，按照与前述第2工序相同的要点，在第2SiO2层46e之上形成第3抗蚀层47c。
[0056]然后，在图18显示的第9工序中，从SOI晶片46下方对支承层46d进行蚀刻处理。作为该蚀刻处理的具体方法，可以列举出例如DRIE(Deep Reactive Ion Etching)法等。通过该蚀刻处理，将支承层46d上第3抗蚀层47c未保护的部分侵蚀到该支承层46d的一半左右的深度。然后，在图19显示的第10工序中，按照与前述第4工序相同的要点，除去第3抗蚀层47c。
[0057]然后，在图20显示的第11工序中，SOI晶片46的整个上表面上，形成由钛和金构成的晶种层44a的薄膜。作为形成该晶种层44a的薄膜的具体方法，可以列举出例如真空蒸镀、溅射、气相沉积等。该晶种层44a在形成后述的第1布线层44b时作为供电层发挥作用。
[0058]然后，在图21A和图21B显示的第12工序中，在晶种层44a的表面上，按照与上述第2工序相同的要点，形成第4抗蚀层47d。如图21A所示，除最终形成布线部44的部分外，该第4抗蚀层47d在整个晶种层44a上形成。
[0059]然后，在图22显示的第13工序中，在晶种层44a上未被第4抗蚀层47d覆盖的部分，通过镀层处理形成第1布线层44b。
[0060]然后，在图23A和图23B显示的第14工序中，在晶种层44a之上保留有第4抗蚀层47d的状态下，形成第5抗蚀层47e。如图23A所示，除第1布线层44b的后端侧部分外，该第5抗蚀层47e在整个第1布线层44b上形成。
[0061]然后，在图24显示的第15工序中，在第1布线层44b表面上未被抗蚀层47d、47e覆盖的部分，通过镀层处理形成第2布线层44c，在图25A和图25B显示的第16工序中，按照与上述第4工序相同的要点除去抗蚀层47d、47e。
[0062]然后，在图26A和图26B显示的第16工序中，除从第1布线层44b的顶端部分到晶种层44a的表面的区域外，在整个SOI晶片46上，按照与前述第4工序相同的要点，形成第6抗蚀层47f。此外，该第6抗蚀层47f用于形成接下来的第17工序中的第1接点层45a，由于第1接点层45a占据了接点部45的高度方向上的大部分，所以在该第16工序中将第6抗蚀层47f形成得足够厚。
[0063]然后，在图27显示的第18工序中，通过镀层处理在未被第6抗蚀层47f覆盖的部分形成第1接点层45a。由于该镀Ni层45a用于形成第1布线层44b与晶种层44a之间的台阶部分，所以将其形成为如图27所示的曲面状。然后，在图28A和图28B显示的第19工序中，按照与上述第4工序相同的要点，除去第6抗蚀层47f。
[0064]然后，在图29A和图29B显示的第20工序中，在第1接点层45a周围空出少许空间的状态下，在SOI晶片46整个表面上，按照与上述第2工序相同的要点，形成第7抗蚀层47g。
[0065]然后，在图30显示的第21工序中，在SOI晶片46的上面未被第7抗蚀层47g覆盖的部分上进行镀金处理，形成第2接点层45b，以便覆盖第1接点层45a。顺带提及的是，形成该第2接点层45b的目的在于，在下一工序中保护第1接点层45a而使其避开通过镀铑构成第3接点层45c时使用的镀液。
[0066]然后，在图31显示的第22工序中，在第7抗蚀层47g保留的状态下，在SOI晶片46上面未被第7抗蚀层47g覆盖的部分，进行镀铑处理，形成第3接点层45c，以便覆盖第2接点层45b。然后，在图32A和图32B显示的第23工序中，按照与上述第4工序相同的要点，除去第7抗蚀层47g。第3接点层45c具有高硬度(例如在第3接点层45c由铑构成的情况下Hv800～1000)且耐蚀性良好，适合要求具有长时间稳定的接触电阻和耐磨损性的接点部45的表面。
[0067]然后，在图33显示的第24工序中，通过研磨处理，除去在通过镀层处理形成第1布线层44b时作为供电层发挥作用的晶种层44a的露出部分。该研磨处理，通过在真空腔体内使氩离子碰撞SOI晶片46的上表面进行。此时，由于晶种层44a比其它层要薄，所以在该研磨处理中其最先被除去。该研磨处理之后，仅晶种层44a上位于布线部44和接点部45下方的部分保留，其它部分均被除去。
[0068]然后，在图34A和图34B显示的第25工序中，按照与上述第2工序相同的要点，在第1SiO2层46a之上形成多根带状的第8抗蚀层47h。
[0069]然后，在图35显示的第26工序中，从SOI晶片46的上方对活性层(Si层)46b进行蚀刻处理。作为该蚀刻处理的具体方法，可以列举出例如DRIE法等。通过该蚀刻处理，将活性层46b侵蚀成多根带的形状。此外，在通过该DRIE处理侵蚀SOI晶片46的过程中，由于BOX层(SiO2层)46c作为抗蚀层发挥作用，所以不会影响到支承层(Si层)46d。
[0070]另外，以使梁部42的粗糙(scallop)值(因蚀刻形成的侧壁面的凹凸粗糙度)在100nm以下的方式，进行该蚀刻处理。由此，在梁部42发生弹性变形时，能够防止以侧壁表面上粗糙部分为起点产生裂痕。
[0071]然后，在图36A和图36B显示的第27工序中，按照与前述第4工序相同的要点，除去第8抗蚀层47h。然后，在图37显示的第28工序中，在SOI晶片46的整个上表面形成聚酰亚胺膜48。该聚酰亚胺膜48，在采用匀胶机和喷涂机等将聚酰亚胺前体涂布在SOI晶片46的整个上表面后，经20℃以上的加热或用催化剂将其酰亚胺化而成。在下一步工序和再下一步工序中进行的贯穿蚀刻处理时，由于蚀刻装置的台面从贯穿孔露出，所以该聚酰亚胺膜48能够防止冷却液泄漏和台面自身因蚀刻而受损。
[0072]然后，在图38显示的第29工序中，从SOI晶片46下方对支承层(Si层)46d进行蚀刻处理。作为该蚀刻处理的具体举例，可以列举出例如DRIE法等。在该蚀刻处理中，在上述第3工序中保留的第2SiO2层46e作为掩膜材料发挥作用。此外，由于BOX层(SiO2层)46c作为抗蚀层发挥作用，所以通过该DRIE处理从下方进行的SOI晶片46侵蚀，不会影响到活性层(Si层)46b。
[0073]然后，在图39A和图39B显示的第30工序中，从SOI晶片46下方对2层SiO2层46c、46e进行蚀刻处理。作为该蚀刻处理的具体方法，可以列举出RIE法等。如图39A所示，通过该蚀刻处理将梁部42完全形成为指状(梳齿状)。
[0074]然后，在图40显示的第31工序中，通过强碱性剥离液除去不需要的聚酰亚胺膜48。此外，在本实施例中，虽然通过将直接涂布在晶片46上的聚酰亚胺前体进行亚胺化而形成聚酰亚胺膜48薄膜，但是本发明不具体受限于此。例如，作为聚酰亚胺膜48，可采用碱溶性粘着剂将聚酰亚胺薄膜粘贴在晶片46上。
[0075]然后，在图41显示的第32工序中，在SOI晶片46的上面，粘贴发泡剥离胶带49，并以规定根数的梁部42为一个单位，沿梁部42的长度方向切割SOI晶片46。此外，粘贴发泡剥离胶带49的目的在于，在切割时保护梁部42而使其免受水压影响。
[0076]该发泡剥离胶带49，由含PET的基材胶带的一面上涂布UV发泡性粘着剂而构成。该发泡剥离胶带49，在未经紫外线照射的状态下，通过UV发泡性粘着剂粘着在SOI晶片46上，经紫外线照射后，UV发泡性粘着剂发泡，其粘着力下降而容易从SOI晶片46剥离。
[0077]然后，在图42显示的第33工序中，为了可以通过拾取装置从上方操作切割后的探针40，在台座部41下面粘贴UV剥离型胶带50。
[0078]该UV剥离型胶带50，在含聚烯烃的基材胶带的一面上涂布UV固化型粘着剂而构成。该UV剥离型胶带50，在未经紫外线照射的状态下，通过UV固化型粘着剂粘着在台座部41下面，经紫外线照射后，UV固化型粘着剂丧失粘着力而容易从台座部41剥离。
[0079]然后，在图43显示的第34工序中，通过向发泡剥离胶带49照射紫外线，使发泡剥离胶带49的UV发泡性粘着剂发泡，将发泡剥离胶带49从探针40剥离，而将探针40从发泡剥离胶带49转至UV剥离型胶带50上。
[0080]然后，在通过拾取装置保持探针40的状态下，通过向UV固化型剥离胶带50照射紫外线，将该胶带50从探针40剥离(未作具体图示)。接着，拾取装置将探针40配置在探针基板30的规定位置，通过胶粘剂31d进行固定，从而将探针40安装在探针基板30上。
[0081]此外，以上说明的实施例是为了便于理解本发明而记载的，而不是用于限定本发明。因此，上述实施例中公开的各要素包含属于本发明的技术范围的所有设计变更和等同物。

Claims (7)

1.一种探针，在被测试电子元件的测试时，与所述被测试电子元件的输入输出端子接触，以确立所述被测试电子元件与测试装置之间的电连接，其中，所述探针具备：
与所述被测试电子元件的输入输出端子电连接的导电部；
在一个主要面上设置有所述导电部的多个梁部；以及
以悬梁支承方式统一支承所述多个梁部的台座部，
各梁部在该梁部的后端区域由所述台座部支承，
在所述后端区域，邻接的所述梁部彼此之间设置有槽。
2.根据权利要求1所述的探针，其特征在于，所述槽向顶端侧开口，并在所述后端区域的最顶端与最后端之间具有终端面。
3.根据权利要求2所述的探针，其特征在于，在所述槽的终端面与所述后端区域的最后端之间，邻接的所述梁部通过平面彼此相连。
4.根据权利要求2或3所述的探针，其特征在于，所述槽的所述终端面与侧面之间的边角部分形成为锥状或曲面状。
5.根据权利要求1～4中任一项所述的探针，其特征在于，
所述导电部具有：
沿长度方向设置在所述各梁部的所述主要面上的布线部；和
设置在所述布线部的顶端并与所述被测试电子元件的所述输入输出端子接触的接点部。
6.根据权利要求5所述的探针，其特征在于，在所述槽的终端面与所述后端区域的最后端之间，邻接的所述梁部通过平面彼此相连，
邻接的所述布线部彼此之间的间距在所述平面上变大。
7.一种探针卡，其特征在于，具备：
权利要求1～6中任一项所述的探针；和
固定所述探针具有的所述台座部的基板。
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