KR101106971B1

KR101106971B1 - 프로브 및 프로브 카드

Info

Publication number: KR101106971B1
Application number: KR1020107002103A
Authority: KR
Inventors: 코이치 와다
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2012-01-20
Also published as: TWI378242B; JP5100751B2; US8507908B2; US20100176829A1; KR20100022124A; CN101688885A; TW200912326A; JPWO2009004722A1; WO2009004722A1

Abstract

프로브(40)는, 피시험 반도체 웨이퍼에 조립된 IC디바이스의 입출력 단자에 전기적으로 접속되는 접점부(45)와, 접점부(45)가 선단에 설치된 배선부(44)와, 배선부(44)가 길이 방향을 따라서 상면에 설치된 복수의 비임부(42)와, 복수의 비임부(42)를 모아서 한쪽만 고정하여 지지하고 있는 베이스부(41)를 구비하고 있고, 각 비임부(42)는, 해당 비임부(42)의 후단 영역(422)에서 베이스부(41)에 지지되고, 후단 영역(422)에서 인접하는 비임부(42)끼리의 사이에 홈(43A)이 설치되어 있다.

Description

프로브 및 프로브 카드{PROBE AND PROBE CARD}

본 발명은, 반도체 웨이퍼, 반도체 칩, 반도체 부품 패키지 또는 프린트 기판 등에 형성된 집적회로 등의 전기회로(이하, 대표적으로 IC디바이스라 칭한다.)의 테스트에 즈음하여, IC디바이스에 설치된 패드나 전극 혹은 리드와 같은 입출력 단자와 접촉하여, IC디바이스와의 전기적인 접속을 확립하기 위한 프로브 및 그것을 구비한 프로브 카드에 관한 것이다.

반도체 집적회로 소자는, 실리콘 웨이퍼 등에 다수 조립된 후, 다이싱, 본딩 및 패키징 등의 모든 공정을 거쳐 전자부품으로서 완성된다. 이러한 IC디바이스는 출하 전에 동작 테스트가 실시되지만, 상기 테스트는 웨이퍼 상태나 완성품의 상태에서 실시된다.

웨이퍼 상태의 IC디바이스의 테스트에 즈음하여, 피시험 IC디바이스와의 전기적인 접속을 확립하기 위한 프로브로서, 기판에 고정되는 베이스부와, 후단측이 베이스부에 설치되고, 선단측이 베이스부로부터 돌출되어 있는 빔부와, 빔부의 표면에 형성된 도전부를 갖는 것(이하, 간단히 「실리콘 핑거 콘택터」라 칭한다.)이 종래로부터 알려져 있다(예를 들어 특허 문헌1 내지 3 참조).

상기 실리콘 핑거 콘택터는, 포토리소그래피 등의 반도체 제조기술을 이용하여 실리콘 웨이퍼로 형성되어 있기 때문에, 피시험 IC디바이스의 소형화에 따른 입출력 단자의 사이즈 및 피치의 협소화에 비교적 대응하기 쉽게 되어 있다. 그렇지만, IC디바이스는 끊임없이 소형화되므로, 실리콘 핑거 콘택터의 미세화가 더욱 요구되고 있다.

한편, 프로브와 IC디바이스의 입출력 단자의 안정된 접촉을 확보하기 위하여, 테스트시에 프로브를 입출력 단자에 대하여 일정 이상의 하중으로 누르지 않으면 안된다. 그러므로 누름시에 일정 이상의 하중을 확보하면서, 실리콘 핑거 콘택터를 미세화하면, 빔부의 근원에서 발생하는 인장 응력이 커지게 되는 문제가 있다.

특허 문헌 1: 특개 2000-249722호 공보

특허 문헌 2: 특개 2001-159642호 공보

특허 문헌 3: 국제공개 제03/071289호 팸플릿

본 발명이 해결하고자 하는 과제는, 비임부의 근원에 발생하는 인장 응력의 저감을 도모할 수 있는 프로브 및 프로브 카드를 제공하는 것에 있다.

상기 목적을 달성하기 위하여, 본 발명의 제 1의 관점에 의하면, 피시험 전자부품의 테스트에 즈음하여 상기 피시험 전자부품과 시험장치의 사이의 전기적인 접속을 확립하기 위하여, 상기 피시험 전자부품의 입출력 단자에 접촉하는 프로브로서, 상기 피시험 전자부품의 입출력 단자에 전기적으로 접속되는 도전부와, 상기 도전부가 한쪽의 주면에 설치된 복수의 비임부와, 상기 복수의 비임부를 모아서 한쪽만 고정하여 지지되어 있는 베이스부를 구비하고, 상기 각 비임부는 해당 비임부의 후단 영역에서 상기 베이스부에 지지되어 있고, 상기 후단 영역에서 인접하는 상기 비임부끼리의 사이에 홈이 설치되어 있는 것을 특징으로 하는 프로브가 제공된다(청구항 1 참조).

상기 발명에서는 특별히 한정되지 않지만, 상기 홈은 선단측을 향하여 개구되어 있는 동시에, 상기 후단 영역에서의 최선단과 최후단의 사이에 종단면을 갖고 있는 것이 바람직하다(청구항 2 참조).

상기 발명에서는 특별히 한정되지 않지만, 상기 홈의 종단면과 상기 후단 영역의 최후단의 사이에서, 인접하는 상기 비임부끼리가 평면을 통하여 연결되어 있는 것이 바람직하다(청구항 3 참조).

상기 발명에서는 특별히 한정되지 않지만, 상기 홈에서의 상기 종단면과 측면의 사이의 코너부분은, 테이퍼 형상 또는 곡면 형상으로 형성되어 있는 것이 바람직하다(청구항 4 참조).

상기 발명에서는 특별히 한정되지 않지만, 상기 도전부는 상기 각 비임부의 상기 한쪽의 주면에 길이방향을 따라서 설치된 배선부와, 상기 배선부의 선단에 설치되어, 상기 피시험 전자부품의 상기 입출력 단자에 접촉하는 접점부를 갖고 있는 것이 바람직하다(청구항 5 참조).

상기 발명에서는 특별히 한정되지 않지만, 상기 홈의 종단면과 상기 후단 영역의 최후단의 사이에서, 인접하는 상기 비임부끼리가 평면을 통하여 연결되어 있고, 인접하는 상기 배선부끼리의 사이의 피치는, 상기 평면상에서 넓어져 있는 것이 바람직하다(청구항 6 참조).

상기 목적을 달성하기 위하여, 본 발명의 제 2의 관점에 따르면, 상기의 프로브와, 상기 프로브가 갖는 상기 베이스부가 고정되는 기판을 구비한 것을 특징으로 하는 프로브 카드가 제공된다(청구항 7 참조).

본 발명에서는 후단부분에서 인접하는 비임부끼리의 사이에 홈을 설치하고 있기 때문에, 피시험 전자부품의 입출력 단자를 눌렀을 때에 비임부의 근원에 발생하는 인장 응력을 홈이 없는 경우와 비교하여 저감할 수 있다.

도 1은 본 발명의 제 1 실시형태에서의 전자부품 시험장치를 도시한 개략도.
도 2는 본 발명의 제 1 실시형태에서의 테스트 헤드, 프로브 카드 및 프로버의 접속관계를 도시한 개념도.
도 3은 본 발명의 제 1 실시형태에서의 프로브 카드의 개략 단면도.
도 4는 본 발명의 제 1 실시형태에서의 프로브 카드를 하측에서 바라본 부분 평면도.
도 5는 본 발명의 제 1 실시형태에서의 프로브의 부분 평면도.
도 6a는 도 5의 ⅥA-ⅥA선에 따른 단면도.
도 6b는 도 5의 ⅥB-ⅥB선에 따른 단면도.
도 7은 본 발명의 제 2 실시형태에서의 프로브의 부분 평면도.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도.
도 9는 본 발명의 제 3 실시형태에서의 프로브의 부분 평면도.
도 10은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 1 공정에서의 SOI웨이퍼의 단면도.
도 11a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 2 공정에서 SOI웨이퍼를 하측에서 바라본 평면도.
도 11b는 도 11a의 XIB-XIB선에 따른 단면도.
도 12는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 3 공정에서의 SOI웨이퍼의 단면도.
도 13은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 4 공정에서의 SOI웨이퍼의 단면도.
도 14a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 5 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 14b는 도 14a의 XIVB-XIVB선에 따른 단면도.
도 15는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 6 공정에서의 SOI웨이퍼의 단면도.
도 16a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 7 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 16b는 도 16a의 XVIB-XVIB에 따른 단면도.
도 17은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 8 공정에서의 SOI웨이퍼의 단면도.
도 18은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 9 공정에서의 SOI웨이퍼의 단면도.
도 19는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 10 공정에서의 SOI웨이퍼의 단면도.
도 20은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 11 공정에서의 SOI웨이퍼의 단면도.
도 21a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 12 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 21b는 도21a의 XXIB-XXIB선에 따른 단면도.
도 22는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 13 공정에서의 SOI웨이퍼의 단면도.
도 23a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 14 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 23b는 도 23a의 XXⅢB-XXⅢB선에 따른 단면도.
도 24는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 15 공정에서의 SOI웨이퍼의 단면도.
도 25a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 16 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 25b는 도 25a의 XXVB-XXVB선에 따른 단면도.
도 26a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 17 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 26b는 도 26a의 XXVIB-XXVIB선에 따른 단면도.
도 27은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 18 공정에서의 SOI웨이퍼의 단면도.
도 28a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 19 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 28b는 도 28a의 XXⅧB-XXⅧB선에 따른 단면도.
도 29a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 20 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 29b는 도 29a의 XXIXB-XXIXB선에 따른 단면도.
도 30은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 21 공정에서의 SOI웨이퍼의 단면도.
도 31은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 22 공정에서의 SOI웨이퍼의 단면도.
도 32a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 23 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 32b는 도 32a의 XXXⅡB-XXXⅡB선에 따른 단면도.
도 33은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 24 공정에서의 SOI웨이퍼의 단면도.
도 34a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 25 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 34b는 도 34a의 XXXIVB-XXXIVB선에 따른 단면도.
도 35는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 26 공정에서의 SOI웨이퍼를 도시한 단면도.
도 36a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 27 공정에서 SOI웨이퍼를 상측에서 바라본 평면도.
도 36b는 도 36a의 XXXVIB-XXXVIB선에 따른 단면도.
도 37은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 28 공정에서의 SOI웨이퍼의 단면도.
도 38은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 29 공정에서의 SOI웨이퍼의 단면도.
도 39a는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 30 공정에서 SOI웨이퍼를 하측에서 바라본 평면도.
도 39b는 도 39a의 XXXIXB-XXXIXB선에 따른 단면도.
도 40은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 31 공정에서의 SOI웨이퍼의 단면도.
도 41은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 32 공정에서의 SOI웨이퍼의 단면도.
도 42는 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 33 공정에서의 프로브의 단면도.
도 43은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 제 34 공정에서의 프로브의 단면도.

이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.

도 1은 본 발명의 제 1 실시형태에서의 전자부품 시험장치를 나타낸 개략도, 도 2는 본 발명의 제 1 실시형태에서의 테스트 헤드, 프로브 카드 및 프로버의 접속관계를 나타낸 개략도이다.

본 발명의 제 1 실시형태에서의 전자부품 시험장치(1)는, 도 1에 나타낸 바와 같이, 테스트 헤드(10), 테스터(60) 및 프로버(70)로 구성되어 있다. 테스터(60)는 케이블 다발(61)을 통하여 테스트 헤드(10)에 전기적으로 접속되어 있어, 피시험 실리콘 웨이퍼(100)에 조립된 IC디바이스에 대하여 시험 신호를 입출력할 수 있게 되어 있다. 테스트 헤드(10)는 매니퓰레이터(80) 및 구동 모터(81)에 의해 프로버(70) 상에 배치되도록 되어 있다.

도 1 및 도 2에 나타낸 바와 같이, 테스트 헤드(10) 내에는 다수의 핀 일렉트로닉스(11)가 설치되어 있고, 이러한 핀 일렉트로닉스(11)는, 수백의 내부 케이블을 갖는 케이블 다발(61)을 통하여 테스터(60)에 접속되어 있다. 또한, 각 핀 일렉트로닉스(11)는 마더 보드(21)와 접속하기 위한 커넥터(12)에 각각 전기적으로 접속되어 있고, 인터페이스부(20)의 마더 보드(21) 상의 콘택트 단자(21a)와 전기적으로 접속할 수 있게 되어 있다.

테스트 헤드(10)와 프로버(70)는, 인터페이스부(20)를 통하여 접속되어 있고, 상기 인터페이스부(20)는 마더 보드(21), 웨이퍼 퍼포먼스 보드(22) 및 프로그링(23)으로 구성되어 있다. 마더 보드(21)에는, 테스트 헤드(10)측의 커넥터(12)와 전기적으로 접속하기 위한 콘택트 단자(21a)가 설치되어 있는 동시에, 상기 콘택트 단자(21a)와 웨이퍼 퍼포먼스 보드(22)를 전기적으로 접속하기 위하여 배선 패턴(21b)이 형성되어 있다. 웨이퍼 퍼포먼스 보드(22)는 포고핀 등을 통하여 마더 보드(21)에 전기적으로 접속되어 있고, 마더 보드(21) 상의 배선 패턴(21b)의 피치를 프로그링(23)측의 피치로 변환하여, 해당 배선 패턴(21b)을 프로그링(23) 내에 설치된 플렉시블 기판(23a)에 전기적으로 접속하도록, 배선 패턴(22a)이 형성되어 있다.

프로그링(23)은, 웨이퍼 퍼포먼스 보드(22) 상에 설치되어 있고, 테스트 헤드(10)와 프로버(70)의 약간의 위치 맞춤을 허용하기 위하여, 내부의 전송로가 플렉시블 기판(23a)으로 구성되어 있다. 프로그링(23)의 하면에는, 상기 플렉시블 기판(23a)이 전기적으로 접속된 포고핀(23b)이 다수 실장되어 있다.

프로그링(23)에는, 하면에 다수의 프로브(40)가 실장된 프로브 카드(30)가 포고핀(23b)을 통하여 전기적으로 접속되도록 되어 있다. 특별히 도시하지 않지만, 프로브 카드(30)는 홀더를 통하여 프로버(70)의 톱 플레이트에 고정되어 있고, 톱 플레이트의 개구를 통하여 프로브(40)가 프로버(70) 내를 향하도록 되어 있다.

프로버(70)는 척(71) 상에 피시험 웨이퍼(100)를 흡착 등에 의해 홀드하여, 프로브 카드(30)에 대향하는 위치에 해당 웨이퍼(100)를 자동적으로 공급할 수 있게 되어 있다.

이상과 같은 구성의 전자부품 시험장치(1)에서는, 척(71) 상에 홀드되어 있는 피시험 웨이퍼(100)를 프로버(70)에 의해 프로브 카드(30)에 밀착시켜, 피시험 웨이퍼(100)에 조립된 IC디바이스의 입출력 단자(110)에 프로브(40)를 전기적으로 접속시킨 상태에서, 테스터(60)로부터 IC디바이스로 DC신호와 디지털신호를 인가하는 동시에, IC디바이스로부터의 입출력신호를 수신한다. 상기 IC디바이스로부터의 출력신호(응답신호)를, 테스터(60)에서 기대치와 비교함으로써, IC디바이스의 전기적인 특성을 평가할 수 있도록 되어 있다.

도 3은 본 발명의 제 1 실시형태에서의 프로브 카드의 개략 단면도, 도 4는 본 발명의 제 1 실시형태에서의 프로브 카드를 하측에서 바라본 부분 평면도, 도 5는 본 발명의 제 1 실시형태에서의 프로브의 부분 평면도, 도 6a는 도 5의 VIA-VIA선에 따른 단면도, 도6b 는 도 5의 VIB-VIB선에 따른 단면도이다.

본 실시형태에서의 프로브 카드(30)는, 도 3 및 도 4에 나타낸 바와 같이, 예를 들어 다층 배선 기판으로 구성되는 프로브 기판(31)과, 기계적인 강도를 보강하기 위하여 프로브 기판(31)의 상면에 설치되어 있는 스티프너(32)와, 프로브 기판(31)의 하면에 다수 실장되어 있는 실리콘 핑거 콘택터(40)로 구성되어 있다.

프로브 기판(31)에는 하면으로부터 상면으로 관통되도록 스루홀(31a)이 형성되어 있는 동시에, 상기 스루홀(31a)에 접속된 접속 트레이스(31b)가 하면에 형성되어 있다.

본 실시형태에서의 실리콘 핑거 콘택터(프로브)(40)는, IC디바이스의 테스트에 즈음하여 IC디바이스와 테스트 헤드(10)의 사이의 전기적인 접속을 확립하기 위하여, IC디바이스의 입출력 단자(110)에 접촉하는 프로브이다. 상기 프로브(40)는 도 5~도 6b에 나타낸 바와 같이, 프로브 기판(31)에 고정되는 베이스부(41)와, 후단측에서 베이스부(41)에 지지되고, 선단측이 베이스부(41)로부터 돌출되어 있는 기둥 형상의 비임부(42)와, 비임부(42)의 상면에 형성된 배선부(44)와, 배선부(44)의 선단에 형성되어 있는 접점부(45)로 구성되어 있다.

한편, 본 실시형태에서 프로브(40)에서의 「후단측」이란, 프로브 기판(31)에 고정되는 측(도 6a에서 좌측)을 가르킨다. 이에 대하여 프로브(40)에서의 「선단측」이란 피시험 반도체 웨이퍼(100)의 입출력 단자(110)에 접촉하는 측(도 6a에서 우측)을 가르킨다. 또한, 비임부(42)에서 베이스부(41)로부터 선단측을 향하여 돌출되어 있는 영역을 돌출 영역(421)이라고 칭하고, 비임부(42)에서 베이스부(41)에 지지되어 있는 영역을 후단 영역(422)이라고 칭한다.

상기 프로브(40)의 베이스부(41) 및 비임부(42)는, 실리콘 웨이퍼(46)에 포토리소그래피 등의 반도체 제조기술을 실시함으로써 제조되어 있고, 도 5~도 6b에 나타낸 바와 같이, 하나의 베이스부(41)에 복수의 비임부(42)가 후단 영역(422)에서 모아서 한쪽만 고정하여 지지되어 있고, 해당 복수의 비임부(42)는 베이스부(41)로부터 서로 실질적으로 평행한 방향을 따라서 핑거 형상(빗살 형상)으로 돌출되어 있다.

베이스부(41)는 도 6a에 나타낸 바와 같이, 실리콘으로 구성되는 지지층(46d)과, 상기 지지층(46d)의 위에 형성되어, 산화 실리콘(SiO₂)으로 구성되는 BOX층(46c)으로 구성되어 있다. 한편, 각 비임부(42)는 실리콘(Si)으로 구성되는 활성층(46b)과, 해당 활성층(46b)의 위에 형성되어, 절연층으로서 기능하는 제 1의 SiO₂층(46a)으로 구성되어 있다.

또한, 본 실시형태에서는, 도 5~도 6b에 나타낸 바와 같이, 복수의 비임부(42)의 후단 영역(421)에서, 인접하는 비임부(42)끼리의 사이에 홈(43A)이 각각 설치되어 있다. 도 6a 및 도 6b를 비교하면 알 수 있듯이, 각 홈(43A)은, 제 1의 SiO₂층(46a) 및 활성층(46b)의 두께에 상당하는 깊이를 갖고 있는 동시에, 비임부(42)의 돌출 영역(421)끼리의 사이의 폭과 실질적으로 동일한 폭을 갖고 있다. 또한 각 홈(43A)은, 후단 영역(422)의 최선단(423)에서 개구되어 있는 동시에, 해당 영역(422)의 최후단(424)에서도 개구되어 있다.

이와 같은 홈(43A)을 비임부(42)의 후단 영역(422)에 설치함으로써, 프로브(40)가 피시험 반도체 웨이퍼(100) 상의 입출력 단자(110)를 눌렀을 때에, 프로브(40)에서 응력이 집중하는 영역이 후단측으로 까지 확장하여 분산되므로, 비임부(42)의 근원에 발생하는 인장응력을 저감할 수 있다. 이에 따라, 프로브(40)의 파단 한계가 되는 변형량의 허용치가 커지게 되는 동시에, 프로브(40)의 내피로 특성도 향상된다.

한편, 홈을 후단 영역(422)에서 도중에 멈추도록 형성하여도 좋다. 도 7은 본 발명의 제 2 실시형태에서의 프로브의 부분 평면도, 도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도, 도 9는 본 발명의 제 3 실시형태에서의 프로브의 부분 평면도이다.

본 발명의 제 2 실시형태에서의 홈(43B)은, 도 7 및 도 8에 나타낸 바와 같이, 후단 영역(422)의 최선단(423)에서 개구되어 있는 점에서 제 1 실시형태와 동일하지만, 후단 영역(422)에서의 최선단(423)과 최후단(424)의 사이에 종단벽(431)이 위치하고 있는 점에서 제 1 실시형태와 다르다.

본 실시형태에서는, 도 7 및 도 8에 나타낸 바와 같이, 홈(43B)의 종단벽(431)과 후단 영역(422)의 최후단(424)의 사이에서 인접하는 비임부(42)끼리가 평면(425)을 통하여 연결되어 있고, 인접하는 배선부(44)끼리의 사이의 피치가, 해당 평면(425) 상에서 넓어져 있다(P₁<P₂). 이에 따라, 인장응력의 저감과 배선 처리의 유연성의 양립을 도모할 수 있다.

또한, 본 발명의 제 3 실시형태에서의 홈(43C)은, 도 9에 나타낸 바와 같이, 홈(43C)에서의 종단벽(431)과 측벽(432)의 사이의 코너 부분(433)이, 테이퍼 형상으로 형성되어 있는 점에서 제 2 실시형태와 다르다. 코너 부분(433)을 테이퍼 형상으로 함으로써, 인장 응력의 저감을 더욱 도모할 수 있다. 한편, 본 발명에서는 코너 부분(433)을 곡면 형상으로 형성하여도 좋다.

도 6a로 돌아가서, 절연층(제 1의 SiO₂층)(46a)의 위에 배선부(44)가 설치되어 있다. 배선부(44)는 도 6a에 나타낸 바와 같이, 티탄 및 금으로 구성되는 시드층(급전층)(44a)과, 시드층(44a)의 위에 설치되어, 금으로 구성되는 제 1의 배선층(44b)과, 제 1의 배선층(44b)의 후단에 설치되어, 고순도의 금으로 구성되는 제 2의 배선층(44c)으로 구성되어 있다. 한편, 제 1의 배선층(44b)은 5~10㎛의 두께를 갖고 있다. 제 1의 배선층(44b)의 두께를 5㎛미만으로 하면 발열하고, 10㎛보다 크게 하면 휨이 발생할 우려가 있다.

제 1의 배선층(44b)의 선단 부분에 접점부(45)가 형성되므로, 해당 제 1의 배선층(44b)에는 비교적 높은 기계적 강도가 요구된다. 그러므로 제 1의 배선층(44b)을 구성하는 재료로서, 99.9%이상의 순도의 금에 니켈이나 코발트 등의 이종 금속 재료를 0.1%미만 첨가한 것이 이용되고 있으며, 제 1의 배선층(44b)의 비커스 경도가 Hv130~200까지 올라가 있다. 이에 대하여, 제 2의 배선층(44c)은, 후공정에서 본딩이 가능하며, 또한 높은 도전성을 갖도록 순도 99.999%이상의 금으로 구성되어 있다.

배선부(44)의 선단에는 접점부(45)가 위쪽을 향하여 돌출되도록 설치되어 있다. 상기 접점부(45)는 시드층(44a) 및 제 1의 배선층(44b)으로 구성되는 단차의 위에 형성된 제 1의 접점층(45a)과, 제 1의 접점층(45a)을 덮도록 설치되어, 금으로 구성되어 있는 제 2의 접점층(45b)과, 제 2의 접점층(45b)을 덮도록 설치된 제 3의 접점층(45c)으로 구성되어 있다. 제 1의 접점층(45a)을 구성하는 재료로서는 니켈 또는 니켈 코발트 등의 니켈 합금을 들 수 있다. 또한, 제 3의 접점층(45c)을 구성하는 재료로서는 로듐, 백금, 루테늄, 파라듐, 이리듐 또는 이들의 합금 등의 고순도인 것과 함께 내식성이 뛰어난 도전성 재료를 들 수 있다. 이와 같은 접점부(45)를 배선부(44)의 선단에 설치함으로써, 비교적 유연한 제 1의 배선층(44b)이 IC디바이스의 입출력 단자(110)에 직접 접촉하는 것을 없앨 수 있다.

이상과 같은 구성의 프로브(40)는, 도 3에 나타낸 바와 같이, 반도체 웨이퍼(100)에 조립된 피시험 IC디바이스의 입출력 단자(110)에 대향하도록, 프로브 기판(31)에 실장되어 있다. 또한, 도 3에는 두개의 프로브(30)밖에 도시되어 있지 않지만, 실제로는 수백~수천개의 프로브(40)가 프로브 기판(31) 상에 실장되어 있다.

각 프로브(40)는, 도 3에 나타낸 바와 같이, 베이스부(41)의 각부를 프로브 기판(31)에 맞닿게 한 상태에서, 프로브 기판(31)에 접착제(31d)를 이용하여 고정되어 있다. 상기 접착제(31d)로서는, 예를 들어 자외선 경화형 접착제, 온도 경화형 접착제, 혹은 열가소성 접착제 등을 들 수 있다.

또한, 배선부(44)의 제 2의 배선층(44c)에는, 접속 트레이스(31b)에 접속된 본딩 와이어(31c)가 접속되어 있고, 상기 본딩 와이어(31c)를 통하여 프로브(40)의 배선부(44)와, 프로브 기판(31)의 접속 트레이스(31b)가 전기적으로 접속되어 있다. 한편, 본딩 와이어(31c)의 대신에, 솔더 볼을 이용하여 배선부(44)와 접속 트레이스(31b)를 전기적으로 접속하여도 좋다.

이상과 같은 구성의 프로브 카드(30)를 이용한 IC디바이스의 테스트는, 프로버(70)에 의해 피시험 웨이퍼(100)가 프로브 카드(30)에 밀착되어, 프로브 기판(31) 상의 프로브(40)와, 피시험 웨이퍼(100) 상의 입출력 단자(110)가 전기적으로 접촉된 상태에서, 테스터로부터 IC디바이스에 대하여 시험신호를 입출력하는 것에 따라 실행된다.

이하에, 본 발명의 제 1 실시형태에서의 프로브의 제조방법의 일례에 대하여, 도 10~도 43을 참조하여 설명한다. 도 10~도 43은 본 발명의 제 1 실시형태에 따른 프로브의 제조방법의 각 공정에서의 SOI웨이퍼의 단면도 또는 평면도이다.

먼저, 본 실시형태에서의 제조방법에서는, 도 10에 나타낸 제 1 공정에서 SOI웨이퍼(Silicon On Insulator Wafer)(46)를 준비한다. 상기 SOI웨이퍼(46)는, 세개의 SiO₂층(46a),(46c),(46e)의 사이에 두개의 Si층(46b),(46d)을 각각 끼워 적층한 실리콘 웨이퍼이다. 상기 SOI웨이퍼(46)의 SiO₂(46a),(46c),(46e)은, 프로브(40)를 조립할 즈음에 에칭 스토퍼로서 기능하거나, 절연층으로서 기능한다.

여기에서, 프로브(40)의 고주파 특성을 양호한 것으로 하기 위하여, 제 1의 SiO₂층(46a)은 1㎛이상의 층 두께를 갖고 있고, 활성층(46b)은 1㏀·㎝이상의 체적 저항률을 갖고 있다. 또한, 비임부(42)가 안정된 탄성 특성을 갖도록, 활성층(46b)의 층 두께의 공차는 ±3㎛이하, 지지층(46d)의 층 두께의 공차는 ±1㎛로 되어 있다.

다음으로, 도 11a 및 도 11b에 나타낸 제 2 공정에서, SOI웨이퍼(46)의 하면에 제 1의 레지스트층(47a)을 형성한다. 상기 공정에서는, 특별히 도시하지 않지만, 먼저 제 2의 SiO₂(46e)에 포토 레지스트막을 형성하고, 상기 포토 레지스트막 위에 포토 마스크를 포갠 상태에서 자외선을 노광하여 큐어(응고)시킴으로써, 제 2의 SiO₂층(46e)의 일부에 제 1의 레지스트층(47a)을 형성한다. 또한, 포토 레지스트막에서 자외선이 노광되지 않았던 부분은 용해되어, 제 2의 SiO₂층(46e) 위로부터 씻겨 흘러내린다. 상기 제 1의 레지스트층(47a)은, 다음의 제 3 공정에서 에칭 마스크 패턴으로서 기능한다.

다음으로, 도 12에 나타낸 제 3 공정에서, 예를 들어 RIE(Reactive Ion Etching) 등에 의해 SOI웨이퍼(46)의 아래쪽으로부터 제 2의 SiO₂층(46e)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리에 의해, 제 2의 SiO₂층(46e)에서 제 1의 레지스트층(47a)에 의해 보호되지 않은 부분이 침식된다.

상기 에칭 처리가 완료되면, 도 13에 나타낸 제 4 공정에서, 제 2의 SiO₂층(46e)의 위에 남아 있는 제 1의 레지스트층(47a)을 제거(레지스트 박리)한다. 상기 레지스트 박리에서는, 산소 플라즈마에 의해 레지스트를 애싱(탄화)한 후에, 예를 들어 황산 과수 등의 세정수에 의해 SOI웨이퍼(46)를 세정한다. SOI웨이퍼(46)의 하부에 남은 제 2의 SiO₂층(46e)은, 도 38에서 설명하는 제 29 공정에서의 에칭 처리에서 마스크재로서 기능한다.

다음으로, 도 14a 및 도 14b에 나타낸 제 5 공정에서, 제 1의 SiO₂층(46a)의 표면에 제 2의 레지스트층(47b)을 형성한다. 상기 제 2의 레지스트층(47b)은 제 2 공정에서 설명한 제 1의 레지스트층(47a)과 동일한 요령으로, 도 14a에 나타낸 바와 같이, SOI웨이퍼(46)의 상면에 복수의 띠 형상으로 형성된다.

다음으로, 도 15에 나타낸 제 6 공정에서, 예를 들어 RIE 등에 의해 SOI웨이퍼(46)의 위쪽으로부터 제 1의 SiO₂층(46a)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리에 의해, 제 1의 SiO₂층(46a)에서 제 2의 레지스트층(47b)에 보호되지 않은 부분이 침식되어, 제 1의 SiO₂층(46a)이 복수의 띠 형상으로 된다(도 16a 참조).

다음으로, 도 16a 및 도 16b에 나타낸 제 7 공정에서, 전술한 제 4 공정과 마찬가지 요령으로 제 2의 레지스트층(47b)을 제거하고, 도 17에 나타낸 제 8 공정에서, 전술한 제 2 공정과 마찬가지 요령으로, 제 2의 SiO₂층(46e)의 위에 제 3의 레지스트층(47c)을 형성한다.

다음으로, 도 18에 나타낸 제 9 공정에서, SOI웨이퍼(46)의 아래쪽으로부터 지지층(46d)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리의 구체적인 방법으로는, 예를 들어 DRIE(Deep Reactive Ion Etching)법 등을 들 수 있다. 상기 에칭 처리에 의해, 지지층(46d)에서 제 3의 레지스트층(47c)에 보호되지 않은 부분이, 해당 지지층(46d)의 절반 정도의 깊이까지 침식된다. 다음으로, 도 19에 나타낸 제 10 공정에서, 전술한 제 4 공정과 마찬가지 요령으로 제 3의 레지스트층(47c)을 제거한다.

다음으로, 도 20에 나타낸 제 11 공정에서, SOI웨이퍼(46)의 상면 전체에, 티탄 및 금으로 구성되는 시드층(44a)을 성막한다. 상기 시드층(44a)을 성막하는 구체적인 방법으로는, 예를 들어 진공 증착, 스퍼터링, 기상 데포지션 등을 들 수 있다. 상기 시드층(44a)은, 후술하는 제 1의 배선층(44b)을 형성할 때의 급전층으로서 기능한다.

다음으로, 도 21a 및 도 21b에 나타낸 제 12 공정에서, 시드층(44a)의 표면에, 상술한 제 2 공정과 마찬가지의 요령으로 제 4의 레지스트층(47d)을 형성한다. 상기 제 4의 레지스트층(47d)은, 도 21a에 나타낸 바와 같이, 최종적으로 배선부(44)가 형성되는 부분을 제외하고, 시드층(44a)의 전체에 형성되어 있다.

다음으로, 도 22에 나타낸 제 13 공정에서, 시드층(44a) 상에서 제 4의 레지스트층(47d)에 덮여 있지 않은 부분에, 도금 처리에 의해 제 1의 배선층(44b)을 형성한다.

다음으로, 도 23a 및 도 23b에 나타낸 제 14 공정에서, 시드층(44a)의 위에 제 4의 레지스트층(47d)을 남긴 상태에서, 제 5의 레지스트층(47e)을 형성한다. 상기 제 5의 레지스트층(47e)은, 도 23a에 나타낸 바와 같이, 제 1의 배선층(44b)의 후단측의 일부를 제외하고, 해당 제 1의 배선층(44b)의 전체에 형성되어 있다.

다음으로, 도 24에 나타낸 제 15 공정에서, 제 1의 배선층(44b)의 표면에서 레지스트층(47d),(47e)에 덮여 있지 않은 부분에, 도금 처리에 의해 제 2의 배선층(44c)을 형성하고, 도 25a 및 도 25b에 나타낸 제 16 공정에서, 레지스트층(47d),(47e)을 상술한 제 4 공정과 마찬가지 요령으로 제거한다.

다음으로, 도 26a 및 도 26b에 나타낸 제 16 공정에서, 제 1의 배선층(44b)의 선단부분에서 시드층(44a)의 표면에 이르는 영역을 제외하고, SOI웨이퍼(46)의 전체에, 전술한 제 4 공정과 마찬가지 요령으로, 제 6의 레지스트층(47f)을 형성한다. 한편, 상기 제 6의 레지스트층(47f)은, 다음의 제 17 공정에서 제 1의 접점층(45a)을 형성하기 위한 것이지만, 제 1의 접점층(45a)은 접점부(45)의 높이 방향의 대부분을 차지하기 때문에, 상기 제 16 공정에서는 제 6의 레지스트층(47f)을 충분히 두껍게 형성한다.

다음으로, 도 27에 나타낸 제 18 공정에서, 제 6의 레지스트층(47f)에 덮여 있지 않은 부분에 도금 처리에 의해 제 1의 접점층(45a)을 형성한다. 상기 Ni도금층(45a)은, 제 1의 배선층(44b)과 시드층(44a)의 사이의 단차 부분에 형성되므로, 도 27에 나타낸 바와 같이 곡면 형상으로 형성된다. 다음으로, 도 28a 및 도 28b에 나타낸 제 19 공정에서, 제 6의 레지스트층(47f)을 상술한 제 4 공정과 마찬가지 요령으로 제거한다.

다음으로, 도 29a 및 도 29b에 나타낸 제 20 공정에서, 제 1의 접점층(45a)의 주변을 약간의 간격을 벌린 상태에서, SOI웨이퍼(46)의 전면에, 상술한 제 2 공정과 마찬가지 요령으로 제 7의 레지스트층(47g)을 형성한다.

다음으로, 도 30에 나타낸 제 21 공정에서, SOI웨이퍼(46)의 상면에서 제 7의 레지스트층(47g)에 덮여 있지 않은 부분에 금 도금 처리를 실시하여, 제 1의 접점층(45a)을 덮도록 제 2의 접점층(45b)을 형성한다. 덧붙여서 상기 제 2의 접점층(45b)은, 다음 공정에서, 제 3의 접점층(45c)을 로듐 도금처리 할 때에 사용되는 도금액으로부터 제 1의 접점층(45a)을 보호하기 위하여 형성된다.

다음으로, 도 31에 나타낸 제 22 공정에서, 제 7의 레지스트층(47g)을 남긴 상태에서, SOI웨이퍼(46)의 상면에서 제 7의 레지스트층(47g)에 덮여있지 않은 부분에 로듐 도금 처리를 실시하여, 제 2의 접점층(45b)을 덮도록 제 3의 접점층(45c)을 형성한다. 이어서 도 32a 및 도 32b에 나타낸 제 23 공정에서, 제 7의 레지스트층(47g)을 상술한 제 4 공정과 마찬가지 요령으로 제거한다. 제 3의 접점층(45c)은, 높은 경도(예를 들어 제 3의 접점층(45c)이 로듐으로 구성되어 있는 경우에는 Hv800~1000)를 갖고 있는 동시에 내식성도 뛰어나므로, 장기간 안정된 접촉 저항 및 내마모성이 요구되는 접점부(45)의 표면에 적합하다.

다음으로, 도 33에 나타낸 제 24 공정에서, 제 1의 배선층(44b)을 도금 처리로 형성할 때에 급전층으로서 기능한 시드층(44a) 중 노출되어 있는 부분을 밀링 처리에 의해 제거한다. 상기 밀링 처리는, 진공 챔버 중에서 아르곤 이온을 SOI웨이퍼(46)의 상면을 향하여 충돌시킴으로써 실시된다. 이 때, 시드층(44a)은 다른 층과 비교해서 얇기 때문에, 상기 밀링 처리에 의해 최초로 제거된다. 상기 밀링 처리에 의해 시드층(44a) 중에서도 배선부(44) 및 접점부(45)의 아래쪽에 위치하고 있는 부분만이 남고, 그 외의 부분은 제거된다.

다음으로, 도 34a 및 도 34b에 나타낸 제 25 공정에서, 제 1의 SiO₂층(46a)의 위에 복수의 띠 형상의 제 8의 레지스트층(47h)을, 상술한 제 2 공정과 마찬가지 요령으로 형성한다.

다음으로, 도 35에 나타낸 제 26 공정에서, SOI웨이퍼(46)의 윗쪽으로부터 활성층(Si층)(46b)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리의 구체적인 방법으로는, 예를 들어 DRIE법 등을 들 수 있다. 상기 에칭 처리에 의해, 활성층(46b)이 복수의 띠 형상으로 침식된다. 한편, 상기 DRIE처리에 의해 SOI웨이퍼(46)의 침식은, BOX층(SiO₂층)(46c)이 에칭 스토퍼로서 기능하므로, 지지층(Si층)(46d)에는 이르지 않는다.

또한, 상기 에칭 처리는, 비임부(42)의 스캘럽치(에칭에 의해 형성된 측벽면의 요철의 거칠기)가 100nm이하가 되도록 실시한다. 이에 따라, 비임부(42)가 탄성 변형할 즈음에, 측벽 표면의 거친 부분을 기점으로서 크랙이 발생하는 것을 방지할 수 있다.

다음으로, 도 36a 및 도 36b에 나타낸 제 27 공정에서, 전술한 제 4 공정과 마찬가지 요령으로 제 8의 레지스트층(47h)을 제거한다. 다음으로, 도 37에 나타낸 제 28 공정에서, SOI웨이퍼(46)의 상면 전체에 폴리이미드막(48)을 형성한다. 상기 폴리이미드막(48)은, 폴리이미드 전구체를 스핀 코터나 스프레이 코터 등을 사용하여 SOI웨이퍼(46)의 상면 전체에 도포한 후, 20℃이상의 가열 또는 촉매에 의해 이미드화시킴으로써 형성된다. 상기 폴리이미드막(48)은, 다음 각각의 공정에서의 관통 에칭 처리할 즈음에, 에칭장치의 스테이지가 관통공을 통하여 노출함으로써, 냉각액이 누설되거나, 에칭에 의해 스테이지 자체가 타격을 받는 것을 방지하기 위하여 형성된다.

다음으로, 도 38에 나타낸 제 29 공정에서, SOI웨이퍼(46)의 아래쪽으로부터 지지층(Si층)(46d)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리의 구체예로는, 예를 들어 DRIE법 등을 들 수 있다. 상기 에칭 처리에서는, 상술한 제 3 공정에서 남겨진 제 2의 SiO₂층(46e)이 마스크재로서 기능한다. 한편, 상기 DRIE처리에 의한 아래쪽으로부터의 SOI웨이퍼(46)의 침식은, BOX층(SiO₂층)(46c)이 에칭 스토퍼로서 기능하므로, 활성층(Si층)(46b)에는 이르지 않는다.

다음으로, 도 39a 및 도 39b에 나타낸 제 30 공정에서, SOI웨이퍼(46)의 아래쪽으로부터 두개의 SiO₂층(46c),(46e)에 대하여 에칭 처리를 실시한다. 상기 에칭 처리의 구체적인 방법으로는 RIE법 등을 들 수 있다. 도 39a에 나타낸 바와 같이, 상기 에칭 처리에 의해 비임부(42)가 완전하게 핑거 형상(빗살 형상)으로 형성된다.

다음으로, 도 40에 나타낸 제 31 공정에서, 불필요하게 된 폴리이미드막(48)을 강 알카리성의 박리액에 의해 제거한다. 한편, 본 실시형태에서는, 웨이퍼(46)에 직접 도포한 폴리이미드 전구체를 이미드화함으로써 폴리이미드막(48)을 성막했지만, 본 발명에서는 특별히 이에 한정되지 않는다. 예를 들어 폴리이미드막(48)으로서, 알카리 가용성 점착제를 이용하여 폴리이미드 필름을 웨이퍼(46)에 붙여도 좋다.

다음으로, 도 41에 나타낸 제 32 공정에서, SOI웨이퍼(46)의 상면에, 발포 박리 테이프(49)를 붙여, 소정 개수의 비임부(42)를 일단위로서, 비임부(42)의 길이 방향을 따라서 SOI웨이퍼(46)를 다이싱한다. 한편, 발포 박리 테이프(49)는, 다이싱할 때에 비임부(42)를 수압으로부터 보호하기 위해서 붙여진다.

상기 발포 박리 테이프(49)는, PET를 함유하는 기재 테이프의 한쪽 면에 UV발포성 점착제가 도포되어 구성되어 있다. 상기 발포 박리 테이프(49)는, 자외선 미조사의 상태에서 UV발포성 점착제에 의해 SOI웨이퍼(46)에 점착되지만, 자외선이 조사되면 UV발포성 점착제가 발포되어 점착력이 저하되어, SOI웨이퍼(46)로부터 용이하게 박리할 수 있게 되어 있다.

다음으로, 도 42에 나타낸 제 33 공정에서, 다이싱 된 프로브(40)를 위쪽으로부터 픽 업 장치에 의해 핸들링 가능하게 하기 위하여, 베이스부(41)의 하면에 UV박리형 테이프(50)를 붙인다.

상기 UV박리형 테이프(50)는, 폴리 올레핀을 함유하는 기재 테이프의 한쪽의 면에 UV경화형 점착제가 도포되어 구성되어 있다. 상기 UV박리형 테이프(50)는, 자외선 미조사의 상태에서는 UV경화형 점착제에 의해 베이스부(41)의 하면에 점착되지만, 자외선이 조사되면 UV경화형 점착제가 점착력을 잃어, 베이스부(41)로부터 용이하게 박리할 수 있게 되어 있다.

다음으로, 도 43에 나타낸 제 34 공정에서, 박포 박리 테이프(49)를 향하여 자외선을 조사함으로써, 발포 박리 테이프(49)의 UV발포성 점착제를 발포시켜, 발포 박리 테이프(49)를 프로브(40)로부터 박리하여, 발포 박리 테이프(49)로부터 UV박리형 테이프(50)로 프로브(40)를 전사한다.

다음으로, 특별히 도시하지 않지만, 픽 업 장치에 의해 프로브(40)를 홀드한 상태에서 UV경화형 박리 테이프(50)를 향하여 자외선을 조사함으로써, 해당 테이프(50)를 프로브(40)로부터 박리한다. 그리고 픽 업 장치가 프로브 기판(30)의 소정 위치에 프로브(40)를 배치하고, 접착제(31d)에 의해 고정함으로써, 프로브(40)가 프로브 기판(30)에 실장된다.

한편, 이상 설명한 실시형태는, 본 발명의 이해를 용이하게 하기 위하여 기재된 것으로서, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기의 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물을 포함하는 취지이다.

1…전자부품 시험장치
10…테스트 헤드
20…인터페이스부
30…프로브 카드
31…프로브 기판
40…프로브
41…베이스부
42…비임부
422…후단 영역
43A~43C…홈
44…배선부
45…접점부
100…피시험 반도체 웨이퍼
110…입출력 단자

Claims

피시험 전자부품의 테스트를 실행할 때 , 상기 피시험 전자부품과 시험장치의 사이의 전기적인 접속을 확립하기 위하여, 상기 피시험 전자부품의 입출력 단자에 접촉하는 프로브로서,
상기 피시험 전자부품의 상기 입출력 단자에 전기적으로 접속되는 도전부와,
상기 도전부가 주면에 설치된 복수의 비임부와,
상기 복수의 비임부를 모아서 한쪽만 고정하여 지지하고 있는 베이스부를 구비하고,
상기 각각의 비임부는 해당 비임부의 후단 영역에서 상기 베이스부에 지지되어 있고,
상기 후단 영역에서 인접하는 상기 비임부끼리의 사이에 홈이 설치되어 있는 것을 특징으로 하는 프로브.
청구항 1에 있어서,
상기 홈은, 선단측을 향하여 개구되어 있는 동시에, 상기 후단 영역에서의 최선단과 최후단의 사이에 종단면을 갖고 있는 것을 특징으로 하는 프로브.
청구항 2에 있어서,
상기 홈의 종단면과 상기 후단 영역의 최후단의 사이에서, 인접하는 상기 비임부끼리가 평면을 통하여 연결되어 있는 것을 특징으로 하는 프로브.
청구항 2에 있어서,
상기 홈에서의 상기 종단면과 측면 사이의 코너 부분은 테이퍼 형상 또는 곡면 형상으로 형성되어 있는 것을 특징으로 하는 프로브.
청구항 1에 있어서,
상기 도전부는
상기 각각의 비임부의 상기 한쪽의 주면에 길이 방향을 따라서 설치된 배선부와,
상기 배선부의 선단에 설치되어 상기 피시험 전자부품의 상기 입출력 단자에 접촉하는 접점부를 갖고 있는 것을 특징으로 하는 프로브.
청구항 5에 있어서,
상기 홈의 종단면과 상기 후단 영역의 최후단의 사이에서 인접하는 상기 비임부끼리가 평면을 통하여 연결되어 있고,
인접하는 상기 배선부끼리의 사이의 피치는 상기 평면상에서 넓어져 있는 것을 특징으로 하는 프로브.
청구항 1 내지 6 중 어느 한 항에 기재된 프로브와,
상기 프로브가 갖는 상기 베이스부가 고정되는 기판을 구비하고 있는 것을 특징으로 하는 프로브 카드.