KR101064572B1 - 전자 부품의 시험 장치용 부품 및 시험 방법 - Google Patents

전자 부품의 시험 장치용 부품 및 시험 방법 Download PDF

Info

Publication number
KR101064572B1
KR101064572B1 KR1020090010096A KR20090010096A KR101064572B1 KR 101064572 B1 KR101064572 B1 KR 101064572B1 KR 1020090010096 A KR1020090010096 A KR 1020090010096A KR 20090010096 A KR20090010096 A KR 20090010096A KR 101064572 B1 KR101064572 B1 KR 101064572B1
Authority
KR
South Korea
Prior art keywords
substrate
electronic component
test
lead
semiconductor package
Prior art date
Application number
KR1020090010096A
Other languages
English (en)
Other versions
KR20090127797A (ko
Inventor
다이스케 고이즈미
나오히토 고하시
유지 아카사키
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20090127797A publication Critical patent/KR20090127797A/ko
Application granted granted Critical
Publication of KR101064572B1 publication Critical patent/KR101064572B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2865—Holding devices, e.g. chucks; Handlers or transport devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

본 발명은 처리 공정 수를 많게 하지 않고, 낮은 단가로, 시험 검체인 전자 부품의 번인(burn-in) 기판에서의 실장 수의 향상을 도모할 수 있는 당해 전자 부품의 시험 장치용 부품용 부품 및 시험 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 본 발명의 전자 부품의 시험 장치용 부품은 주면(主面)에 전극(26)이 형성된 기판(11)과, 상기 기판(11)에 실장되는 전자 부품(17)을 누르기 위한 누름 부재(15)를 구비하고, 상기 누름 부재(15)에 의해 전자 부품(17)이 눌리면, 상기 전자 부품(17)의 리드부(25)가 탄성 변형하여, 상기 전극(26)의 단부와 상기 전자 부품(17)의 리드부(25)가 접촉하고, 당해 접촉 상태가 유지되는 것을 특징으로 한다.
번인 기판, 반도체 패키지, 컨택트 기판, 칩 부품, 스페이서

Description

전자 부품의 시험 장치용 부품 및 시험 방법{COMPONENT FOR TESTING DEVICE FOR ELECTRONIC COMPONENT AND TESTING METHOD OF THE ELECTRONIC COMPONENT}
본 발명은 전자 부품의 시험 장치용 부품 및 시험 방법에 관한 것으로서, 더 구체적으로는, 리드를 갖는 반도체 집적 회로 등의 전자 부품의 특성을 시험하는 시험 장치용 부품 및 시험 방법에 관한 것이다.
최근, 이동체 통신 기기 등의 전자 기기에 대한 소형화, 박형화,및 고성능화 등이 요구되고 있고, 전자 기기의 내부에 탑재되는 반도체 장치에 대해서도 소형화, 박형화, 및 고성능화 등이 요구되고 있다. 그 때문에, 예를 들면 반도체 소자의 치수와 동등 또는 이보다 약간 큰 치수를 갖는 패키지인 CSP(Chip Size Package)형 반도체 장치가 제안되어 있다.
그러나, 예를 들면 차량 탑재용의 반도체 장치에서는, 가혹한 환경 하에서 동작되는 경우가 있다. 그래서, SOP(Small Outline Package)형 반도체 장치 또는QFP(Quad Flat Package)형 반도체 장치 등의 리드 핀을 이용한 표면 실장형의 반도체 장치가 많이 사용되고 있다.
그리고, 최근의 자동차의 전자 제어의 다양화 및 하이브리드화, 및 자동차 부품의 공통화에 따라, 반도체 장치의 생산 및 시험 공정에서도 높은 스루풋(throughput)성이 필요하게 된다. 특히, 초기 불량을 제거하기 위해서, 반도체 장치에 온도 및 전압 스트레스를 인가하는 가속 시험이 행해지는 번인(burn-in) 처리에서는, 약 8 내지 48시간 이상의 시간이 필요하게 된다. 따라서, 당해 시험의 효율을 향상시키기 위해서는, 시험 1회당의 검체(반도체 장치)의 수를 향상시키는 것이 요구되고 있다.
도 1에 번인 처리에서 이용되는 종래의 번인 기판(1)을 나타낸다.
도 1에 나타낸 번인 기판(1)의 한쪽 단부에는, 도시를 생략하는 번인 장치에 접속되는 에지(edge) 단자부(2)가 설치되어 있다. 또한, 번인 기판(1)의 주면(主面)에서, 에지 단자부(2) 이외의 개소에는 반도체 패키지(4)(도 2 참조)가 탑재되는 소켓(3)이 다수 탑재되어 있다.
도 2에, 도 1에 나타낸 소켓(3)과, 당해 소켓(3)에 탑재되는 반도체 패키지(4)를 나타낸다. 또한, 도 3에 반도체 패키지(4)가 탑재되고, 커버(5)가 상부에 설치되며, 번인 기판(1)에 실장된 소켓(3)을 나타낸다.
소켓(3)의 거의 중앙에는 반도체 패키지 탑재부(3a)가 설치되어 있다. 그리고, 반도체 패키지 탑재부(3a)의 외측에는 스프링성을 갖는 복수의 접촉자(接觸子)(3b)가 설치되어 있다. 접촉자(3b)의 한쪽 단부는 번인 기판(1)에 형성된 스루 홀(6)에 삽입되어 있고, 번인 기판(1)에 납땜되어 있다. 커버(5)의 내측 부분에 연장 형성된 접촉부(5a)가 접촉자(3b)에 접촉하면, 접촉자(3b)의 다른쪽 단부가 반도체 패키지 탑재부(3a)에 탑재되는 반도체 패키지(4)의 리드(4a)에 접촉한다.
반도체 패키지(4)의 리드(4a)는 반도체 소자를 수지 밀봉해서 이루어지는 수지부(4b)의 서로 대향하는 2개의 측면에 설치되어 있고, 예를 들면 구리(Cu) 합금 또는 철-니켈(Fe-Ni) 합금으로 이루어진다.
소켓(3)의 접촉자(3b)의 단부는 반도체 패키지(4)의 리드(4a)에 대응해서 위치해 있기 때문에, 도 2에 화살표로 나타낸 바와 같이, 리드 프레임(도시 생략)으로부터 분리되어 출하 형태와 동일한 형상을 구비한 반도체 패키지(4)를 소켓(3)에 탑재하면, 소켓(3)에 의해 반도체 패키지(4)가 위치 결정되어, 접촉자(3b)와 반도체 패키지(4)의 전기적 접촉을 행할 수 있다.
또한, IC의 리드를 누르는 누름부가 설치된 덮개부와, 리드를 지지하는 컨택트 스틱이 설치된 번인 보드에 의해, IC의 리드를 사이에 끼우는 구조가 제안되어 있다(특허문헌 1 참조).
[특허문헌 1] 일본 특허 제2920859호 공보
그러나, 도 1에 나타낸 번인 기판(1)에 다수 탑재된 소켓(3)에 반도체 패키지(4)를 탑재 및 제거하기 위해서는, 소켓(3)마다 반도체 패키지(4)를 탈착할 필요가 있다. 예를 들면, 1매의 번인 기판(1)에 소켓(3)이 100개 탑재되어 있는 경우에는, 반도체 패키지(4)를 100회 탈착할 필요가 있다.
그 때문에, 자동 기계를 사용해서 소켓(3)에 반도체 패키지(4)를 탑재 및 제거하는 경우여도, 개개의 소켓(3)에 대하여 상기 작업을 행할 필요가 있어, 많은 시간을 요한다.
또한, 번인 기판(1)에서의 소켓(3)의 탑재 수를 증가시키면, 도시를 생략하는 번인 장치에 1회에 투입되는 반도체 패키지(4)의 수가 증가해, 작업 효율이 상승한다. 그러나, 도 1 내지 도 3에 나타낸 소켓(3)은, 그 구조상, 번인 기판(1)에서 탑재 밀도를 올리는 것은 곤란하다.
즉, 번인 기판(1)에는 반도체 패키지(4) 등의 전자 부품을 번인하기 위한 전기 회로를 번인 기판(1) 상에 형성할 필요가 있기 때문에, 반도체 패키지(4)의 리드 처리를 위해 저항 등의 소자가 실장되는 경우가 많다. 번인 기판(1)에 형성된 스루 홀(6)에 접촉자(3b)를 삽입하고, 번인 기판(1)에 소켓(3)을 탑재하는 양태(樣態)에서는, 번인 기판(1)에서의 상기 소자의 실장 영역은 소켓(3)의 탑재 개소보다 외측으로 되고, 스루 홀(6)을 통해서 실장되는 소켓(3)에서는 소자의 실장 에리어는 IC 소켓의 외주로 되기 때문에, 실장 수 향상의 방해가 된다. 따라서, 번인 기 판(1)에서의 소켓(3)의 탑재 밀도를 올리는 것은 곤란하다.
이러한 문제에 대응하기 위해, 개편(個片)화된 반도체 패키지(4)가 아니라, 개편화되기 전의 복수의 반도체 패키지(4)가 접속된 리드 프레임 단위로 번인 기판(1)에 접속시키는 양태를 생각할 수 있다. 이러한 양태에 의하면, 1개의 리드 프레임에 접속되어 있는 반도체 패키지(4)의 개수는 복수 있기 때문에, 이들 반도체 패키지(4)를 일괄적으로 취급함으로써, 공정 수의 삭감을 도모할 수 있다.
그러나, 이러한 양태에서는, 리드 프레임에 접속된 개개의 반도체 패키지(4)의 피치는 좁기 때문에, 소켓(3)에 설치된 스프링성을 갖는 접촉자(3b)를 좁은 영역에 설치하는 것은 곤란하다. 또한, 소형의 소켓의 개발에는 고밀도의 가공 조건이 요구되어, 단가가 높아질 우려가 있다.
또한, 반도체 패키지(4)에 좁은 피치로 설치된 리드(4a)에 대한 전기적 접속 방법으로서, 스프링성을 갖는 접촉자(3b) 대신에 프로브 핀을 이용하는 양태를 생각할 수 있다. 그러나, 프로브 핀은 1개당의 가격이 접촉자(3b)에 비해 높고, 조립 공정 수도 많다. 따라서, 프로브 핀을 이용한 반도체 패키지(4)의 리드(4a)에 대한 전기적 접속에서는 제조 단가의 상승을 초래할 우려가 있다.
또한, 덮개부의 누름부로 IC의 리드를 누르는 특허문헌 1에 기재된 양태에서는, 리드가 누름부에 의하여 면에서 눌리는 구성으로 되어 있다. 따라서, 전기적 접속을 도모하기 위해 리드에 형성된 산화막을 박리시키기 위해서는, 큰 힘을 요하여, 리드의 소성(塑性) 변형을 일으킬 우려가 있다.
그래서, 본 발명은 상기의 점을 감안하여 이루어진 것으로서, 처리 공정 수 를 많게 하지 않고, 낮은 단가로, 시험 검체인 전자 부품의 번인 기판에서의 실장 수의 향상을 도모할 수 있는 당해 전자 부품의 시험 장치용 부품용 부품 및 시험 방법을 제공하는 것을 본 발명의 목적으로 한다.
본 발명의 실시 형태의 일 관점에 의하면, 주면(主面)에 전극이 형성된 기판과, 상기 기판에 실장되는 전자 부품을 누르기 위한 누름 부재를 구비하고, 상기 누름 부재에 의해 전자 부품이 눌리면, 상기 전자 부품의 리드부가 탄성 변형 하고, 상기 전극의 단부와 상기 전자 부품의 리드부가 접촉하여, 상기 전자 부품과 상기 기판이 도통하는 것을 특징으로 하는 전자 부품의 시험 장치용 부품이 제공된다.
본 발명의 실시 형태의 다른 관점에 의하면, 전자 부품의 시험 방법으로서, 주면에 전극이 형성된 기판에 복수의 전자 부품이 접속된 리드 프레임을 탑재하는 공정과, 상기 리드 프레임에 접속된 상기 전자 부품을 누르고, 상기 전자 부품의 리드부를 탄성 변형시켜, 상기 전극의 단부와 상기 전자 부품의 리드부를 접촉시켜서 유지하는 공정을 갖는 것을 특징으로 하는 전자 부품의 시험 방법이 제공된다.
본 발명에 의하면, 처리 공정 수를 많게 하지 않고, 낮은 단가로, 시험 검체인 전자 부품의 번인 기판에서의 실장 수의 향상을 도모할 수 있는 당해 전자 부품의 시험 장치용 부품용 부품 및 시험 방법을 제공할 수 있다.
[제 1 실시 형태]
도 4에 본 발명의 실시 형태에 따른 시험 장치용 부품인 번인 기판(11)을 나타낸다. 번인 기판(11)은 초기 불량을 제거하기 위해서 반도체 소자에 온도 및 전압 스트레스를 인가하는 가속 시험이 행해지는 번인 처리에서 이용된다.
도 4에 나타낸 번인 기판(11)의 한쪽 단부에는, 도시를 생략하는 번인 장치에 접속되는 에지 단자부(12)가 설치되어 있다. 또한, 번인 기판(11)의 주면에서, 에지 단자부(12) 이외의 개소에는, 전자 부품인 반도체 패키지가 탑재되는 컨택터(13)가 다수(도 4에 나타낸 예에서는 24개) 탑재되어 있다.
또한, 번인 기판(11)의 주면에는, 약 90도 회동(回動) 가능하게 가압판(14)이 복수(도 4에 나타낸 예에서는 6개) 부착되어 있다. 1개의 가압판(14)을 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압판(14)의 한쪽 주면에 복수(도 4에 나타낸 예에서는 4개) 설치된 가압 블록(누름 부재)(15)이 컨택터(13)에 탑재된 전자 부품인 반도체 패키지(17)(도 5 참조)의 상면(上面)에 접촉한다.
컨택터(13)는 에지 단자부(12)와 배선 패턴(16)(도 1에서는 도면을 보기 쉽게 하기 위해서 일부를 생략하고 있음)에 의해 전기적으로 접속되고, 배선 패턴(16)의 도중에 도시를 생략하는 저항 등의 전자 부품을 포함하는 회로가 형성되어 있다. 도시를 생략하는 번인 장치로부터 에지 단자부(12)에 신호 및 전원이 공급되면, 상기 회로, 상기 전자 부품, 및 컨택터(13)에 탑재된 반도체 패키지(17)에 신호 및 전원을 공급할 수 있다.
도 4에 나타낸 번인 기판(11)의 부분 확대도를 도 5에 나타낸다. 또한, 도 5에서는, 도면을 보기 쉽게 하기 위해서 배선 패턴(16)의 도시를 생략하고 있다.
도 5에 나타낸 바와 같이, 4개의 반도체 패키지(17)가 접속된 1개의 리드 프레임(18)이, 4개의 컨택터(13)에 반도체 패키지(17)가 각각 탑재되도록, 번인 기판(11)에 부착된다. 구체적으로는, 리드 프레임(18)을 번인 기판(11)의 상방으로부터 내리고, 리드 프레임(18)의 네 귀퉁이 근방에 설치된 가이드 홀(19)에, 번인 기판(11)에 설치된 4개의 가이드 핀(20)을 삽입함으로써, 리드 프레임(18)을 번인 기판(11)에 부착할 수 있다. 또한, 도 5에서, 일점 쇄선으로 나타낸 영역이 번인 기판(11)에서의 리드 프레임(18)의 부착 영역이다.
여기서, 도 6도 참조한다. 도 6은 1개의 컨택터(13)와, 당해 컨택터(13)에 설치되는 반도체 패키지(17)의 사시도이다. 컨택터(13)는 컨택트 기판(21)과, 가이드부(22)를 포함한다.
가이드부(22)는 서로 대향해서 설치된 가이드 블록(22a)과, 2개의 가이드 블록(22a)을 접속하는 가이드 블록 접속부(22b)로 대략 구성된다. 반도체 패키지(17)가 접속되거나 리드 프레임(18)이 번인 기판(11)에 부착되면, 가이드 블록(22a) 및 가이드 블록 접속부(22b)에 의해 둘러싸인 영역 내에, 반도체 패키지(17)에서 반도체 소자를 수지 밀봉해서 이루어지는 수지부(본체)(17a)가 수용된다. 가이드 블록(22a) 및 가이드 블록 접속부(22b)에 의해 둘러싸인 영역은 반도체 패키지(17)의 수지부(17a)보다 약간 크게 설정되어 있고, 가이드부(22)는 반도체 패키지(17)의 위치 결정부로서 기능한다.
2개의 컨택트 기판(21)은 가이드 블록 접속부(22b)의 길이 방향을 따라, 또 한 서로 대향하도록 설치되어 있다.
컨택트 기판(21)의 높이는 반도체 패키지(17)가 접속된 리드 프레임(18)이 번인 기판(11)에 부착되면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 컨택트 기판(21)의 상면에 접촉하도록 설정되어 있다.
컨택트 기판(21)은 섬유 강화 플라스틱(FRP계:Fiber Reinforced Plastic) 또는 글래스 에폭시 수지 등의 절연 재료(21a)를 기재(基材)로 하여 구성되어 있다. 컨택트 기판(21) 중, 리드부(25)가 접촉하는 부분의 외주면(도 6에 나타낸 컨택트 기판(21)에서 사선을 그은 개소)에는, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 패드(전극)(26)가 형성되어 있다.
도 7은 도 6의 선 A-A에서의 단면도이다. 또한, 도면을 보기 쉽게 하기 위해서, 도 7에서 가이드부(22)의 도시를 생략하고 있다. 도 7에 나타낸 바와 같이, 컨택트 기판(21)은 번인 기판(11) 상의 배선 패턴(16)에 설치된 랜드(27) 상에, 납땜 등에 의해 접속되어 있다.
도 5를 다시 참조하면, 번인 기판(11)의 주면에는 가압판(14)에 접속된 회전축부(28)가 부착되어 있어, 가압판(14)은 회전축부(28)를 통해서 약 90도 회동할 수 있다. 가압판(14)의 단부에서, 회전축부(28)와 반대측의 단부에는, 래치부(29)가 설치되어 있다. 그리고, 번인 기판(11)의 주면에서, 가압판(14)을 번인 기판(11)의 주면과 대략 평행하게 위치시켰을 때에 래치부(29)와 대향하는 개소에는 래치부(29)와 접합 가능한 블록부(30)가 설치되어 있다. 가압판(14)의 한쪽 주면에는 수지로 이루어지는 복수(도 4에 나타낸 예에서는 4개)의 가압 블록(15)이 설치되어 있다.
반도체 패키지(17)가 접속된 리드 프레임(18)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 그리고, 래치부(29)와 블록부(30)를 접합하면, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)는 가압되고, 그 상태가 유지된다.
다음으로, 이러한 구조를 갖는 번인 기판(11)에 탑재된 컨택터(13)에 대한 반도체 패키지(17)의 접속 구조에 대해서, 도 8 내지 도 11을 참조해서 설명한다. 또한, 도 8 및 도 9에서는, 도면을 보기 쉽게 하기 위해서, 가압판(14)에서는 가압 블록(15)만 도시하고 있다.
반도체 패키지(17)가 접속된 리드 프레임(18)을 번인 기판(11)에 부착하고, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 도 8에 나타낸 바와 같이, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드부(25)의 선단 부분은 컨택트 기판(21)의 상면에 얹힌 상태이다.
그리고, 이 상태에서 가압판(14)의 래치부(29)과 블록부(30)를 접합하면, 가압판(14)의 가압 블록(15)에 의해, 도 9에 화살표로 나타낸 바와 같이, 반도체 패 키지(17)의 수지부(17a)는 압하(押下)되어 가압되고(눌리고), 그 상태가 유지된다. 그러면, 도 9 및 도 10에 나타낸 바와 같이, 반도체 패키지(17)의 리드부(25)는 당해 리드부(25)와 반도체 패키지(17)의 수지부(17a)와의 접속점(X)(도 9 참조)을 지지점(支點)으로 하여 탄성 변형해 휘고, 패드(26)의 모서리부만이 리드부(25)의 하면에 접촉한다(도 10참조). 그리고, 당해 리드부(25)의 탄성력에 의해, 리드부(25)와 패드(26)의 모서리부와의 접촉이 유지된다.
도 11에 리드부(25)와 컨택트 기판(21)에 형성된 패드(26)의 접촉 상태를 나타낸다. 도 11의 (a)는 도 10에서 점선 C로 둘러싼 부분의 도 8에서의 상태를 확대해서 나타낸 도면이고, 도 11의 (b)는 도 10에서 점선 C로 둘러싼 부분을 확대해서 나타낸 도면이다.
도 11의 (a)에 나타낸 바와 같이, 반도체 패키지(17)가 접속된 리드 프레임(18)을 번인 기판(11)에 부착하고, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면(도 8에 나타낸 상태), 반도체 패키지(17)의 리드부(25)의 선단 부분은 컨택트 기판(21)의 상면에 얹힌다.
그리고, 래치부(29)와 블록부(30)를 접합시켜서, 가압판(14)의 가압 블록(15)에 의해, 반도체 패키지(17)의 수지부(17a)를 압하하면(도 10에 나타낸 상태), 도 11의 (b)에 나타낸 바와 같이, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휘고, 당해 리드부(25)의 탄성력에 의해, 패드(26)의 모서리부는 리드부(25)의 하면에 파고든다.
그리고, 도 11의 (b)에서 화살표 D로 나타낸 바와 같이, 탄성 변형하기 전의 상태로 복원하려고 하여, 약간 비스듬히 아래를 향해서 이동한다. 그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드(26)의 모서리부에 의해 박리된다. 도 11의 (b)에서, 흑색으로 나타낸 개소(E)는 리드부(25)의 이동에 의해 당해 산화막이 박리된 상태를 나타내고 있다. 산화막은 도통을 방해하는 것이지만, 이렇게 하여 리드부(25)의 산화막이 부분적으로 박리됨으로써, 반도체 패키지(17)의 리드부(25)와 컨택트 기판(21)의 패드(26)와의 전기적도통을 도모할 수 있다.
이처럼, 본 발명의 실시 형태에 따른 번인 기판(11)에서는, 시험 검체인 반도체 패키지(17)와의 전기적 접촉을, 번인 기판(11)에 실장된 컨택트 기판(21)을 통해서 행하고 있다.
컨택트 기판(21)은 그 폭을 용이하게 작게 할 수 있기 때문에, 번인 기판(11)에서의 컨택트 기판(21)의 실장 영역을 작게 할 수 있고, 또한 도 3에 나타낸 접촉자(3b)를 설치하는 구조에 비해 간이하다. 따라서, 컨택트 기판(21)을 고밀도로 실장할 수 있어, 컨택트 기판(21)의 전기적 접속 대상이며 시험 검체인 반도체 패키지(17)의 실장 수를 향상시킬 수 있다.
또한, 도 2에 나타낸 소켓(3)에서는, 자동 기계를 이용하는 경우, 번인 기판(1)에 1 내지 몇 개 단위로밖에 반도체 패키지(4)를 실장할 수 없는 것에 대해, 본 예의 컨택트 기판(21)에서는 리드 프레임 단위로, 즉 약 30개 단위로 반도체 패키지(17)를 실장할 수 있어, 효율적이고 또한 낮은 단가로 실장 작업을 행할 수 있다.
또한, 본 실시 형태의 구조에 의하면, 반도체 패키지(17)가 복수 접속된 리드 프레임(18)을 번인 기판(11)에 부착할 수 있기 때문에, 처리 공정 수를 증가시키지 않고, 시험 검체인 반도체 패키지(17)의 실장 수를 향상시킬 수 있다.
또한, 본 실시 형태의 구조에 의하면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드(26)의 모서리부에 의해 박리되어, 반도체 패키지(17)의 리드부(25)와 컨택트 기판(21)의 패드(26)와의 전기적 도통을 도모하고 있다. 따라서, 특허문헌 1에 기재된 리드가 누름부에 의해 면으로 눌리는 구성에 비해서 큰 힘을 요하지는 않고, 리드부(25)의 소성 변형을 일으키지도 않는다.
그런데, 상기의 예에서는, 가이드 블록(22a) 및 가이드 블록 접속부(22b)(도 6 참조)에 의해 둘러싸인 영역은 반도체 패키지(17)의 수지부(17a)보다 약간 크게 설정되어 있고, 당해 영역 내에, 반도체 패키지(17)에서 반도체 소자를 수지 밀봉해서 이루어지는 수지부(17a)가 수용된다. 그러나, 본 발명은 이러한 예에 한정되지 않는다.
도 12에 나타낸, 본 발명의 제 1 실시 형태의 제 1 변형예에서는, 대략 직사각형 형상을 갖는 개구면의 면적이 반도체 패키지(17)의 수지부(17a)보다 약간 크게 설정된 오목부(30)가 번인 기판(11)에 형성되어 있다. 그리고, 오목부(30)의 개구면의 서로 대향하는 변(邊)을 따라, 배선 패턴(16)에 접속된 컨택트 패드(전극)(31)가 설치되어 있다.
컨택트 패드(31)는, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어진다. 컨택트 패드(31)는 반도체 패키지(17)의 수지부(17a)가 오목부(30)에 위치하면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 위치하는 개소에 설치되어 있다.
오목부(30)의 깊이는, 반도체 패키지(17)의 수지부(17a)가 오목부(30)에 위치하면, 리드부(25)가 컨택트 패드(31)에 접촉하도록 설정되어 있다. 즉, 오목부(30)는 가이드부로서 기능한다.
이러한 구조에서, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압판(14)의 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드부(25)의 선단 부분은 컨택트 패드(31)의 상면에 얹힌 상태로 된다.
그리고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시켜서, 가압판(14)의 가압 블록(15)에 의해, 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휜다. 그리고, 당해 리드부(25)의 탄성력에 의해, 오목부(30)의 개구면의 가장자리와 컨택트 패드(31)의 모서리 형상의 접점이 리드부(25)의 하면에 파고들고, 또한, 탄성 변형하기 전의 상태로 복원하려고 하여, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 컨택트 패드(31)의 모서리부에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 컨택트 패드(31)의 전기적 도통을 도모할 수 있다.
또한, 도 6에 나타낸 양태에서, 가이드부(22) 대신에, 도 12에 나타낸 오목부(30)를 이용해도 된다.
그런데, 본 발명은 도 13에 나타낸 양태에 대해서도 적용할 수 있다. 도 13의 (b)는 도 13의 (a)에 나타낸 반도체 패키지(17)의 리드부(25)를 컨택트 기판(35)에 설치한 상태의, 화살표 F로 나타낸 방향으로부터 본 도면이다.
도 13에 나타낸, 본 발명의 제 1 실시 형태의 제 2 변형예에서는, 섬유 강화 플라스틱(FRP계: Fiber Reinforced Plastic) 또는 글래스 에폭시 수지 등의 절연 재료를 기재로 하여 구성되어 있는 2개의 컨택트 기판(35)이 소정 길이 이간하여, 서로 대향하도록 설치되어 있다.
컨택트 기판(35)의 길이 방향에서 소정 길이의 간격을 두고 단차부(36)가 복수(도 13에 나타낸 예에서는 4개) 형성되고, 당해 단차부(36)의 저면(底面)에, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 패드(전극)(37)가 형성되어 있다.
단차부(36)는 반도체 패키지(17)의 수지부(17a)가 서로 대향해서 설치된 컨택트 기판(35) 사이에 위치하면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 위치하는 개소에 설치되어 있다.
단차부(36)의 깊이는, 반도체 패키지(17)가 접속된 리드 프레임(18)이 번인 기판(11)에 부착되면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 단차부(36)의 저면에 접촉하도록 설정되어 있다. 또한, 단차부(36)의 폭은 반도체 패키지(17)의 리드부(25)보다 약간 큰 폭으 로 설정되어 있다. 즉, 컨택트 기판(35)에 형성된 단차부(36)는 가이드부로서 기능한다.
이러한 구조에서, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착하고, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드부(25)의 선단 부분은 단차부(36)의 저면에 형성된 패드(37)의 상면에 얹힌 상태가 된다.
그리고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시키고, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휜다. 그리고, 당해 리드부(25)의 탄성력에 의해, 패드(37)의 가장자리부가 리드부(25)의 하면에 파고들고, 또한, 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드(37)의 가장자리부에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 패드(37)와의 전기적 도통을 도모할 수 있다.
또한 본 발명은 도 14에 나타낸 형태에 대해서도 적용할 수 있다. 도 14의 (b)는 도 14의 (a)에 나타낸 반도체 패키지(17)의 리드부(25)를 컨택트 기판(40)에 설치한 상태의 도면이다. 도 14의 (c)는 도 14의 (b)의 상태로부터 반도체 패키지(17)의 수지부(17a)를 압하한 상태에서의 리드부(25)와 컨택트 기판(40)의 접촉 상태를 더 나타낸 부분 확대도이다.
도 14에 나타낸 본 발명의 제 1 실시 형태의 제 3 변형예에서는, 섬유 강화 플라스틱(FRP계: Fiber Reinforced Plastic) 또는 글래스 에폭시 수지 등의 절연 재료를 기재로 하여 구성되어 있는 2개의 컨택트 기판(40)이 소정 길이 이간하여, 서로 대향하도록 설치되어 있다.
컨택트 기판(40)의 길이 방향에 소정 길이의 간격으로 정렬하여, 복수의 오목부(41)가 연직 방향으로 형성되어 있다. 컨택트 기판(40)의 상면에서, 당해 오목부(41)가 형성되어 있는 개소에는, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 패드(전극)(42)가 형성되어 있다.
오목부(41)는 반도체 패키지(17)의 수지부(17a)가 서로 대향해서 설치된 컨택트 기판(40) 사이에 위치하면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 위치하는 개소에 설치되어 있다.
오목부(41)의 폭은 반도체 패키지(17)의 리드부(25)보다 약간 큰 폭으로 설정되어 있다. 즉, 컨택트 기판(40)에 형성된 오목부(41)는 가이드부로서 기능한다.
이러한 구조에서, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착하고, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드 부(25)의 선단 부분은, 도 14의 (b)에 나타낸 바와 같이, 패드(42)의 상면에 얹힌 상태로 된다.
그리고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시키고, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휘고, 당해 리드부(25)의 탄성력에 의해, 패드(42)의 오목부(41)측의 가장자리부가 리드부(25)의 하면에 파고들고, 또한, 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다. 그리고, 리드부(25)가 패드(42)의 오목부(41)에 끼워져, 반도체 패키지(41)가 위치 결정된다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드(42)의 오목부(41)측의 가장자리부에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 패드(42)와의 전기적 도통을 도모할 수 있다.
또한, 리드부(25)가 패드(42)의 오목부(41)에 끼워지기 쉽게 하기 위해서, 패드(42)와 오목부(41) 사이에 테이퍼를 설치해도 된다.
또한, 본 발명은 도 15에 나타낸 양태에 대해서도 적용할 수 있다.
도 15에 나타낸, 본 발명의 제 1 실시 형태의 제 4 변형예에서는, 컨택트 기판대신에 칩 부품(50)이, 한쪽에 복수(도 15에 나타낸 예에서는 4개) 열 형상으로 설치되어 있고, 다른쪽에도 복수(도 15에 나타낸 예에서는 4개) 열 형상으로 설치되어 있다.
칩 부품(50)은 저항 소자 또는 콘덴서 소자 등의 소자부(50a)와, 소자부(50a)의 양단(兩端)에 설치되고 직방체 형상을 갖는 패드(전극)부(50b 및 50c)를 포함한다. 패드부(50b)는, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어진다.
칩 부품(50)의 패드부(50b 및 50c) 중, 반도체 패키지(17)의 수지부(17a)측에 위치하고 있는 패드부(50b)는 반도체 패키지(17)의 수지부(17a)가 서로 대향해서 설치된 패드부(50b) 열 사이에 위치하면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 위치하는 개소에 설치되어 있다.
이러한 구조에서, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드부(25)의 선단 부분은, 도 15에 나타낸 바와 같이, 칩 부품(50)의 패드부(50b)의 상면에 얹힌 상태로 된다.
그리고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시키고, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휜다. 당해 리드부(25)의 탄성력에 의해, 칩 부품(50)의 패드부(50b)의 가장자리부가 리드부(25)의 하면에 파고들고, 또한 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드부(50b)의 가장자리부에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 패드부(50b)와의 전기적 도통을 도모할 수 있다.
또한, 도 15에 나타낸 예에서는, 각 칩 부품(50)은 별개로 설치되어 있지만, 예를 들면 칩 부품(50)과 절연체를 교대로 중첩시켜, 복수의 칩 부품(50)을 합쳐서 1개의 모듈로서 설치해도 된다. 이러한 구조에 의해, 회로 형성에 필요한 공간을 삭감할 수 있어, 반도체 패키지(17)의 실장 수를 더 향상시킬 수 있다.
그런데, 도 7에 나타낸 예에서는, 섬유 강화 플라스틱(FRP계: Fiber Reinforced Plastic) 또는 글래스 에폭시 수지 등의 절연 재료(21a)를 기재로 하여 구성되어 있는 컨택트 기판(21) 중, 리드부(25)가 접촉하는 부분의 외주면(도 6에 나타낸 컨택트 기판(21)에서 사선을 그은 개소)에, 예를 들면 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 패드(26)가 형성되어 있다(도 16의 (a) 참조).
그러나, 본 발명은 이러한 예에 한정되지 않고, 도 16의 (b) 및 도 16의 (c)에 나타낸 양태여도 된다.
도 16의 (b)에 나타낸, 본 발명의 제 1 실시 형태의 제 5 변형예에서는, 도 16의 (a)에 나타낸 예에서의 패드(26)의 재료인, 구리(Cu)박 및 금(Au) 도금 또는 구리(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 제 1 층(60)이, 컨택트 기판(21) 중, 리드부(25)가 접촉하는 부분의 외주면에 형성되고, 또한 컨택트 기판(21)의 상면에서의 제 1 층(60) 상에, 도전성 재료로 이루어지는 제 2 층(61)이 형성되어 있다. 구체적으로는, 제 2 층(61)은, 예를 들면 실리콘계의 도전 고무 등의 도전성, 또한 탄성을 갖는 재료 또는 팔라듐(Pd) 또는 로듐(Rh) 등의 도전성, 또한 고경도(高硬度)를 갖는 재료로 이루어진다.
도 16의 (b)에 나타낸 예에서도, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키고, 래치부(29)과 블록부(30)(도 5 참조)를 접합시키며, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형 해 휜다. 당해 리드부(25)의 탄성력에 의해, 컨택트 기판(21)의 제 2 층(61)의 가장자리부가 리드부(25)의 하면에 파고들고, 또한 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 컨택트 기판(21)의 제 2 층(61)의 가장자리부에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 컨택트 기판(21)의 제 2 층(61)과의 전기적 도통을 도모할 수 있다.
도 16의 (c)에 나타낸, 본 발명의 제 1 실시 형태의 제 6 변형예에서는, 도 16의 (a)에 나타낸 예에서의 패드(26)의 재료인, 구리(Cu)박 및 금(Au) 도금 또는 동(Cu)박 및 니켈-금(Ni-Au) 도금으로 이루어지는 패드(26)가, 컨택트 기판(21) 중, 리드부(25)가 접촉하는 개소의 외주면에 형성되고, 컨택트 기판(21)의 상면에서의 패드(26) 상의 외측 가장자리부 근방에 볼록 형상 전극(62)이 설치되어 있다.
볼록 형상 전극(62)은 도전성을 갖는 금속 등으로 이루어진다. 단, 볼록 형상 전극(62)의 재료는 도전성을 갖는 한, 패드(26)를 구성하는 재료와 동일한지의 여부를 상관하지 않고, 또한, 도 16의 (b)에 나타낸 제 2 층(61)을 구성하는, 예를 들면 실리콘계의 도전 고무 등의 도전성, 또한 탄성을 갖는 재료 또는 팔라듐(Pd)또는 로듐(Rh) 등의 도전성, 또한 고경도를 갖는 재료여도 된다.
도 16의 (c)에 나타낸 예에서도, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시키며, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휘고, 당해 리드부(25)의 탄성력에 의해, 컨택트 기판(21) 상에 형성된 볼록 형상 전극(62)이 리드부(25)의 하면에 꽂혀 파고들며, 또한 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 컨택트 기판(21) 상에 형성된 볼록 형상 전극(62)에 의해 박리된다. 그 결과, 반도체 패키지(17)의 리드부(25)와 컨택트 기판(21) 상에 형성된 볼록 형상 전극(62)과의 전기적 도통을 도모할 수 있다.
그런데, 도 12에 나타낸, 본 발명의 제 1 실시 형태의 제 1 변형예에서는, 대략 직사각형 형상을 갖는 개구면의 면적이 반도체 패키지(17)의 수지부(17a)보다 약간 크게 설정된 오목부(30)가 번인 기판(21)에 형성되어 있지만, 번인 기판에 관통 홀을 형성하고, 당해 관통 홀에 스페이서를 통해서 반도체 패키지의 수지부를 배설(配設)해도 된다. 이를 본 발명의 제 1 실시 형태의 제 7 변형예로서, 도 17 을 참조해서 설명한다.
도 17에 나타낸, 본 발명의 제 1 실시 형태의 제 7 변형예에서는, 베이스 플레이트(70) 상에 설치된 번인 기판(11)에 관통 홀(71)이 형성되어 있다. 관통 홀(71)은 대략 직사각형 형상을 갖는 개구면의 면적이 반도체 패키지(17)의 수지부(17a)보다 약간 크게 설정되어 있다.
관통 홀(71)에는 대전 방지 수지로 이루어지는 스페이서(72)가 설치되어 있다. 스페이서(72)의 높이는 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)이 번인 기판(11)에 부착되면, 반도체 패키지(17)의 수지부(17a)의 서로 대향하는 두개의 측면에 설치되어 있는 리드부(25)가 컨택트 기판(21)의 상면에 접촉하는 한편, 반도체 패키지(17)의 수지부(17a)의 하면과 스페이서(72)의 상면 사이에 소정의 길이의 클리어런스(CL)(도 17의 (a) 참조)가 형성되도록 설정되어 있다. 클리어런스(CL)의 길이는, 반도체 패키지(17)의 수지부(17a)가 압하되고, 반도체 패키지(17)의 수지부(17a)의 하면과 스페이서(72)의 상면이 접촉하며, 리드부(25)가 변형해도(휘어도) 리드부(25)가 소성 변형하지 않는 길이로 설정되어 있다. 또한, 도 17에 나타낸 예에서는, 스페이서(72)는 베이스 플레이트(70)와 별개로 설치되어 있지만, 베이스 플레이트(70)와 일체적으로 설치되어도 된다.
이러한 구조에서, 반도체 패키지(17)가 접속된 리드 프레임(18)(도 5 참조)을 번인 기판(11)에 부착한 후에, 가압판(14)을 약 90도 회동해서 번인 기판(11)의 주면과 대략 평행하게 위치시키면, 가압 블록(15)은 컨택터(13)에 탑재된 반도체 패키지(17)의 수지부(17a)의 상면에 접촉한다. 이때, 반도체 패키지(17)의 리드 부(25)의 선단 부분은, 도 17의 (a)에 나타낸 바와 같이, 컨택트 기판(21)의 패드(26)의 상면에 얹힌 상태로 된다. 또한, 반도체 패키지(17)의 수지부(17a)의 하면과 스페이서(72)의 상면 사이에 소정의 클리어런스(CL)가 형성된다.
그리고, 래치부(29)와 블록부(30)(도 5 참조)를 접합시키고, 가압판(14)의 가압 블록(15)에 의해 반도체 패키지(17)의 수지부(17a)를 압하하면, 반도체 패키지(17)의 수지부(17a)의 하면은 스페이서(72)의 상면에 접촉한다. 또한, 반도체 패키지(17)의 리드부(25)는 탄성 변형해 휘고, 당해 리드부(25)의 탄성력에 의해, 컨택트 기판(21)의 패드(26)의 가장자리부가 리드부(25)의 하면에 파고들며, 또한 탄성 변형하기 전의 상태로 복원하려고 해서, 약간 이동한다.
그러면, 리드부(25)에 형성된 산화막 중, 리드부(25)의 하면에 형성된 산화막은 패드(26)의 가장자리부에 의해 박리되어, 반도체 패키지(17)의 리드부(25)와 패드(26)와의 전기적 도통을 도모할 수 있다. 한편, 클리어런스(CL)의 길이는, 반도체 패키지(17)의 수지부(17a)가 압하되고, 반도체 패키지(17)의 수지부(17a)의 하면과 스페이서(72)의 상면이 접촉하며, 리드부(25)가 변형해도(휘어도) 리드부(25)가 소성 변형하지 않는 길이로 설정되어 있기 때문에, 리드부(25)는 탄성 변형한 채의 상태가 유지된다. 즉, 본 예에서는, 스페이서(72)는 반도체 패키지(17)의 리드부(25)가 소성 변형을 일으키지 않도록 하기 위한 스톱퍼로서 기능한다.
또한, 상술한 예에서는, 베이스 플레이트(70) 상에 설치된 번인 기판(11)에 관통 홀(71)이 형성되어 있고, 당해 관통 홀(71) 내에 스페이서(72)가 설치되어 있다. 그러나, 본 발명은 이러한 예에 한정되지 않고, 반드시 번인 기판(11)에 관통 홀(71)을 형성하지 않고도, 번인 기판(11) 상에 반도체 패키지(17)을 실장했을 때에 반도체 패키지(17)의 수지부(17a)의 위치의 하방에 위치하는 상기 번인 기판(11) 상의 개소에 스페이서(72)를 설치해도 된다.
[제 2 실시 형태]
그런데, 본 발명의 제 1 실시 형태에서는, 본 발명의 실시 형태에 따른 시험 장치용 부품으로서 번인 기판(11)을 예로 들고 있지만, 도 18에 나타낸 바와 같이, 번인 기판 이외의 종류의 기판인 베이스 기판(80)의 주면에, 도 4에 나타낸 복수(도 18에 나타낸 예에서는 4개)의 컨택터(13)를 탑재하여 가압판(14)을 설치해도 된다.
도 18에 나타낸 본 발명의 제 2 실시 형태에서는, 베이스 기판(80)의 표면의 대향하는 단부에 컨택터(81)가 다수 설치되고, 베이스 기판(80)의 이면에서 컨택터(81)의 배설 개소에 대응하는 개소에 케이블(82)이 접속된 단자부(83)가 접속되어 있다. 컨택터(81)와 케이블(82)은 단자부(83)을 통해서 접속되어 있다.
그리고, 베이스 기판(80)의 표면에, 도 4에 나타낸 복수(도 18에 나타낸 예에서는 4개)의 컨택터(13)가 탑재되어, 가압판(14)이 설치되어 있다.
즉, 본 발명의 제 2 실시 형태에서는, 반도체 패키지(17)의 신뢰성 평가 시험 등을 행하기 위해 이용되는 베이스 기판(80)에 대하여 본 발명이 적용되어 있다.
이처럼, 본 발명의 제 2 실시 형태에 따른 베이스 기판(80)에서도, 시험 검체인 반도체 패키지(17)와의 전기적 접촉을, 베이스 기판(80)에 실장된 컨택트 기판(21)을 통해서 행하고 있다. 따라서, 본 발명의 제 1 실시 형태와 마찬가지의 효과를 낼 수 있다.
또한, 도 12 내지 도 17에 나타낸 구조를 도 18에 나타낸 베이스 기판(80)에 형성해도 된다.
[제 3 실시 형태]
본 발명은 반도체 패키지의 최종 시험을 행하기 위한 시험 기판에 대해서도 적용할 수 있다.
도 19에 나타낸 본 발명의 제 3 실시 형태에서는, 케이블(85)을 통해서 도시를 생략하는 테스터에 접속된 테스트 헤드(86) 상에 고정된 시험 기판(90)의 표면에, 도 4에 나타낸 복수(도 19에 나타낸 예에서는 4개)의 컨택터(13)가 탑재되어, 가압판(14)이 설치되어 있다.
즉, 본 발명의 제 3 실시 형태에서는, 반도체 패키지(17)의 최종 시험 등을 행하기 위해 이용되는 시험 기판(90)에 대해서 본 발명이 적용되어 있다.
또한, 도 12 내지 도 17에 나타낸 구조를 도 18에 나타낸 베이스 기판(80)에 형성해도 된다. 또한, 반도체 패키지(17)의 시험은, 도시를 생략하는 테스터 및 당해 테스터에 접속된 테스트 헤드(86) 상에 고정된 시험 기판(90)만으로 행해도 되고, 또한 핸들러 등의 핸들링 장치와 조합해서 행할 수 있다.
이처럼, 본 발명의 제 3 실시 형태에서도, 시험 검체인 반도체 패키지(17)와 시험 기판(90)의 전기적 접촉은 컨택트 기판(21)을 통해서 이루어지고 있다. 따라서, 본 발명의 제 1 실시 형태와 마찬가지의 효과를 낼 수 있다.
또한, 도 12 내지 도 17에 나타낸 구조를 도 18에 나타낸 시험 기판(90)에 형성해도 된다.
이상, 본 발명의 실시 형태에 대해서 상술했지만, 본 발명은 특정한 실시 형태에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 각종 변형 및 변경이 가능하다.
이상의 설명 에관해, 이하의 항을 더 개시한다.
(부기 1) 시험 기판과,
상기 시험 기판의 주면에 설치된 돌기 전극과,
상기 시험 기판의 주면에 설치되고, 전자 부품을 위치 결정하는 위치 결정부와,
상기 위치 결정부에 의해 위치 결정된 전자 부품을 누르고, 상기 전자 부품의 리드부를 상기 돌기 전극에 맞닿게 함으로써, 상기 리드부를 탄성 변형시키면서 상기 돌기 전극에 접촉시키는 누름부를 구비하는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 2) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 돌기 전극은 상기 시험 기판 상에 설치된 컨택트 기판에 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 3) 부기 2에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 돌기 전극은 상기 컨택트 기판의 기재의 외주면에 설치되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 4) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 돌기 전극은 상기 시험 기판 상에 설치된 칩 부품에 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 5) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 시험 기판에 탑재된 상기 전자 부품의 본체의 하방에 스페이서가 설치되고,
상기 스페이서의 상면과 상기 전자 부품의 본체의 하면 사이에는 클리어런스가 형성되며,
상기 클리어런스는 상기 전자 부품의 눌림에 의해 상기 전자 부품의 본체의 하면이 상기 스페이서의 상면에 접촉한 상태에서도, 상기 리드부의 변형이 탄성 변형으로 되는 범위로 설정되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 6) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 위치 결정부는 상기 시험 기판에 설치되고, 블록체를 갖는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 7) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 위치 결정부는 상기 시험 기판에 형성된 오목부인 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 8) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 돌기 전극은 상기 시험 기판에 설치된 컨택트 기판에 형성된 단차부의 저면에 형성되고,
상기 위치 결정부는 상기 단차부인 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 9) 부기 1에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 돌기 전극에 상기 위치 결정부로서 기능하는 오목부가 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 10) 부기 3에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 컨택트 기판의 기재의 외주면에 제 1 도전층이 형성되고,
상기 제 1 도전층 상에 제 2 도전층이 형성되며,
상기 돌기 전극은 상기 제 1 도전층과 상기 제 2 도전층을 포함하는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 11) 부기 3에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 컨택트 기판의 기재의 외주면에 제 1 도전층이 형성되고, 상기 제 1 도전층 상에 볼록 형상 전극이 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 12) 부기 1 내지 11에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 시험 기판은 상기 전자 부품의 전기적 특성을 시험하기 위해 이용되는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 13) 부기 12에 기재된 전자 부품의 시험 장치용 부품으로서,
상기 시험 기판은 번인 기판인 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
(부기 14) 시험 기판에 복수의 전자 부품이 접속된 리드 프레임을 탑재하는 공정과,
상기 리드 프레임에 접속된 상기 전자 부품을 누르고, 상기 전자 부품의 리드부를 상기 기판에 설치된 돌기 전극에 맞닿게 함으로써, 상기 리드부를 탄성 변형시키면서 상기 돌기 전극에 접촉시키는 공정과,
상기 돌기 전극을 통하여, 상기 전자 부품의 전기적 시험을 실행하는 공정을 갖는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 15) 부기 14에 기재된 전자 부품의 시험 방법으로서,
상기 리드부는 상기 돌기 전극에 대하여 경사진 자세로 접촉하는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 16) 부기 15에 기재된 전자 부품의 시험 방법으로서,
상기 복수의 전자 부품은 서포트 바에 의해 상기 리드 프레임에 접속되어 있는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 17) 부기 14 내지 16에 기재된 전자 부품의 시험 방법으로서,
상기 시험 기판에 상기 리드 프레임을 탑재하기 전에, 상기 리드 프레임으로부터 상기 리드부의 단부를 절단하는 공정을 구비하는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 18) 부기 14 내지 17 중 어느 하나에 기재된 전자 부품의 시험 방법으로서,
상기 전자 부품을 눌렀을 때, 상기 전자 부품의 본체의 하방에 배치된 스페이서에 상기 전자 부품의 본체를 맞닿게 함으로써, 상기 리드부의 변형을 탄성 변형의 범위 내로 제한하는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 19) 부기 14에 기재된 전자 부품의 시험 방법으로서,
상기 리드 프레임을 상기 시험 기판에 탑재하는 공정은 상기 전자 부품의 본체를 위치 결정하면서 행해지는 것을 특징으로 하는 전자 부품의 시험 방법.
(부기 20) 부기 14에 기재된 전자 부품의 시험 방법으로서,
상기 리드 프레임을 상기 시험 기판에 탑재하는 공정은 상기 전자 부품의 상기 리드부를 위치 결정하면서 행해지는 것을 특징으로 하는 전자 부품의 시험 방법.
도 1은 IC 소켓이 탑재된 종래의 번인 기판의 사시도.
도 2는 도 1에 나타내는 IC 소켓과, 당해 IC 소켓에 탑재되는 반도체 패키지를 나타내는 사시도.
도 3은 도 1에 나타내는 IC 소켓 및 반도체 패키지의 단면도.
도 4는 본 발명의 제 1 실시 형태에 따른 번인 기판의 사시도.
도 5는 도 4에 나타내는 번인 기판의 부분 확대도.
도 6은 도 5에 나타내는 컨택터 및 반도체 패키지의 사시도.
도 7은 도 6의 선 A-A에서의 단면도.
도 8은 도 6에 나타내는 컨택터에 반도체 패키지를 설치한 상태를 나타내는 단면도.
도 9는 도 8에 나타내는 반도체 패키지의 수지부를 압하한 상태를 나타내는 단면도.
도 10은 도 9에서 점선 B로 둘러싼 부분의 확대도.
도 11은 도 10에서 점선 C로 둘러싼 부분에 관한 확대도.
도 12는 본 발명의 제 1 실시 형태의 제 1 변형예를 설명하기 위한 도면.
도 13은 본 발명의 제 1 실시 형태의 제 2 변형예를 설명하기 위한 도면.
도 14는 본 발명의 제 1 실시 형태의 제 3 변형예를 설명하기 위한 도면.
도 15는 본 발명의 제 1 실시 형태의 제 4 변형예를 설명하기 위한 도면.
도 16은 본 발명의 제 1 실시 형태의 제 5 및 제 6 변형예를 설명하기 위한 도면.
도 17은 본 발명의 제 1 실시 형태의 제 7 변형예를 설명하기 위한 도면.
도 18은 본 발명의 제 2 실시 형태에 따른 베이스 기판의 사시도.
도 19는 테스트 헤드에 고정된 본 발명의 제 3 실시 형태에 따른 시험 기판의 사시도.
도면의 주요 부분에 대한 부호의 설명
11…번인 기판 17…반도체 패키지
15…가압 블록 17a…수지부
21, 35, 40…컨택트 기판 25…리드부
26, 31, 37, 42, 50b, 50c…패드 30…오목부
36…단차부 40…칩 부품
60…제 1 도전층 61…제 2 도전층
62…볼록 형상 전극 72…스페이서
CL…클리어런스

Claims (10)

  1. 시험 기판과,
    상기 시험 기판의 주면(主面)에 설치된 돌기 전극과,
    상기 시험 기판의 주면에 설치되고, 전자 부품을 위치 결정하는 위치 결정부와,
    상기 위치 결정부에 의해 위치 결정된 전자 부품을 눌러서, 상기 전자 부품의 리드부를 상기 돌기 전극에 맞닿게 함으로써, 상기 리드부를 탄성 변형 시키면서 상기 돌기 전극에 접촉시키는 누름부를 구비하고,
    상기 시험 기판에 탑재된 상기 전자 부품의 본체의 하방(下方)에 스페이서가 설치되고,
    상기 스페이서의 상면(上面)과 상기 전자 부품의 본체의 하면(下面) 사이에는 클리어런스가 형성되고,
    상기 클리어런스는 상기 전자 부품의 눌림에 의해 상기 전자 부품의 본체의 하면이 상기 스페이서의 상면에 접촉한 상태에서도, 상기 리드부의 변형이 탄성 변형으로 되는 범위로 설정되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
  2. 제 1 항에 있어서,
    상기 돌기 전극은 상기 시험 기판 상에 설치된 컨택트 기판에 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
  3. 제 2 항에 있어서,
    상기 돌기 전극은 상기 컨택트 기판의 기재(基材)의 외주면에 설치되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
  4. 제 1 항에 있어서,
    상기 돌기 전극은 상기 시험 기판 상에 설치된 칩 부품에 형성되어 있는 것을 특징으로 하는 전자 부품의 시험 장치용 부품.
  5. 삭제
  6. 시험 기판에 복수의 전자 부품이 접속된 리드 프레임을 탑재하는 공정과,
    상기 리드 프레임에 접속된 상기 전자 부품을 눌러서, 상기 전자 부품의 리드부를, 상기 기판에 설치되며 모서리부를 갖는 돌기 전극에 맞닿게 함으로써, 상기 리드부를 탄성 변형시키면서 상기 돌기 전극의 상기 모서리부에 접촉시켜, 상기 모서리부에 의해 상기 리드부의 표면에 형성된 산화막을 부분적으로 제거하고, 상기 모서리부와 상기 리드부를 전기적으로 접촉시키는 공정과,
    상기 돌기 전극을 통하여, 상기 전자 부품의 전기적 시험을 실행하는 공정을 갖는 것을 특징으로 하는 전자 부품의 시험 방법.
  7. 제 6 항에 있어서,
    상기 리드부는 상기 돌기 전극에 대하여 경사진 자세로 접촉하는 것을 특징으로 하는 전자 부품의 시험 방법.
  8. 제 7 항에 있어서,
    상기 복수의 전자 부품은 서포트 바(support bar)에 의해 상기 리드 프레임에 접속되어 있는 것을 특징으로 하는 전자 부품의 시험 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 시험 기판에 상기 리드 프레임을 탑재하기 전에, 상기 리드 프레임으로부터 상기 리드부의 단부(端部)를 절단하는 공정을 구비하는 것을 특징으로 하는 전자 부품의 시험 방법.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전자 부품을 눌렀을 때, 상기 전자 부품의 본체의 하방에 배치된 스페이서에 상기 전자 부품의 본체를 맞닿게 함으로써, 상기 리드부의 변형을 탄성 변형의 범위 내로 제한하는 것을 특징으로 하는 전자 부품의 시험 방법.
KR1020090010096A 2008-06-09 2009-02-09 전자 부품의 시험 장치용 부품 및 시험 방법 KR101064572B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-150895 2008-06-09
JP2008150895A JP2009294187A (ja) 2008-06-09 2008-06-09 電子部品の試験装置用部品及び試験方法

Publications (2)

Publication Number Publication Date
KR20090127797A KR20090127797A (ko) 2009-12-14
KR101064572B1 true KR101064572B1 (ko) 2011-09-14

Family

ID=41399731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090010096A KR101064572B1 (ko) 2008-06-09 2009-02-09 전자 부품의 시험 장치용 부품 및 시험 방법

Country Status (5)

Country Link
US (1) US7977961B2 (ko)
JP (1) JP2009294187A (ko)
KR (1) KR101064572B1 (ko)
CN (1) CN101604000B (ko)
TW (1) TWI397690B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102486480A (zh) * 2010-12-04 2012-06-06 鸿富锦精密工业（深圳）有限公司 主板测试支架
CN102565652A (zh) * 2010-12-30 2012-07-11 展晶科技(深圳)有限公司 发光二极管封装结构检测装置及检测方法
US9846193B2 (en) * 2014-05-14 2017-12-19 Asm Technology Singapore Pte Ltd Semiconductor package testing apparatus
DE102015010776B4 (de) 2015-08-20 2018-05-30 Tdk-Micronas Gmbh Kontaktiervorrichtungssystem
US10338131B2 (en) * 2015-11-24 2019-07-02 Texas Instruments Incorporated System and method for high voltage stress testing plurality of parallel units
DE102016009841A1 (de) 2016-08-16 2018-02-22 Tdk-Micronas Gmbh Kontaktiervorrichtung
CN110383092B (zh) * 2017-03-03 2022-04-01 雅赫测试系统公司 电子测试器
KR20200123680A (ko) * 2019-04-22 2020-10-30 에스케이하이닉스 주식회사 테스트 기판
TWI743907B (zh) * 2020-07-28 2021-10-21 華烽科技股份有限公司 預燒測試高電流提昇裝置
TWI749690B (zh) * 2020-08-10 2021-12-11 京元電子股份有限公司 半導體元件預燒測試模組及其預燒測試裝置
CN117434412A (zh) * 2023-09-28 2024-01-23 海信家电集团股份有限公司 功率器件的测试装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1090350A (ja) * 1996-05-10 1998-04-10 Samsung Electron Co Ltd パッケージングされない半導体チップのテスト装置
JP2004085424A (ja) * 2002-08-28 2004-03-18 Oki Electric Ind Co Ltd パッケージ用測定治具及びパッケージの測定方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766371A (en) * 1982-07-24 1988-08-23 Risho Kogyo Co., Ltd. Test board for semiconductor packages
US5528466A (en) * 1991-11-12 1996-06-18 Sunright Limited Assembly for mounting and cooling a plurality of integrated circuit chips using elastomeric connectors and a lid
US5831836A (en) * 1992-01-30 1998-11-03 Lsi Logic Power plane for semiconductor device
US5180974A (en) * 1992-05-26 1993-01-19 Micron Technology, Inc. Semiconductor testing and shipping system
JP2920859B2 (ja) 1992-12-10 1999-07-19 シャープ株式会社 半導体装置のバーンイン装置および方法
US5813876A (en) * 1996-06-13 1998-09-29 Intel Corporation Pressure actuated zero insertion force circuit board edge connector socket
JPH11233531A (ja) * 1998-02-17 1999-08-27 Nec Corp 電子部品の実装構造および実装方法
JP2000241500A (ja) * 1998-12-22 2000-09-08 Fujitsu Ltd 半導体装置用ソケットの取付構造
TWI223711B (en) * 2003-08-22 2004-11-11 Advanced Semiconductor Eng Test apparatus for semiconductor package
US7173442B2 (en) * 2003-08-25 2007-02-06 Delaware Capital Formation, Inc. Integrated printed circuit board and test contactor for high speed semiconductor testing
TW200532837A (en) * 2004-03-26 2005-10-01 Renesas Tech Corp Method for manufacturing semiconductor integrated circuit device
TWI260061B (en) * 2005-05-03 2006-08-11 Advanced Semiconductor Eng Testing fixture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1090350A (ja) * 1996-05-10 1998-04-10 Samsung Electron Co Ltd パッケージングされない半導体チップのテスト装置
JP2004085424A (ja) * 2002-08-28 2004-03-18 Oki Electric Ind Co Ltd パッケージ用測定治具及びパッケージの測定方法

Also Published As

Publication number Publication date
TWI397690B (zh) 2013-06-01
US7977961B2 (en) 2011-07-12
CN101604000A (zh) 2009-12-16
KR20090127797A (ko) 2009-12-14
CN101604000B (zh) 2012-08-22
JP2009294187A (ja) 2009-12-17
US20090302876A1 (en) 2009-12-10
TW200951441A (en) 2009-12-16

Similar Documents

Publication Publication Date Title
KR101064572B1 (ko) 전자 부품의 시험 장치용 부품 및 시험 방법
US6939143B2 (en) Flexible compliant interconnect assembly
US6407566B1 (en) Test module for multi-chip module simulation testing of integrated circuit packages
US6957963B2 (en) Compliant interconnect assembly
US6830460B1 (en) Controlled compliance fine pitch interconnect
KR100915643B1 (ko) 프로브 카드
KR101369406B1 (ko) 탐침 구조물 및 이를 갖는 전기적 검사 장치
EP1204988A2 (en) Controlled compliance fine pitch interconnect
KR101399542B1 (ko) 프로브 카드
JP3340060B2 (ja) 半導体検査装置
KR101183612B1 (ko) 프로브 카드의 탐침 구조물
JP2004138576A (ja) 電気的接続装置
KR101173948B1 (ko) 탐침 구조물
KR101183614B1 (ko) 프로브 카드
JP2005127961A (ja) テスト用基板及びそれを使用したテスト装置
JP3978142B2 (ja) 検査用基板
KR200328984Y1 (ko) 고주파수용 테스트소켓
KR100216894B1 (ko) Bga 반도체패키지의 전기테스트장치
JP2002181881A (ja) 電子回路装置の測定装置および測定方法
KR100840878B1 (ko) 반도체 소자 테스트용 프로브 카드
JP4303045B2 (ja) 電気部品用キャリア
CN115932335A (zh) 电连接装置
KR200252742Y1 (ko) 볼그리드어레이패키지
KR100220916B1 (ko) 반도체 칩 검사용 소켓
CN113156292A (zh) 用于测试电子装置的接触器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee