JP5100751B2

JP5100751B2 - プローブおよびプローブカード

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Description

本発明は、半導体ウェハ、半導体チップ、半導体部品パッケージ又はプリント基板等に形成された集積回路等の電気回路（以下、代表的にＩＣデバイスとも称する。）のテストに際して、ＩＣデバイスに設けられたパッドや電極或いはリードのような入出力端子と接触して、ＩＣデバイスとの電気的な接続を確立するためのプローブ、及び、それを備えたプローブカードに関する。

半導体集積回路素子は、シリコンウェハ等に多数造り込まれた後、ダイシング、ボンディング及びパッケージング等の諸工程を経て電子部品として完成する。こうしたＩＣデバイスは出荷前に動作テストが行われるが、このテストはウェハ状態や完成品の状態で実施される。

ウェハ状態のＩＣデバイスのテストに際して、被試験ＩＣデバイスとの電気的な接続を確立するためのプローブとして、基板に固定されるベース部と、後端側がベース部に設けられ、先端側がベース部から突出しているビーム部と、ビーム部の表面に形成された導電部と、を有するもの（以下、単に「シリコンフィンガコンタクタ」とも称する。）が従来から知られている（例えば、特許文献１乃至３参照）。

このシリコンフィンガコンタクタは、フォトリソグラフィ等の半導体製造技術を用いてシリコンウェハから形成されているため、被試験ＩＣデバイスの小型化に伴う入出力端子のサイズ及びピッチの狭小化に比較的対応し易くなっている。しかしながら、ＩＣデバイスは絶えず小型化されるため、シリコンフィンガコンタクタの更なる微細化を望まれている。

一方、プローブとＩＣデバイスの入出力端子との安定した接触を確保するために、テスト時にプローブを入出力端子に対して一定以上の荷重で押圧しなければならない。このため、押圧時に一定以上の荷重を確保しつつ、シリコンフィンガコンタクタを微細化すると、ビーム部の根元に発生する引張応力が大きくなるという問題がある。

特開２０００−２４９７２２号公報特開２００１−１５９６４２号公報国際公開第０３／０７１２８９号パンフレット

本発明が解決しようとする課題は、梁部の根元に発生する引張応力の低減を図ることが可能なプローブ及びプローブカードを提供することである。

上記目的を達成するために、本発明の第１の観点によれば、被試験電子部品のテストに際して前記被試験電子部品と試験装置との間の電気的な接続を確立するために、前記被試験電子部品の入出力端子に接触するプローブであって、前記被試験電子部品の入出力端子に電気的に接続される導電部と、前記導電部が一方の主面に設けられた複数の梁部と、前記複数の梁部をまとめて片持ち支持している台座部と、を備え、前記各梁部は、当該梁部の後端領域で前記台座部に支持されており、前記後端領域において、隣接する前記梁部同士の間に溝が設けられており、前記溝は、先端側に向かって開口していると共に、前記後端領域における最先端と最後端との間に終端面を有していることを特徴とするプローブが提供される（請求項１参照）。

上記発明においては特に限定されないが、前記溝の終端面と前記後端領域の最後端との間において、隣接する前記梁部同士が平面を介してつながっていることが好ましい（請求項２参照）。

上記発明においては特に限定されないが、前記溝における前記終端面と側面との間のコーナ部分は、テーパ状又は曲面状に形成されていることが好ましい（請求項３参照）。

上記発明においては特に限定されないが、前記導電部は、前記各梁部の前記一方の主面に長手方向に沿って設けられた配線部と、前記配線部の先端に設けられ、前記被試験電子部品の前記入出力端子に接触する接点部と、を有していることが好ましい（請求項４参照）。

上記発明においては特に限定されないが、前記溝の終端面と前記後端領域の最後端との間において、隣接する前記梁部同士が平面を介してつながっており、隣接する前記配線部同士の間のピッチは、前記平面上において広がっていることが好ましい（請求項５参照）。

上記目的を達成するために、本発明の第２の観点によれば、上記のプローブと、前記プローブが有する前記台座部が固定される基板と、を備えたことを特徴とするプローブカードが提供される（請求項６照）。

本発明では、後端部分において隣接する梁部同士の間に溝を設けているので、被試験電子部品の入出力端子を押圧した際に梁部の根元に発生する引張応力を溝がない場合と比較して低減することができる。

図１は、本発明の第１実施形態における電子部品試験装置を示す概略図である。図２は、本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。図３は、本発明の第１実施形態におけるプローブカードの概略断面図である。図４は、本発明の第１実施形態におけるプローブカードを下側から見た部分平面図である。図５は、本発明の第１実施形態におけるプローブの部分平面図である。図６Ａは、図５のVIA-VIA線に沿った断面図である。図６Ｂは、図５のVIB-VIB線に沿った断面図である。図７は、本発明の第２実施形態におけるプローブの部分平面図である。図８は、図７のVIII-VIII線に沿った断面図である。図９は、本発明の第３実施形態におけるプローブの部分平面図である。図１０は、本発明の第１実施形態に係るプローブの製造方法の第１工程におけるＳＯＩウェハの断面図である。図１１Ａは、本発明の第１実施形態に係るプローブの製造方法の第２工程においてＳＯＩウェハを下側から見た平面図である。図１１Ｂは、図１１ＡのXIB-XIB線に沿った断面図である。図１２は、本発明の第１実施形態に係るプローブの製造方法の第３工程におけるＳＯＩウェハの断面図である。図１３は、本発明の第１実施形態に係るプローブの製造方法の第４工程におけるＳＯＩウェハの断面図である。図１４Ａは、本発明の第１実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。図１４Ｂは、図１４ＡのXIVB-XIVB線に沿った断面図である。図１５は、本発明の第１実施形態に係るプローブの製造方法の第６工程におけるＳＯＩウェハの断面図である。図１６Ａは、本発明の第１実施形態に係るプローブの製造方法の第７工程においてＳＯＩウェハを上側から見た平面図である。図１６Ｂは、図１６ＡのXVIB-XVIB線に沿った断面図である。図１７は、本発明の第１実施形態に係るプローブの製造方法の第８工程におけるＳＯＩウェハの断面図である。図１８は、本発明の第１実施形態に係るプローブの製造方法の第９工程におけるＳＯＩウェハの断面図である。図１９は、本発明の第１実施形態に係るプローブの製造方法の第１０工程におけるＳＯＩウェハの断面図である。図２０は、本発明の第１実施形態に係るプローブの製造方法の第１１工程におけるＳＯＩウェハの断面図である。図２１Ａは、本発明の第１実施形態に係るプローブの製造方法の第１２工程においてＳＯＩウェハを上側から見た平面図である。図２１Ｂは、図２１ＡのXXIB-XXIB線に沿った断面図である。図２２は、本発明の第１実施形態に係るプローブの製造方法の第１３工程におけるＳＯＩウェハの断面図である。図２３Ａは、本発明の第１実施形態に係るプローブの製造方法の第１４工程においてＳＯＩウェハを上側から見た平面図である。図２３Ｂは、図２３ＡのXXIIIB-XXIIIB線に沿った断面図である。図２４は、本発明の第１実施形態に係るプローブの製造方法の第１５工程におけるＳＯＩウェハの断面図である。図２５Ａは、本発明の第１実施形態に係るプローブの製造方法の第１６工程においてＳＯＩウェハを上側から見た平面図である。図２５Ｂは、図２５ＡのXXVB-XXVB線に沿った断面図である。図２６Ａは、本発明の第１実施形態に係るプローブの製造方法の第１７工程においてＳＯＩウェハを上側から見た平面図である。図２６Ｂは、図２６ＡのXXVIB-XXVIB線に沿った断面図である。図２７は、本発明の第１実施形態に係るプローブの製造方法の第１８工程におけるＳＯＩウェハの断面図である。図２８Ａは、本発明の第１実施形態に係るプローブの製造方法の第１９工程においてＳＯＩウェハを上側から見た平面図である。図２８Ｂは、図２８ＡのXXVIIIB-XXVIIIB線に沿った断面図である。図２９Ａは、本発明の第１実施形態に係るプローブの製造方法の第２０工程においてＳＯＩウェハを上側から見た平面図である。図２９Ｂは、図２９ＡのXXIXB-XXIXB線に沿った断面図である。図３０は、本発明の第１実施形態に係るプローブの製造方法の第２１工程におけるＳＯＩウェハの断面図である。図３１は、本発明の第１実施形態に係るプローブの製造方法の第２２工程におけるＳＯＩウェハの断面図である。図３２Ａは、本発明の第１実施形態に係るプローブの製造方法の第２３工程においてＳＯＩウェハを上側から見た平面図である。図３２Ｂは、図３２ＡのXXXIIB-XXXIIB線に沿った断面図である。図３３は、本発明の第１実施形態に係るプローブの製造方法の第２４工程におけるＳＯＩウェハの断面図である。図３４Ａは、本発明の第１実施形態に係るプローブの製造方法の第２５工程においてＳＯＩウェハを上側から見た平面図である。図３４Ｂは、図３４ＡのXXXIVB-XXXIVB線に沿った断面図である。図３５は、本発明の第１実施形態に係るプローブの製造方法の第２６工程におけるＳＯＩウェハを示す断面図である。図３６Ａは、本発明の第１実施形態に係るプローブの製造方法の第２７工程においてＳＯＩウェハを上側から見た平面図である。図３６Ｂは、図３６ＡのXXXVIB-XXXVIB線に沿った断面図である。図３７は、本発明の第１実施形態に係るプローブの製造方法の第２８工程におけるＳＯＩウェハの断面図である。図３８は、本発明の第１実施形態に係るプローブの製造方法の第２９工程におけるＳＯＩウェハの断面図である。図３９Ａは、本発明の第１実施形態に係るプローブの製造方法の第３０工程においてＳＯＩウェハを下側から見た平面図である。図３９Ｂは、図３９ＡのXXXIXB-XXXIXB線に沿った断面図である。図４０は、本発明の第１実施形態に係るプローブの製造方法の第３１工程におけるＳＯＩウェハの断面図である。図４１は、本発明の第１実施形態に係るプローブの製造方法の第３２工程におけるＳＯＩウェハの断面図である。図４２は、本発明の第１実施形態に係るプローブの製造方法の第３３工程におけるプローブの断面図である。図４３は、本発明の第１実施形態に係るプローブの製造方法の第３４工程におけるプローブの断面図である。

符号の説明

１…電子部品試験装置
１０…テストヘッド
２０…インタフェース部
３０…プローブカード
３１…プローブ基板
４０…プローブ
４１…台座部
４２…梁部
４２２…後端領域
４３Ａ〜４３Ｃ…溝
４４…配線部
４５…接点部
１００…被試験半導体ウェハ
１１０…入出力端子

以下、本発明の実施形態を図面に基づいて説明する。

図１は本発明の第１実施形態における電子部品試験装置を示す概略図、図２は本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。

本発明の第１実施形態における電子部品試験装置１は、図１に示すように、テストヘッド１０、テスタ６０及びプローバ７０から構成されている。テスタ６０は、ケーブル束６１を介してテストヘッド１０に電気的に接続されており、被試験シリコンウェハ１００に造り込まれたＩＣデバイスに対して試験信号を入出力することが可能となっている。テストヘッド１０は、マニピュレータ８０及び駆動モータ８１によりプローバ７０上に配置されるようになっている。

図１及び図２に示すように、テストヘッド１０内には多数のピンエレクトロニクス１１が設けられており、これらピンエレクトロニクス１１は、数百の内部ケーブルを有するケーブル束６１を介してテスタ６０に接続されている。また、各ピンエレクトロニクス１１は、マザーボード２１と接続するためのコネクタ１２にそれぞれ電気的に接続されており、インタフェース部２０のマザーボード２１上のコンタクト端子２１ａと電気的に接続することが可能となっている。

テストヘッド１０とプローバ７０は、インタフェース部２０を介して接続されており、このインタフェース部２０は、マザーボード２１、ウェハパフォーマンスボード２２及びフロッグリング２３から構成されている。マザーボード２１には、テストヘッド１０側のコネクタ１２と電気的に接続するためのコンタクト端子２１ａが設けられていると共に、このコンタクト端子２１ａとウェハパフォーマンスボード２２を電気的に接続するために配線パターン２１ｂが形成されている。ウェハパフォーマンスボード２２は、ポゴピン等を介してマザーボード２１に電気的に接続されており、マザーボード２１上の配線パターン２１ｂのピッチをフロッグリング２３側のピッチに変換して、当該配線パターン２１ｂをフロッグリング２３内に設けられたフレキシブル基板２３ａに電気的に接続するように、配線パターン２２ａが形成されている。

フロッグリング２３は、ウェハパフォーマンスボード２２上に設けられており、テストヘッド１０とプローバ７０との若干の位置合わせを許容するために、内部の伝送路がフレキシブル基板２３ａで構成されている。フロッグリング２３の下面には、このフレキシブル基板２３ａが電気的に接続されたポゴピン２３ｂが多数実装されている。

フロッグリング２３には、下面に多数のプローブ４０が実装されたプローブカード３０が、ポゴピン２３ｂを介して電気的に接続されるようになっている。特に図示しないが、プローブカード３０は、ホルダを介してプローバ７０のトッププレートに固定されており、トッププレートの開口を介してプローブ４０がプローバ７０内に臨むようになっている。

プローバ７０は、チャック７１上に被試験ウェハ１００を吸着等により保持して、プローブカード３０に対向する位置に当該ウェハ１００を自動的に供給することが可能となっている。

以上のような構成の電子部被試験装置１では、チャック７１上に保持されている被試験ウェハ１００をプローバ７０によりプローブカード３０に押し付けて、被試験ウェハ１００に造り込まれたＩＣデバイスの入出力端子１１０にプローブ４０を電気的に接触させた状態で、テスタ６０からＩＣデバイスにＤＣ信号とデジタル信号を印加すると共に、ＩＣデバイスからの出力信号を受信する。このＩＣデバイスからの出力信号（応答信号）を、テスタ６０において期待値と比較することで、ＩＣデバイスの電気的な特性を評価するようになっている。

図３は本発明の第１実施形態におけるプローブカードの概略断面図、図４は本発明の第１実施形態におけるプローブカードを下側から見た部分平面図、図５は本発明の第１実施形態におけるプローブの部分平面図、図６Ａは図５のVIA-VIA線に沿った断面図、図６Ｂは図５のVIB-VIB線に沿った断面図である。

本実施形態におけるプローブカード３０は、図３及び図４に示すように、例えば多層配線基板等から構成されるプローブ基板３１と、機械的な強度を補強するためにプローブ基板３１の上面に取り付けられているスティフナ３２と、プローブ基板３１の下面に多数実装されているシリコンフィンガコンタクタ４０と、から構成されている。

プローブ基板３１には、下面から上面に貫通するようにスルーホール３１ａが形成されていると共に、このスルーホール３１ａに接続された接続トレース３１ｂが下面に形成されている。

本実施形態におけるシリコンフィンガコンタクタ（プローブ）４０は、ＩＣデバイスのテストに際してＩＣデバイスとテストヘッド１０との間の電気的な接続を確立するために、ＩＣデバイスの入出力端子１１０に接触するプローブである。このプローブ４０は、図５〜図６Ｂに示すように、プローブ基板３１に固定される台座部４１と、後端側で台座部４１に支持され、先端側が台座部４１から突出している柱状の梁部４２と、梁部４２の上面に形成された配線部４４と、配線部４４の先端に形成されている接点部４５と、から構成されている。

なお、本実施形態において、プローブ４０における「後端側」とは、プローブ基板３１に固定される側（図６Ａにおいて左側）を指す。これに対し、プローブ４０における「先端側」とは被試験半導体ウェハ１００の入出力端子１１０に接触する側（図６Ａにおいて右側）を指す。また、梁部４２において台座部４１から先端側に向かって突出している領域を突出領域４２１と称し、梁部４２において台座部４１に支持されている領域を後端領域４２２と称する。

このプローブ４０の台座部４１及び梁部４２は、シリコンウェハ４６にフォトリソグラフィ等の半導体製造技術を施すことで製造されており、図５〜図６Ｂに示すように、一つの台座部４１に複数の梁部４２が後端領域４２２でまとめて片持ち支持されており、当該複数の梁部４２は台座部４１から互いに実質的に平行な方向に沿ってフィンガ状（櫛歯状）に突出している。

台座部４１は、図６Ａに示すように、シリコンから構成される支持層４６ｄと、この支持層４６ｄの上に形成され、酸化シリコン（ＳｉＯ_２）から構成されるＢＯＸ層４６ｃと、から構成されている。一方、各梁部４２は、シリコン（Ｓｉ）から構成される活性層４６ｂと、当該活性層４６ｂの上に形成され、絶縁層として機能する第１のＳｉＯ_２層４６ａと、から構成されている。

また、本実施形態では、図５〜図６Ｂに示すように、複数の梁部４２の後端領域４２１において、隣接する梁部４２同士の間に溝４３Ａがそれぞれ設けられている。図６Ａ及び図６Ｂを比較すると分かるように、各溝４３Ａは、第１のＳｉＯ_２層４６ａ及び活性層４６ｂの厚さに相当する深さを有していると共に、梁部４２の突出領域４２１同士の間の幅と実質的に同一の幅を有している。また、各溝４３Ａは、後端領域４２２の最先端４２３で開口していると共に、当該領域４２２の最後端４２４でも開口している。

このような溝４３Ａを梁部４２の後端領域４２２に設けることで、プローブ４０が被試験半導体ウェハ１００上の入出力端子１１０を押圧した際に、プローブ４０において応力が集中する領域が後端側にまで拡張して分散されるので、梁部４２の根元に発生する引張応力を低減することができる。これにより、プローブ４０の破断限界となる変形量の許容値が大きくなると共に、プローブ４０の耐疲労特性も向上する。

なお、溝を後端領域４２２において途中で止めるように形成してもよい。図７は本発明の第２実施形態におけるプローブの部分平面図、図８は図７のVIII-VIII線に沿った断面図、図９は本発明の第３実施形態におけるプローブの部分平面図である。

本発明の第２実施形態における溝４３Ｂは、図７及び図８に示すように、後端領域４２２の最先端４２３で開口している点で第１実施形態と同様であるが、後端領域４２２における最先端４２３と最後端４２４との間に終端壁４３１が位置している点で第１実施形態と相違している。

本実施形態では、同図に示すように、溝４３Ｂの終端壁４３１と後端領域４２２の最後端４２４との間において、隣接する梁部４２同士が平面４２５を介してつながっており、隣接する配線部４４同士の間のピッチが、当該平面４２５上において広がっている（Ｐ_１＜Ｐ_２）。これにより、引張応力の低減と配線引廻しの柔軟性との両立を図ることができる。

また、本発明の第３実施形態における溝４３Ｃは、図９に示すように、溝４３Ｃにおける終端壁４３１と側壁４３２との間のコーナ部分４３３が、テーパ状に形成されている点で第２実施形態と相違している。コーナ部分４３３をテーパ状にすることで、引張応力の低減を更に図ることができる。なお、本発明においては、コーナ部分４３３を曲面状に形成してもよい。

図６Ａに戻り、絶縁層（第１のＳｉＯ_２層）４６ａの上に配線部４４が設けられている。配線部４４は、同図に示すように、チタン及び金から構成されるシード層（給電層）４４ａと、シード層４４ａの上に設けられ、金から構成される第１の配線層４４ｂと、第１の配線層４４ｂの後端に設けられ、高純度の金から構成される第２の配線層４４ｃと、から構成されている。なお、第１の配線層４４ｂは５〜１０μｍの厚さを有している。第１の配線層４４ｂの厚さを５μｍ未満とすると発熱し、１０μｍより大きくすると反りが発生するおそれがある。

第１の配線層４４ｂの先端部分に接点部４５が形成されるので、当該第１の配線層４４ｂには比較的高い機械的強度が要求される。そのため、第１の配線層４４ｂを構成する材料として、９９．９％以上の純度の金にニッケルやコバルト等の異種金属材料を０．１％未満添加したものが用いられており、第１の配線層４４ｂのビッカース硬さがＨｖ１３０〜２００まで上がっている。これに対し、第２の配線層４４ｃは、後工程においてボンディングが可能であり、且つ、高い導電性を有するように、純度９９．９９９％以上の金から構成されている。

配線部４４の先端には接点部４５が上方に向かって突出するように設けられている。この接点部４５は、シード層４４ａ及び第１の配線層４４ａから構成される段差の上に形成された第１の接点層４５ａと、第１の接点層４５ａを包むように設けられ、金から構成されている第２の接点層４５ｂと、第２の接点層４５ｂを包むように設けられた第３の接点層４５ｃと、から構成されている。第１の接点層４５ａを構成する材料としては、ニッケル又はニッケルコバルト等のニッケル合金を挙げることができる。また、第３の接点層４５ｃを構成する材料としては、ロジウム、白金、ルテニウム、パラジウム、イリジウム又はこれらの合金等の、高硬度であると共に耐食性に優れた導電性材料を挙げることができる。このような接点部４５を配線部４４の先端に設けることで、比較的柔らかな第１の配線層４４ｂがＩＣデバイスの入出力端子１１０に直接接触することをなくすことができる。

以上のような構成のプローブ４０は、図３に示すように、半導体ウェハ１００に造り込まれた被試験ＩＣデバイスの入出力端子１１０に対向するように、プローブ基板３１に実装されている。なお、図３には、２つのプローブ３０しか図示していないが、実際には数百〜数千本のプローブ４０がプローブ基板３１上に実装されている。

各プローブ４０は、図３に示すように、台座部４１の角部をプローブ基板３１に当接させた状態で、プローブ基板３１に接着剤３１ｄを用いて固定されている。この接着剤３１ｄとしては、例えば、紫外線硬化型接着剤、温度硬化型接着剤、或いは、熱可塑性接着剤等を挙げることができる。

また、配線部４４の第２の配線層４４ｃには、接続トレース３１ｂに接続されたボンディングワイヤ３１ｃが接続されており、このボンディングワイヤ３１ｃを介してプローブ４０の配線部４４と、プローブ基板３１の接続トレース３１ｂとが電気的に接続されている。なお、ボンディングワイヤ３１ｃの代わりに、ソルダボールを用いて配線部４４と接続トレース３１ｂとを電気的に接続してもよい。

以上のような構成のプローブカード３０を用いたＩＣデバイスのテストは、プローバ７０により被試験ウェハ１００がプローブカード３０に押し付けられ、プローブ基板３１上のプローブ４０と、被試験ウェハ１００上の入出力端子１１０とが電気的に接触した状態で、テスタからＩＣデバイスに対して試験信号を入出力することにより実行される。

以下に、本発明の第１実施形態におけるプローブの製造方法の一例について、図１０〜図４３を参照して説明する。図１０〜図４３は本発明の第１実施形態に係るプローブの製造方法の各工程におけるＳＯＩウェハの断面図又は平面図である。

先ず、本実施形態における製造方法では、図１０に示す第１工程においてＳＯＩウェハ（Silicon On Insulator Wafer）４６を準備する。このＳＯＩウェハ４６は、３つのＳｉＯ_２層４６ａ，４６ｃ，４６ｅの間に２つのＳｉ層４６ｂ，４６ｄをそれぞれ挟んで積層したシリコンウェハである。このＳＯＩウェハ４６のＳｉＯ_２層４６ａ，４６ｃ，４６ｅは、プローブ４０を造り込む際にエッチングストッパとして機能したり、絶縁層として機能する。

ここで、プローブ４０の高周波特性を良好なものとするために、第１のＳｉＯ_２層４６ａは１μｍ以上の層厚を有しており、活性層４６ｂは１ｋΩ・ｃｍ以上の体積抵抗率を有している。また、梁部４２が安定したバネ特性を有するように、活性層４６ｂの層厚の公差は±３μｍ以下、支持層４６ｄの層厚の公差は±１μｍ以下となっている。

次に、図１１Ａ及び図１１Ｂに示す第２工程において、ＳＯＩウェハ４６の下面に第１のレジスト層４７ａを形成する。この工程では、特に図示しないが、先ず第２のＳｉＯ_２４６ｅにフォトレジスト膜を形成し、このフォトレジスト膜上にフォトマスクを重ねた状態で紫外線を露光してキュア（凝固）させることにより、第２のＳｉＯ_２層４６ｅの一部に第１のレジスト層４７ａを形成する。なお、フォトレジスト膜において紫外線が露光されなかった部分は溶解されて、第２のＳｉＯ_２層４６ｅ上から洗い流される。この第１のレジスト層４７ａは、次の第３工程においてエッジングマスクパターンとして機能する。

次に、図１２に示す第３工程において、例えばＲＩＥ（Reactive Ion Etching）等によりＳＯＩウェハ４６の下方から第２のＳｉＯ_２層４６ｅに対してエッチング処理を行う。このエッチング処理により、第２のＳｉＯ_２層４６ｅにおいて第１のレジスト層４７ａにより保護されていない部分が侵食される。

このエッチング処理が完了したら、図１３に示す第４工程において、第２のＳｉＯ_２層４６ｅの上に残っている第１のレジスト層４７ａを除去（レジスト剥離）する。このレジスト剥離では、酸素プラズマによりレジストをアッシング（灰化）した後に、例えば硫酸過水等の洗浄水によりＳＯＩウェハ４６を洗浄する。ＳＯＩウェハ４６の下部に残った第２のＳｉＯ_２層４６ｅは、図３８で説明する第２９工程でのエッチング処理においてマスク材として機能する。

次に、図１４Ａ及び図１４Ｂに示す第５工程において、第１のＳｉＯ_２層４６ａの表面に第２のレジスト層４７ｂを形成する。この第２のレジスト層４７ｂは第２工程にて説明した第１のレジスト層４７ａと同様の要領で、図１４Ａに示すように、ＳＯＩウェハ４６の上面に複数の帯状に形成される。

次に、図１５に示す第６工程において、例えばＲＩＥ等によりＳＯＩウェハ４６の上方から第１のＳｉＯ_２層４６ａに対してエッチング処理を行う。このエッチング処理により、第１のＳｉＯ_２層４６ａにおいて第２のレジスト層４７ｂに保護されていない部分が侵食され、第１のＳｉＯ_２層４６が複数の帯状となる（図１６Ａ参照）。

次に、図１６Ａ及ぶ図１６Ｂに示す第７工程において、前述した第４工程と同様の要領で第２のレジスト層４７ｂを除去し、図１７に示す第８工程において、前述した第２工程と同じ要領で、第２のＳｉＯ_２層４６ｅの上に第３のレジスト層４７ｃを形成する。

次に、図１８に示す第９工程において、ＳＯＩウェハ４６の下方から支持層４６ｄに対してエッチング処理を行う。このエッチング処理の具体的な手法としては、例えばＤＲＩＥ（Deep Reactive Ion Etching）法等を挙げることができる。このエッチング処理により、支持層４６ｄにおいて第３のレジスト層４７ｃに保護されていない部分が、当該支持層４６ｄの半分程の深さまで侵食される。次に、図１９に示す第１０工程において、前述の第４工程と同様の要領で第３のレジスト層４７ｃを除去する。

次に、図２０に示す第１１工程において、ＳＯＩウェハ４６の上面全体に、チタン及び金から構成されるシード層４４ａを成膜する。このシード層４４ａを成膜する具体的な手法としては、例えば、真空蒸着、スパッタリング、気相デポジッションなどを挙げることができる。このシード層４４ａは、後述する第１の配線層４４ｂを形成する際の給電層として機能する。

次に、図２１Ａ及び図２１Ｂに示す第１２工程において、シード層４４ａの表面に、上述した第２工程と同様の要領で第４のレジスト層４７ｄを形成する。この第４のレジスト層４７ｄは、図２１Ａに示すように、最終的に配線部４４が形成される部分を除いて、シード層４４ａの全体に形成されている。

次に、図２２に示す第１３工程において、シード層４４ａ上において第４のレジスト層４７ｄに覆われていない部分に、メッキ処理により第１の配線層４４ｂを形成する。

次に、図２３Ａ及び図２３Ｂに示す第１４工程において、シード層４４ａの上に第４のレジスト層４７ｄを残した状態で、第５のレジスト層４７ｅを形成する。この第５のレジスト層４７ｅは、図２３Ａに示すように、第１の配線層４４ｂの後端側の一部を除いて、当該第１の配線層４４ｂの全体に形成されている。

次に、図２４に示す第１５工程において、第１の配線層４４ｂの表面においてレジスト層４７ｄ，４７ｅに覆われていない部分に、メッキ処理により第２の配線層４４ｃを形成し、図２５Ａ及び図２５Ｂに示す第１６工程において、レジスト層４７ｄ，４７ｅを上述の第４工程と同様の要領で除去する。

次に、図２６Ａ及び図２６Ｂに示す第１６工程において、第１の配線層４４ｂの先端部分からシード層４４ａの表面に至る領域を除いて、ＳＯＩウェハ４６の全体に、前述の第４工程と同様の要領で、第６のレジスト層４７ｆを形成する。なお、この第６のレジスト層４７ｆは、次の第１７工程において第１の接点層４５ａを形成するためのものであるが、第１の接点層４５ａは接点部４５の高さ方向の大部分を占めるため、この第１６工程では第６のレジスト層４７ｆを十分に厚く形成する。

次に、図２７に示す第１８工程において、第６のレジスト層４７ｆに覆われていない部分にメッキ処理により第１の接点層４５ａを形成する。このＮｉメッキ層４５ａは、第１の配線層４４ｂとシード層４４ａとの間の段差部分に形成されるため、図２７に示すように曲面状に形成される。次に、図２８Ａ及び図２８Ｂに示す第１９工程において、第６のレジスト層４７ｆを、上述の第４工程と同様の要領で除去する。

次に、図２９Ａ及び図２９Ｂに示す第２０工程において、第１の接点層４５ａの周りを若干の間隔を空けた状態でＳＯＩウェハ４６の全面に、上述の第２工程と同様の要領で第７のレジスト層４７ｇを形成する。

次に、図３０に示す第２１工程において、ＳＯＩウェハ４６の上面において第７のレジスト層４７ｇに覆われてない部分に金メッキ処理を行い、第１の接点層４５ａを包むように第２の接点層４５ｂを形成する。因みに、この第２の接点層４５ｂは、次工程にて、第３の接点層４５ｃをロジウムメッキで構成する際に使用されるメッキ液から第１の接点層４５ａを保護するために形成される。

次に、図３１に示す第２２工程において、第７のレジスト層４７ｇを残した状態で、ＳＯＩウェハ４６の上面において第７のレジスト層４７ｇに覆われていない部分にロジウムメッキ処理を行い、第２の接点層４５ｂを包むように第３の接点層４５ｃを形成する。次いで、図３２Ａ及び図３２Ｂに示す第２３工程において、第７のレジスト層４７ｇを、上述の第４工程と同様の要領で除去する。第３の接点層４５ｃは、高い硬度（例えば第３の接点層４５ｃがロジウムで構成されている場合にはＨｖ８００〜１０００）を有していると共に耐食性にも優れているため、長期間安定した接触抵抗及び耐磨耗性が要求される接点部４５の表面に適している。

次に、図３３に示す第２４工程において、第１の配線層４４ｂをメッキ処理で形成する際に給電層として機能したシード層４４ａのうち露出している部分をミリング処理により除去する。このミリング処理は、真空チャンバ中でアルゴンイオンをＳＯＩウェハ４６の上面に向かって衝突させることで行われる。この際、シード層４４ａは他の層と比較して薄いため、このミリング処理によって最初に除去される。このミリング処理により、シード層４４ａの中でも配線部４４及び接点部４５の下方に位置している部分のみが残り、その他の部分は除去される。

次に、図３４Ａ及び図３４Ｂに示す第２５工程において、第１のＳｉＯ_２層４６ａの上に複数の帯状の第８のレジスト層４７ｈを、上述の第２工程と同様の要領で形成する。

次に、図３５に示す第２６工程において、ＳＯＩウェハ４６の上方から活性層（Ｓｉ層）４６ｂに対してエッチング処理を行う。このエッチング処理の具体的な手法としては、例えばＤＲＩＥ法等を挙げることができる。このエッチング処理により、活性層４６ｂが複数の帯状に侵食される。なお、このＤＲＩＥ処理によりＳＯＩウェハ４６の侵食は、ＢＯＸ層（ＳｉＯ_２層）４６ｃがエッチングストッパとして機能するため、支持層（Ｓｉ層）４６ｄには至らない。

また、このエッチング処理は、梁部４２のスキャロプ値（エッチングにより形成された側壁面の凹凸の粗さ）が１００ｎｍ以下となるように行われる。これにより、梁部４２が弾性変形する際に、側壁表面の粗い部分を起点としてクラックが発生するのを防止することができる。

次に、図３６Ａ及び図３６Ｂに示す第２７工程において、前述の第４工程と同様の要領で第８のレジスト層４７ｈを除去する。次に、図３７に示す第２８工程において、ＳＯＩウェハ４６の上面全体にポリイミド膜４８を形成する。このポリイミド膜４８は、ポリイミド前駆体をスピンコータやスプレコータ等を用いてＳＯＩウェハ４６の上面全体に塗布した後、２０℃以上の加熱又は触媒によりイミド化させることで形成される。このポリイミド膜４８は、次工程及び次々工程における貫通エッチング処理の際に、エッチング装置のステージが貫通孔を介して露出することで、冷却液が漏洩したり、エッチングによりステージ自体がダメージを受けるのを防止するために形成される。

次に、図３８に示す第２９工程において、ＳＯＩウェハ４６の下方から支持層（Ｓｉ層）４６ｄに対してエッチング処理を行う。このエッチング処理の具体例としては、例えばＤＲＩＥ法等を挙げることができる。このエッチング処理では、上述の第３工程で残された第２のＳｉＯ_２層４６ｅがマスク材として機能する。なお、このＤＲＩＥ処理による下方からのＳＯＩウェハ４６の侵食は、ＢＯＸ層（ＳｉＯ_２層）４６ｃがエッチングストッパとして機能するため、活性層（Ｓｉ層）４６ｂには至らない。

次に、図３９Ａ及び図３９Ｂに示す第３０工程において、ＳＯＩウェハ４６の下方から２つのＳｉＯ_２層４６ｃ，４６ｅに対してエッチング処理を行う。このエッチング処理の具体的な手法としてはＲＩＥ法等を挙げることができる。図３９Ａに示すように、このエッチング処理により梁部４２が完全にフィンガ状（櫛歯状）に形成される。

次に、図４０に示す第３１工程において、不要となったポリイミド膜４８を強アルカリ性の剥離液により除去する。なお、本実施形態では、ウェハ４６に直接塗布したポリイミド前駆体をイミド化することでポリイミド膜４８を成膜したが、本発明においては特にこれに限定されない。例えば、ポリイミド膜４８として、アルカリ可溶性粘着剤を用いてポリイミドフィルムをウェハ４６に貼付してもよい。

次に、図４１に示す第３２工程において、ＳＯＩウェハ４６の上面に、発泡剥離テープ４９を貼り付け、所定本数の梁部４２を一単位として、梁部４２の長手方向に沿ってＳＯＩウェハ４６をダイシングする。なお、発泡剥離テープ４９は、ダイシングの際に梁部４２を水圧から保護するために貼り付けられる。

この発泡剥離テープ４９は、ＰＥＴを含む基材テープの一方の面にＵＶ発泡性粘着剤が塗布されて構成されている。この発泡剥離テープ４９は、紫外線未照射の状態でＵＶ発泡性粘着剤によりＳＯＩウェハ４６に粘着するが、紫外線が照射されるとＵＶ発泡性粘着剤が発泡して粘着力が低下して、ＳＯＩウェハ４６から容易に剥離することが可能となっている。

次に、図４２に示す第３３工程において、ダイシングされたプローブ４０を上方からピックアップ装置によりハンドリング可能とするために、台座部４１の下面にＵＶ剥離型テープ５０を貼り付ける。

このＵＶ剥離型テープ５０は、ポリオレフィンを含む基材テープの一方の面にＵＶ硬化型粘着剤が塗布されて構成されている。このＵＶ剥離型テープ５０は、紫外線未照射の状態ではＵＶ硬化型粘着剤により台座部４１の下面に粘着するが、紫外線が照射されるとＵＶ硬化型粘着剤が粘着力を失い、台座部４１から容易に剥離することが可能となっている。

次に、図４３に示す第３４工程において、発泡剥離テープ４９に向かって紫外線を照射することで、発泡剥離テープ４９のＵＶ発泡性粘着剤を発泡させ、発泡剥離テープ４９をプローブ４０から剥離し、発泡剥離テープ４９からＵＶ剥離型テープ５０にプローブ４０を転写する。

次に、特に図示しないが、ピックアップ装置によりプローブ４０を保持した状態でＵＶ硬化型剥離テープ５０に向かって紫外線を照射することで、当該テープ５０をプローブ４０から剥離する。そして、ピックアップ装置がプローブ基板３０の所定位置にプローブ４０を配置し、接着剤３１ｄにより固定することで、プローブ４０がプローブ基板３０に実装される。

なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

Claims

被試験電子部品のテストに際して前記被試験電子部品と試験装置との間の電気的な接続を確立するために、前記被試験電子部品の入出力端子に接触するプローブであって、
前記被試験電子部品の入出力端子に電気的に接続される導電部と、
前記導電部が一方の主面に設けられた複数の梁部と、
前記複数の梁部をまとめて片持ち支持している台座部と、を備え、
前記各梁部は、当該梁部の後端領域で前記台座部に支持されており、
前記後端領域において、隣接する前記梁部同士の間に溝が設けられており、
前記溝は、先端側に向かって開口していると共に、前記後端領域における最先端と最後端との間に終端面を有していることを特徴とするプローブ。
前記溝の終端面と前記後端領域の最後端との間において、隣接する前記梁部同士が平面を介してつながっていることを特徴とする請求項１記載のプローブ。
前記溝における前記終端面と側面との間のコーナ部分は、テーパ状又は曲面状に形成されていることを特徴とする請求項１又は２記載のプローブ。
前記導電部は、
前記各梁部の前記一方の主面に長手方向に沿って設けられた配線部と、
前記配線部の先端に設けられ、前記被試験電子部品の前記入出力端子に接触する接点部と、を有していることを特徴とする請求項１〜３の何れかに記載のプローブ。
前記溝の終端面と前記後端領域の最後端との間において、隣接する前記梁部同士が平面を介してつながっており、
隣接する前記配線部同士の間のピッチは、前記平面上において広がっていることを特徴とする請求項４記載のプローブ。
請求項１〜５の何れかに記載のプローブと、
前記プローブが有する前記台座部が固定される基板と、を備えたことを特徴とするプローブカード。